JP2005064314A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 周辺回路部上の層間絶縁膜を厚く残し且つ層間絶縁膜の平坦性を向上させた半導体装置及びその製造方法を提供する。
【解決手段】 本発明に係る半導体装置の製造方法は、シリコン基板１上にメモリセル２７及び該メモリセルより高さの低い周辺回路のトランジスタ２６を形成する工程と、前記メモリセル及び前記トランジスタの上に層間絶縁膜２８を形成する工程と、セリアスラリーを用いて層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、前記トランジスタ上の層間絶縁膜を覆うレジストパターンを形成し、このレジストパターンをマスクとしてメモリセル２７上の層間絶縁膜をエッチングする工程と、レジストパターンを除去し、層間絶縁膜２８をＣＭＰで研磨することにより、メモリセル２７とトランジスタ２６との高さの違いによる層間絶縁膜の段差を平坦化する工程と、を具備する。
【選択図】 図５

Description

本発明は、層間絶縁膜をＣＭＰで研磨した半導体装置及びその製造方法に関する。特には、全体的な段差の低い側の層間絶縁膜を厚く残し且つ層間絶縁膜の平坦性を向上させた半導体装置及びその製造方法に関する。

近年、フラッシュメモリなどの半導体集積回路装置の製造工程では、ＣＭＰ(Chemical Mechanical Polishing)を行うことによって、層間絶縁膜を平坦化することが、配線の微細化の上で重要な要素の一つとなっている。ＣＭＰは、研磨液に通常の研磨材を懸濁させただけでなく、被研磨部材を化学的にエッチングする性質を持たせたもので、通常の機械研磨より研磨速度が速い。

この目的のために、通常、最上層のゲート電極を形成した後に、シリコン酸化膜からなる層間絶縁膜を成長させ、この層間絶縁膜に対しＣＭＰを行い、層間絶縁膜の平坦性を高めるという手法が採用されている。
しかしながら、この手法では、積層ゲート構造のメモリセル部の高さが周辺回路部に比べて高く段差が大きくなっているため、層間絶縁膜の膜厚がきわめて厚くなる。このため、ＣＭＰによる研磨量が増える。層間絶縁膜の成長及び研磨による層間絶縁膜の膜厚バラツキは、それぞれ膜厚、研磨量が増えるほど大きくなり、製造工程における膜厚の制御性、均一性に関し、十分とは言えない。

そこで、例えば、メモリセル部の反転マスクを用い、周辺回路部より高さがあるメモリセル部上に形成された層間絶縁膜のみをリバースエッチングすることによって、ＣＭＰ前におけるメモリセル部と周辺回路部との段差を小さくしておいてから、ＣＭＰを行って、層間絶縁膜を形成する方法が広く行われている。この技術は、ＣＭＰにおける研磨量を低減しているので、ＣＭＰに際しての研磨膜厚バラツキの抑制に一応の効果を奏している。つまり、周辺回路部はメモリセル部より高さが低いので、周辺回路部上に層間絶縁膜が厚く残るように研磨することが要求され、上記の技術はこの要求に対する研磨マージンの向上に関して一応の効果を奏するものである。

特開２０００−２１６３５３号公報（２頁）

しかしながら、前述したようなリバースエッチングの技術を用いても、周辺回路部上に層間絶縁膜が厚く残るように研磨することは容易ではない。リバースエッチング量を増やせば増やす程、周辺回路部上の層間絶縁膜を厚く残すことができるが、その場合は層間絶縁膜に残る段差が大きくなってしまう。従って、層間絶縁膜に段差が残るのを抑制しつつ、周辺回路部上の層間絶縁膜を厚く残すように研磨することが要求され、この要求に対する研磨マージンをより向上させることが求められている。

本発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセル部及び周辺回路部の上に形成した層間絶縁膜をＣＭＰで研磨する場合、周辺回路部上の層間絶縁膜を厚く残し且つ層間絶縁膜の平坦性を向上させた半導体装置及びその製造方法を提供することにある。
また、本発明の他の目的は、局所的な段差及び全体的な段差を有する層間絶縁膜をＣＭＰで研磨する場合、全体的な段差の低い側の層間絶縁膜を厚く残し且つ層間絶縁膜の平坦性を向上させた半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板上に第１の素子及び該第１の素子より高さの低い第２の素子を形成する工程と、
前記第１の素子及び前記第２の素子の上に層間絶縁膜を形成する工程と、
局所的段差解消用スラリーを用いて前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、
前記第１の素子上の前記層間絶縁膜の一部を除去する工程と、
前記層間絶縁膜をＣＭＰで研磨することにより、前記第１の素子と前記第２の素子との高さの違いによる該層間絶縁膜の段差を平坦化する工程と、
を具備する。

上記半導体装置の製造方法によれば、層間絶縁膜の局所的な段差を局所的段差解消用スラリーによるＣＭＰで研磨して解消している。このため、後の工程で第１の素子上の層間絶縁膜の一部を除去し、層間絶縁膜をＣＭＰで研磨した際、第２の素子上の層間絶縁膜を従来技術に比べて厚く残すことができ、且つ、層間絶縁膜の平坦性を向上させることができる。

また、本発明に係る半導体装置の製造方法においては、前記第１の素子がメモリセル部であり、前記第２の素子が周辺回路部であることも可能である。

本発明に係る半導体装置の製造方法は、半導体基板上にメモリセル及び該メモリセルより高さの低い周辺回路のトランジスタを形成する工程と、
前記メモリセル及び前記周辺回路のトランジスタの上に層間絶縁膜を形成する工程と、
局所的段差解消用スラリーを用いて前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、
前記周辺回路のトランジスタ上の前記層間絶縁膜を覆うレジストパターンを形成し、このレジストパターンをマスクとして前記メモリセル上の前記層間絶縁膜をエッチングする工程と、
前記レジストパターンを除去し、前記層間絶縁膜をＣＭＰで研磨することにより、前記メモリセルと前記トランジスタとの高さの違いによる該層間絶縁膜の段差を平坦化する工程と、
を具備する。

上記半導体装置の製造方法によれば、層間絶縁膜の局所的な段差を局所的段差解消用スラリーによるＣＭＰで研磨して解消している。このため、後の工程でメモリセル上の層間絶縁膜をエッチングした後、層間絶縁膜をＣＭＰで研磨した際、周辺回路のトランジスタ上の層間絶縁膜を従来技術に比べて厚く残すことができ、且つ、層間絶縁膜の平坦性を向上させることができる。

また、本発明に係る半導体装置の製造方法において、前記メモリセルはポリシリコン膜と該ポリシリコン膜上に形成された窒化シリコン膜とを有し、前記トランジスタはポリシリコン膜を有することが好ましい。
また、本発明に係る半導体装置の製造方法において、前記エッチングする工程は、前記窒化シリコン膜が露出しないように前記層間絶縁膜をエッチングする工程であることが好ましい。

また、本発明に係る半導体装置の製造方法において、前記平坦化する工程は、前記窒化シリコン膜をストッパーとしてＣＭＰ研磨する工程であることが好ましい。

本発明に係る半導体装置の製造方法は、半導体基板上に局所的な段差及び全体的な段差を有する層間絶縁膜を形成する工程と、
局所的段差解消用スラリーを用いて前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、
前記全体的な段差における高い領域の前記層間絶縁膜の一部を除去する工程と、
前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜における前記全体的な段差を平坦化する工程と、
を具備する。

上記半導体装置の製造方法によれば、層間絶縁膜の局所的な段差を局所的段差解消用スラリーによるＣＭＰで研磨して解消している。このため、後の工程で全体的な段差による高い領域の層間絶縁膜の一部を除去した後、層間絶縁膜をＣＭＰで研磨した際、全体的な段差の低い側の層間絶縁膜を厚く残すことができ、且つ、層間絶縁膜の平坦性を向上させることができる。
また、本発明に係る半導体装置の製造方法においては、前記局所的段差解消用スラリーがセリアスラリーであることが好ましい。

本発明に係る半導体装置は、半導体基板上に形成された第１の素子と、
前記半導体基板上に形成された、前記第１の素子より高さの低い第２の素子と、
前記第１の素子及び前記第２の素子の上に形成された層間絶縁膜と、
を具備する半導体装置であって、
前記層間絶縁膜は、局所的段差解消用スラリーを用いてＣＭＰで研磨して局所的な段差を解消し、前記第１の素子上の前記層間絶縁膜の一部を除去し、前記層間絶縁膜をＣＭＰで研磨して前記第１の素子と前記第２の素子との高さの違いによる段差を平坦化したものである。

本発明に係る半導体装置は、半導体基板上に形成されたメモリセルと、
前記半導体基板上に形成された、前記メモリセルより高さの低い周辺回路のトランジスタと、
前記メモリセル及び前記周辺回路のトランジスタの上に形成された層間絶縁膜と、
を具備する半導体装置であって、
前記層間絶縁膜は、局所的段差解消用スラリーを用いてＣＭＰで研磨して局所的な段差を解消し、前記メモリセル上の前記層間絶縁膜の一部を除去し、前記層間絶縁膜をＣＭＰで研磨して前記メモリセルと前記トランジスタとの高さの違いによる段差を平坦化したものである。

本発明に係る半導体装置は、半導体基板と、
前記半導体基板上に形成され、局所的な段差及び全体的な段差を有する層間絶縁膜と、
を具備する半導体装置であって、
前記層間絶縁膜は、局所的段差解消用スラリーを用いてＣＭＰで研磨して局所的な段差を解消し、前記全体的な段差における高い領域の前記層間絶縁膜の一部を除去し、前記層間絶縁膜をＣＭＰで研磨して前記全体的な段差を平坦化したものである。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。
図１乃至図６は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。半導体装置の一例としてＭＯＮＯＳ型のフラッシュメモリを挙げて説明する。

まず、図１（Ａ）に示すように、シリコン基板１の表面にトレンチアイソレーション法によって素子分離領域２，３を形成する。次いで、シリコン基板１の表面に熱酸化法によりゲート絶縁膜４を形成する。次いで、ゲート絶縁膜４の上にゲート電極となるドープトポリシリコン膜５を堆積する。次いで、ドープトポリシリコン膜５の上に窒化シリコン膜（ＥＳＮ膜）６を形成する。このＥＳＮ膜６は、後のＣＭＰ工程におけるストッパー膜として作用する。

この後、図１（Ｂ）に示すように、ＥＳＮ膜６の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ＥＳＮ膜６上にはレジストパターンが形成される。このレジストパターンは、周辺回路部２０の全てを覆い、さらに、メモリセル部１０の一部にまで張り出したパターンである。次いで、このレジストパターンをマスクとしてＥＳＮ膜６をエッチング加工する。その後、パターニングされたＥＳＮ膜６をマスクとしてドープトポリシリコン膜５をエッチング加工する。これにより、メモリセル部１０では、ドープトポリシリコン膜５がパターニングされてゲート電極５ａ〜５ｃとなる。一方、この工程では、周辺回路部２０内のドープトポリシリコン膜５はパターニングされない。

次に、図２（Ａ）に示すように、ＥＳＮ膜５を含む全面上にＯＮＯ膜７を形成する。ＯＮＯ膜７は、ＥＳＮ膜６の上面及び側面、ゲート電極５ａ〜５ｃの側面ゲート絶縁膜４上、ドープトポリシリコン膜５の側面を覆うように形成される。ＯＮＯ膜７は、第１の酸化シリコン膜、窒化シリコン膜及び第２の酸化シリコン膜を順次堆積して形成した積層構造膜である。第１の酸化シリコン膜は例えば熱酸化法、ＣＶＤ法を用いて成膜し、窒化シリコン膜は例えばＣＶＤ法によって成膜し、第２の酸化シリコン膜はＣＶＤ法、具体的には高温酸化法（ＨＴＯ）を用いて成膜することが好ましい。これらの各膜を成膜した後、アニール処理を行い、各膜を緻密化することが好ましい。

この後、図２（Ｂ）に示すように、ＯＮＯ膜７の上にドープトポリシリコン膜８を形成する。次いで、ドープトポリシリコン膜８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ドープトポリシリコン膜８上にはレジストパターン９が形成される。

次に、図３（Ａ）に示すように、レジストパターン９をマスクとしてドープトポリシリコン膜８を異方性エッチングすることにより、コンタクト導電膜８ａ、第１及び第２のコントロールゲート８ｂ，８ｃを形成する。
すなわち、このエッチング工程によって、メモリセル部１０の開口部の側面に沿って、サイドウォール状のコントロールゲート８ｂ，８ｃが形成される。これと同時に、レジストパターン９でマスクされた部分には、コンタクト導電膜８ａが形成される。一方、周辺回路部２０内に堆積されたドープトポリシリコン膜８は完全に除去される。但し、メモリセル部１０と周辺回路部２０の境界領域においては、ドープトポリシリコン膜５の一方の端部（メモリセル部１０側）の側面に、ドープトポリシリコン膜８がサイドウォール状に残存することになる。その後、レジストパターン９は削除される。

この後、図３（Ｂ）に示すように、メモリセル部１０の全てを覆い、さらに周辺回路部２０の一部にまで張り出したレジストパターン１１を形成する。次いで、このレジストパターン１１をマスクとして周辺回路部２０におけるＯＮＯ膜７及びＥＳＮ膜６をエッチングして除去する。このエッチング工程によって、境界領域を除く周辺回路部２０内のＥＳＮ膜６は全て除去される。

次に、図４（Ａ）に示すように、レジストパターン１１を除去した後、ＯＮＯ膜７及びドープトポリシリコン膜５を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ＯＮＯ膜７及びドープトポリシリコン膜５の上にレジストパターン１２が形成される。レジストパターン１２は、メモリセル部１０の全てと周辺回路部２０内の所定の部分とを覆うように形成される。次いで、このレジストパターン１２及びＥＳＮ膜６をマスクとしてドープトポリシリコン膜５をエッチングすることにより、周辺回路部２０におけるシリコン基板１上にはゲート絶縁膜４を介してドープトポリシリコン膜からなるゲート電極５ｅ及び境界部５ｄが形成される。

次いで、ゲート電極５ｅをマスクとしてシリコン基板１にＮ型不純物をドーピングすることにより、周辺回路部２０においてソース領域及びドレイン領域のエクステンション層１３，１４が形成される。
この後、図４（Ｂ）に示すように、レジストパターン１２を除去した後、メモリセル部１０及び周辺回路部２０において酸化シリコン又は窒化酸化シリコンなどの絶縁膜１５を全面上に形成する。次いで、

次に、図５（Ａ）に示すように、絶縁膜１５を全面的に異方性エッチングすることにより、周辺回路部２０においてゲート電極５ｅの両側面にサイドウォール絶縁膜１５ａが形成される。これと共に、境界部５ｄの周辺回路部２０側の側面にサイドウォール絶縁膜１５ｂが形成される。また、コントロールゲート８ｂ，８ｃ上には絶縁膜１５ｃが残存する。また、コンタクト導電膜８ａを覆うコンタクト絶縁膜１５ｄが形成される。さらに、このエッチングによって、後の工程でシリサイド膜が形成される領域に堆積された絶縁膜は除去され、シリコン基板が露出する。

次いで、Ｎ型不純物をイオン注入することにより、シリコン基板１内にメモリセル部１０のソース領域とドレイン領域を構成する不純物層１６，１７及び周辺回路部２０のソース領域とドレイン領域を構成する不純物層１８，１９を形成する。

次いで、シリサイド形成用の金属を全面上に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６〜１９とゲート電極５ｅとの上に形成された金属をシリサイド化反応させることにより、不純物層１６，１７の上面にシリサイド層２１，２２を形成させ、不純物層１８，１９の上面にシリサイド層２３，２４を形成させ、ゲート電極５ｅの上面にシリサイド層２５を形成させる。従って、このシリサイド工程によって、周辺回路部２０のＭＯＳトランジスタ２６は、ゲート電極５ｅとソース及びドレイン領域１８，１９とが共に自己整合的にシリサイド化される。また、同一のシリサイド工程によって、メモリセル部１０のメモリセル２７は、ソース領域及びドレイン領域の表面が自己整合的にシリサイド化される。

この後、メモリセル部１０及び周辺回路部２０の全面上に酸化シリコン又は窒化酸化シリコンなどの層間絶縁膜２８を高密度プラズマＣＶＤ法により８０ｎｍ程度堆積させる。このとき、ＥＳＮ膜６及びゲート電極５ｅなどによってシリコン基板の表面に凹凸が形成されているため、層間絶縁膜２８の表面にも局所的に段差が形成される。また、周辺回路部２０のゲート電極５ｅの高さがメモリセル部１０のＥＳＮ膜６の高さに比べて低いため、それに応じた段差が層間絶縁膜２８の表面に形成される。

次に、図５（Ｂ）に示すように、層間絶縁膜２８の表面の局所的な段差（ローカル段差）を解消するために、セリアスラリーを用いたＣＭＰにより層間絶縁膜２８を研磨する。セリアスラリーは段差解消性の高いスラリーであるため、これを用いてＣＭＰで研磨するとローカル段差を解消することができる。

上記の研磨は、図７に示すＣＭＰ装置１１０を用いて行われる。このＣＭＰ装置１１０は次のような構造となっている。
図７に示すように、ＣＭＰ装置１１０は円盤形状のターンテーブル１１１を有しており、このターンテーブル１１１の下面には回転軸を介して回転モータ（図示せず）が配置されている。ターンテーブル１１１は、通常は中心軸１２４の回りに回転するようになっている。ターンテーブル１１１の上面上には研磨クロス１１３が張り付けられている。この研磨クロス１１３は裏張り層１２０及びカバー層１２２を有する。ターンテーブル１１１の上方にはウエハ保持手段としての研磨ヘッド１１７が配置されており、この研磨ヘッド１１７の上部には回転軸１１８を介して回転モータ（図示せず）が配置されている。研磨ヘッド１１７は中心軸１２６の回りに回転するようになっている。回転軸１１８はアーム１２８を介して保持されている。また、ターンテーブル１１１の上方にはスラリー（図示せず）を吐出するノズル（図示せず）が配置されている。

上記ＣＭＰ装置１１０において被研磨基板としてのウエハ（シリコン基板）１を研磨する場合、まず、ウエハ１の裏面を研磨ヘッド１１７の下部に真空吸着すし、回転モータによってターンテーブル１１１を図７に示す矢印の方向に回転させ、ノズルからセリアスラリーを吐出し、そのセリアスラリーを研磨クロス１１３の中央付近に滴下する。次に、回転モータによって研磨ヘッド１１７を中心軸１２６の回りに回転させ、ウエハ１の表面（研磨面）を研磨クロス１１３に押圧し、さらに研磨ヘッド１１７によってウエハの裏面にエアー圧をかけて押圧してウエハ１上の層間絶縁膜２８を研磨する。そして、ローカル段差（初期段差）を解消すると研磨を停止する。これにより、図５（Ｂ）に示すように、ローカル段差を解消した層間絶縁膜２８を得ることができる。但し、層間絶縁膜２８の全体的な段差については残されている。尚、本実施の形態では、ローカル段差を解消するスラリーとしてセリアスラリーを用いているが、ローカル段差を解消できるスラリーであれば、セリアスラリー以外のスラリーを用いることも可能である。

この後、図６（Ａ）に示すように、メモリセル部１０の層間絶縁膜２８をリバースエッチングする。すなわち、層間絶縁膜２８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜２８の上にはレジストパターン２９が形成される。このレジストパターン２９は周辺回路部２０を覆うように形成されている。次いで、このレジストパターン２９をマスクとして層間絶縁膜２８をエッチングする。この際、メモリセル部１０のＥＳＮ膜６の上に層間絶縁膜２８が僅かに残る程度でエッチングを停止する。

次に、図６（Ｂ）に示すように、レジストパターン２９を除去した後、図７に示すＣＭＰ装置を用いてコロイダルシリカのスラリーを用いたＣＭＰにより層間絶縁膜２８を研磨する。この際、ＥＳＮ膜６はストッパーとして作用し、ＥＳＮ膜６が露出した時に研磨を終了させる。層間絶縁膜２８にリバースエッチングを行っているため、周辺回路部２０の層間絶縁膜２８が必要以上に研磨されることがなく、周辺回路部２０のＭＯＳトランジスタ２６の上に層間絶縁膜２８を十分に厚く残すことができると共に層間絶縁膜２８の平坦性を向上させることができる。

上記実施の形態によれば、メモリセル部１０及び周辺回路部２０に層間絶縁膜２８を形成し、この層間絶縁膜２８のローカル段差をセリアスラリーによるＣＭＰで研磨して解消している。このため、後の工程でメモリセル部１０の層間絶縁膜２８をリバースエッチングし、層間絶縁膜２８をＣＭＰで研磨した際、周辺回路部２０上の層間絶縁膜２８を従来技術に比べて厚く残すことができ、且つ、層間絶縁膜２８の平坦性を向上させることができる。

また、本実施の形態では、層間絶縁膜２８のローカル段差をセリアスラリーによるＣＭＰで研磨して解消し、メモリセル部１０の層間絶縁膜２８をリバースエッチングし、層間絶縁膜２８をＣＭＰで研磨するため、ＣＭＰの研磨マージンを広げることができる。その結果、量産向きの流動が可能となる。

尚、本発明は上述した実施の形態に限定されず、種々変更して実施することが可能である。例えば、上記実施の形態では、メモリセル部１０及び周辺回路部２０を有する半導体装置に本発明を適用しているが、メモリセル部１０及び周辺回路部２０に限定されるものではなく、高さの異なる素子を有する半導体装置、即ち第１の素子及び該第１の素子より高さの低い第２の素子を有する半導体装置に本発明を適用することも可能であし、また、局所的な段差及び全体的な段差を有する層間絶縁膜を備えた半導体装置に本発明を適用することも可能である。

本発明の実施の形態による半導体装置の製造方法を示す断面図。 本発明の実施の形態による半導体装置の製造方法を示す断面図。 本発明の実施の形態による半導体装置の製造方法を示す断面図。 本発明の実施の形態による半導体装置の製造方法を示す断面図。 本発明の実施の形態による半導体装置の製造方法を示す断面図。 本発明の実施の形態による半導体装置の製造方法を示す断面図。 層間絶縁膜を研磨するＣＭＰ装置を模式的に示す断面図。

符号の説明

１…シリコン基板（ウエハ）、２，３…素子分離領域、４…ゲート絶縁膜、５…ドープトポリシリコン膜、５ａ〜５ｃ，５ｅ…ゲート電極、５ｄ…境界部、６…窒化シリコン膜（ＥＳＮ膜）、７…ＯＮＯ膜、８…ドープトポリシリコン膜、８ａ…コンタクト導電膜、８ｂ，８ｃ…第１及び第２のコントロールゲート、９…レジストパターン、１０…メモリセル部、１１，１２…レジストパターン、１３，１４…ソース領域及びドレイン領域、１５…絶縁膜、１６〜１９…不純物層、２０…周辺回路部、２１〜２５…シリサイド層、２６…周辺回路部のＭＯＳトランジスタ、２７…メモリセル、２８…層間絶縁膜、２９…レジストパターン、１１０…ＣＭＰ装置、１１１…ターンテーブル、１１３…研磨クロス、１１７…研磨ヘッド、１１８…回転軸、１２０…裏張り層、１２２…カバー層、１２４…回転軸、１２６…回転軸、１２８…アーム

Claims (11)

1. 半導体基板上に第１の素子及び該第１の素子より高さの低い第２の素子を形成する工程と、
   前記第１の素子及び前記第２の素子の上に層間絶縁膜を形成する工程と、
   局所的段差解消用スラリーを用いて前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、
   前記第１の素子上の前記層間絶縁膜の一部を除去する工程と、
   前記層間絶縁膜をＣＭＰで研磨することにより、前記第１の素子と前記第２の素子との高さの違いによる該層間絶縁膜の段差を平坦化する工程と、
   を具備する半導体装置の製造方法。
2. 前記第１の素子がメモリセル部であり、前記第２の素子が周辺回路部である請求項１に記載の半導体装置の製造方法。
3. 半導体基板上にメモリセル及び該メモリセルより高さの低い周辺回路のトランジスタを形成する工程と、
   前記メモリセル及び前記周辺回路のトランジスタの上に層間絶縁膜を形成する工程と、
   局所的段差解消用スラリーを用いて前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、
   前記周辺回路のトランジスタ上の前記層間絶縁膜を覆うレジストパターンを形成し、このレジストパターンをマスクとして前記メモリセル上の前記層間絶縁膜をエッチングする工程と、
   前記レジストパターンを除去し、前記層間絶縁膜をＣＭＰで研磨することにより、前記メモリセルと前記トランジスタとの高さの違いによる該層間絶縁膜の段差を平坦化する工程と、
   を具備する半導体装置の製造方法。
4. 前記メモリセルはポリシリコン膜と該ポリシリコン膜上に形成された窒化シリコン膜とを有し、前記トランジスタはポリシリコン膜を有する請求項３に記載の半導体装置の製造方法。
5. 前記エッチングする工程は、前記窒化シリコン膜が露出しないように前記層間絶縁膜をエッチングする工程である請求項４に記載の半導体装置の製造方法。
6. 前記平坦化する工程は、前記窒化シリコン膜をストッパーとしてＣＭＰ研磨する工程である請求項４又は５に記載の半導体装置の製造方法。
7. 半導体基板上に局所的な段差及び全体的な段差を有する層間絶縁膜を形成する工程と、
   局所的段差解消用スラリーを用いて前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜の局所的な段差を解消する工程と、
   前記全体的な段差における高い領域の前記層間絶縁膜の一部を除去する工程と、
   前記層間絶縁膜をＣＭＰで研磨することにより、該層間絶縁膜における前記全体的な段差を平坦化する工程と、
   を具備する半導体装置の製造方法。
8. 前記局所的段差解消用スラリーがセリアスラリーである請求項１乃至７のうちのいずれか一項に記載の半導体装置の製造方法。
9. 半導体基板上に形成された第１の素子と、
   前記半導体基板上に形成された、前記第１の素子より高さの低い第２の素子と、
   前記第１の素子及び前記第２の素子の上に形成された層間絶縁膜と、
   を具備する半導体装置であって、
   前記層間絶縁膜は、局所的段差解消用スラリーを用いてＣＭＰで研磨して局所的な段差を解消し、前記第１の素子上の前記層間絶縁膜の一部を除去し、前記層間絶縁膜をＣＭＰで研磨して前記第１の素子と前記第２の素子との高さの違いによる段差を平坦化したものである半導体装置。
10. 半導体基板上に形成されたメモリセルと、
    前記半導体基板上に形成された、前記メモリセルより高さの低い周辺回路のトランジスタと、
    前記メモリセル及び前記周辺回路のトランジスタの上に形成された層間絶縁膜と、
    を具備する半導体装置であって、
    前記層間絶縁膜は、局所的段差解消用スラリーを用いてＣＭＰで研磨して局所的な段差を解消し、前記メモリセル上の前記層間絶縁膜の一部を除去し、前記層間絶縁膜をＣＭＰで研磨して前記メモリセルと前記トランジスタとの高さの違いによる段差を平坦化したものである半導体装置。
11. 半導体基板と、
    前記半導体基板上に形成され、局所的な段差及び全体的な段差を有する層間絶縁膜と、
    を具備する半導体装置であって、
    前記層間絶縁膜は、局所的段差解消用スラリーを用いてＣＭＰで研磨して局所的な段差を解消し、前記全体的な段差における高い領域の前記層間絶縁膜の一部を除去し、前記層間絶縁膜をＣＭＰで研磨して前記全体的な段差を平坦化したものである半導体装置。

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