JP3229278B2 - ダマシン金属回路パターンの平坦化方法 - Google Patents

ダマシン金属回路パターンの平坦化方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体ウエハを研磨
するためのシステムおよび方法に関し、より詳細には、
高度のダマシン（damascene）平坦度を達成するために
化学機械研磨法を用いてウエハ上のダマシン法で形成さ
れた相互接続を研磨することに関する。
【０００２】
【従来の技術】集積回路素子の製造においては、通常、
多数の集積回路を１つの半導体ウエハ上に同時に構築す
る。その後、このウエハを切断することにより、個々の
集積回路素子に分割する。
【０００３】通常、集積回路素子は、メタライゼーショ
ン、誘電体、および他の材料をウエハ表面上に付着して
積層相互接続構造を形成する一連の積層工程によって作
成される。この製造工程における１つの重要なステップ
は絶縁層内に相互接続を形成することである。相互接続
は集積回路素子の異なる層を接続し、高度の複雑さと高
い回路密度を有する集積回路素子を提供する。
【０００４】相互接続を形成する１つの方法は、一般に
エッチングによって平面誘電層内にバイアまたはトレン
チのパターンを形成し、次いでこのパターンに金属を充
填する、ダマシン方法を使用するものである。通常、過
剰の金属が付着され、誘電体の上表面を覆う。次いでパ
ターン化した金属表面までこの過剰の金属を研磨除去す
る。この製造工程の他のステップにおけるのと同様に、
研磨された相互接続ダマシン層が平坦であることが非常
に重要である。
【０００５】超高密度集積回路を製造するのに必要な平
坦度を達成するために、通常、化学機械平坦化法が現在
当業界において用いられている。一般に、化学機械平坦
化（ＣＭＰ）法では化学反応性の研磨剤スラリで濡れた
移動する研磨表面に半導体ウエハを押しつける。スラリ
は通常塩基性、酸性または中性で、一般にアルミナまた
はシリカの粒子を含む。研磨表面は通常、発泡ポリウレ
タンなどの比較的柔らかい多孔質材料で作られた平面パ
ッドである。このパッドは通常平面プラテン上に装着さ
れる。
【０００６】ＣＭＰ法において、ウエハは通常真空によ
りまたは接着剤などの装着媒体によりキャリア板に固定
され、ウエハが回転式ターンテーブルに取り付けた研磨
パッドと摩擦接触するように、キャリアを通じて加圧板
によりウエハに力の負荷が加えられる。キャリアおよび
加圧板もまた回転式ターンテーブルからの駆動摩擦の結
果、または加圧板に直接取り付けた回転駆動手段により
回転する。通常の研磨機において、ウエハはウエハを研
磨する研磨表面を横切って移送される。このＣＭＰ法は
周知で、米国特許第５，４２３，７１６号はその例であ
り、同特許の開示を参照により本明細書に合体する。
【０００７】ウエハから形成される半導体素子に関し
て、この素子は通常バイアまたは層間相互接続によって
相互接続された集積回路を形成する、金属線などの複数
の層間にまたがる回路を含む。ダマシン法においては、
相互接続のメタライゼーションは誘電層中に所望の回路
を素子の能動領域までエッチングすることによって行わ
れる。導電性金属の薄層を、たとえば真空蒸着、スパッ
タ、または化学的気相付着（ＣＶＤ）法によりウエハ全
体に付着する。この金属層の不要な部分をＣＭＰによっ
て除去し、相互接続としての細い金属線を残す。
【０００８】単純ダマシン構造および二重ダマシン層は
共に同じ方法で作成でき、どちらの方法もウエハを相互
接続表面まで研磨して平坦な表面を与えるためにＣＭＰ
法を必要とする。困ったことに、平坦でない表面をもた
らすディッシング（dishing）などの問題が生じる。研
磨はウエハ全体の金属が無くなるまで、すなわち金属が
誘電体表面には全然なく以前にエッチングされた線だけ
に残るように行う必要があるため、ディッシング効果は
特に深刻である。著しい過剰研磨が通常必要であり、そ
の結果、誘電体表面から１００ｎｍほどもの誘電体の侵
食および金属のディッシングが生じることが知られてい
る。その結果、過剰研磨された領域内の相互接続の厚み
が著しく減少し、ウエハの他の領域または個々の集積回
路素子中の相互接続に比べて面積抵抗が増大する。さら
に、ＣＭＰ後のウエハ表面上に不均一なトポグラフィが
生じ、続く誘電層の付着の後僅かに細くなることが繰り
返し生じ、製造工程の後のステップで問題になる。
【０００９】
【発明が解決しようとする課題】従来の技術の問題点お
よび欠点を念頭に置けば、したがって本発明の目的はダ
マシン法において金属層で被覆された半導体ウエハおよ
び他の工作物を研磨する方法を提供することである。
【００１０】本発明の別の目的は、製造工程のダマシン
・ステップにおける半導体ウエハおよび他の工作物を研
磨するための装置を提供することである。
【００１１】本発明の別の目的は、本発明の改良された
方法および装置を用いて作成された半導体ウエハを含む
平坦な工作物を提供することである。
【００１２】本発明の他の目的および利点は以下の記述
から容易に明らかになるであろう。
【００１３】
【課題を解決するための手段】上記および当業者にとっ
て明らかであるその他の目的および利点は、第１の態様
において、金属被覆シリコン・ウエハ上の複数の離散的
（discrete）の集積回路チップのダマシン金属回路パタ
ーンを平坦化するための方法であって、好ましくはウエ
ハ上の各チップを複数の領域に分割するステップと、各
チップの各領域の金属密度をその領域の回路パターンに
基づいて決定するステップと、各チップ上の各領域にダ
ミー回路パターンを付加し、各領域に少なくとも最小限
の金属密度を提供し、あるいは各領域に対する最大金属
密度または最小金属密度あるいはその両方を設定するス
テップと、各チップ上の誘電層中の開口部として所望の
回路パターンと任意のダミー回路パターンの両方を形成
するステップと、このパターン化した誘電層に金属層を
付着して、金属がこの開口部を充填して所望の回路パタ
ーンおよび任意のダミー回路パターンを形成し、かつ回
路パターンを含むウエハ表面を覆うステップと、所望の
回路パターンおよび任意のダミー回路パターンの外側に
金属が残らなくなるまでこの金属被覆ウエハを研磨する
ステップとを含む方法を対象とする本発明において達成
される。
【００１４】広義には、本発明は各集積回路チップの全
体にわたってダマシン金属線回路の均一な分布を提供す
ることを対象とする。通常の集積回路チップでは、ダマ
シン層上の金属回路のパターン係数は最大で約８０〜９
０％まで変動し、個々の区域または領域のパターン係数
は、金属で覆われた面積を個々の区域または領域の全面
積で割った値として定義される。したがって、２０ミク
ロン×２０ミクロンの辺で囲まれた正方形区域において
金属が２００平方ミクロンの面積を覆う場合、パターン
係数は５０％である。
【００１５】スパッタまたは他の付着工程中の質量保存
により、付着後の金属表面は、６０％という高パターン
係数（ＨＰＦ）の区域の方が、２０％という低パターン
係数（ＬＰＦ）の区域より低いことが分かっている。そ
の結果、ＣＭＰ工程中、誘電体の上の金属はＨＰＦ区域
とＬＰＦ区域とで除去され方が異なる。研磨は以前にエ
ッチングされた線中にのみ金属を残してウエハ全体のパ
ターン化された金属が無くなるまで行われるため、ＨＰ
Ｆ区域は一般に著しい過剰研磨を受け、その結果、誘電
体表面レベルより１００ｎｍ下まで誘電体の侵食と金属
のディッシングが起こる。その結果、ＨＰＦ区域内の線
（相互接続）の厚みまたは高さが薄くまたは短くなり、
そのためＬＰＦ区域内のより厚い線と比較して面積抵抗
が増大する。
【００１６】ディッシング効果やその他の非平坦化を克
服するために、本発明ではチップ上の諸領域のパターン
係数の差を減少させる。たとえば、最大９０％のＨＰＦ
区域は、０％または２０〜３０％のＬＰＦ区域と比べて
パターン係数の差が９０％にも達することがある。本発
明の１つの特徴は、チップおよびこれに付随してウエハ
の表面全体にわたって均一な金属密度（パターン係数）
を提供することにより、チップ表面全体にわたるパター
ン係数の差を減少させることにある。
【００１７】本発明の別の態様において、６０〜９０
％、好ましくは７０〜８０％の所定の高パターン係数設
計限度を設定する方法が提供される。この方法を用いる
と、ＨＰＦ区域の設計上限が低くなるので、高パターン
係数区域と低パターン係数区域との差が最小限になる。
【００１８】本発明の別の態様において、所定の低パタ
ーン係数設計限度が設定される。たとえば、２０〜５０
％などの低い設計限度の場合、チップ上の高低パターン
係数間の差が最小限になる。
【００１９】本発明の別の態様において、チップおよび
ウエハ表面全体にわたって金属回路の均一性を増大させ
る、高パターン係数設計限度および低パターン係数設計
限度が定義される。たとえば、ＨＰＦ限度が７０％〜８
０％の最大値に設定され、ＬＰＦ限度が４０％〜５０％
の最小値に設定される場合、この区域の回路密度の差は
チップおよびウエハの表面全体にわたってわずか２０％
〜４０％となり、ＣＭＰ工程の後侵食またはディッシン
グが極めて少ない金属表面が得られる。
【００２０】本発明の別の態様において、ダミー回路設
計を用いることによりチップまたはウエハ表面の所与の
どの領域にでも、低パターン係数設計限度を人工的に生
じさせることができる。パターン係数上限を用いること
が好ましいが、必ずしもそうする必要はなく、ダミー回
路パターン・レイアウトを使用するとチップおよびウエ
ハ表面上の回路密度差が最小になり、ＣＭＰ後に均一な
金属表面が得られる。
【００２１】基本的に、あるダマシン・レベル上の金属
フィーチャを定義するデータをコンピュータに入力し、
ダミー回路を生成するアルゴリズムを用いて、回路を少
なくとも特定領域のパターン係数下限にまで増大させ
る。回路のタイプおよびサイズは広い範囲で選択できる
が、幅１ミクロンの線を１ミクロン間隔でなど非臨界サ
イズの回路フィーチャを生成させることが好ましい。チ
ップ回路のサイズに倣うことがより好ましい。
【００２２】本発明の重要な特徴は、ダミー線がチップ
設計のフィーチャと電気的接触を持たないことである。
ダミー線をアンダーライン（またはオーバーライン）レ
ベルを介して基板に接続して、寄生ノイズおよびＲＣ遅
延の原因として働く電流を導く線の近傍の浮動キャパシ
タンスを回避するのが理想的である。
【００２３】本発明の別の態様において、本発明の方法
はまた、ウエハ全体にわたる金属密度（パターン係数）
の制御も対象とする。これが重要なのは、ウエハの周辺
にはウエハの曲線構造のためにチップには形成されない
がウエハの金属の均一性に影響を与え、ＣＭＰ工程の後
にディッシングをもたらす可能性がある区域があるから
である。したがって、ウエハ全体がより均一な金属パタ
ーン係数のチップおよびチップ断片で覆われるように、
ウエハの縁部に（メタライゼーションを伴う）部分ダミ
ー・チップを形成するのが本発明の追加の特徴である。
【００２４】本発明のさらに別の態様において、平坦ダ
マシン・ウエハを作成するための装置が提供される。本
発明の方法および装置によって作成されたウエハも本発
明で企図される。
【００２５】金属被覆シリコン・ウエハ上の複数の離散
的集積回路チップのダマシン金属回路パターンを平坦化
する装置は、回転式ターンテーブル・アセンブリと、前
記ターンテーブル・アセンブリ上に支持された研磨パッ
ドと、前記ターンテーブル・アセンブリの上方に位置
し、平坦化中前記キャリアと前記研磨パッドとの間に配
置されたシリコン・ウエハを保持するように適合された
回転キャリアと、高金属密度パターン係数設計限度また
は低金属密度パターン係数設計限度あるいはその両方を
設定することにより、またはウエハ表面上のダミー回路
設計を使用することにより、（好ましくは領域ごとに）
ウエハ表面を横切って金属のパターン係数（金属密度）
を変化させる手段とを含む。
【００２６】
【発明の実施の形態】本発明の好ましい実施形態の記述
において、図１ないし図１６を参照するが、図で同じ番
号は本発明の同じフィーチャを指す。発明のフィーチャ
は必ずしも図面中で原寸に比例していない。
【００２７】図面を参照すると、図１は多数の離散する
チップ１１に分割される従来のウエハ１０を示す。この
ウエハ１０の周辺には、その上に回路が形成されず、ウ
エハを製作し切断して集積回路素子を形成した後に廃棄
されるウエハ上の部分であるいくつかの区域１２があ
る。
【００２８】図２は、ウエハ１０上のチップ１１の拡大
図である。チップ１１は多数の領域１７に分割され、通
常各領域はその上に回路を有する。チップ１１が何個の
領域１７に分割されるかは重要でないが、一般に領域の
数が多いほどＣＭＰ工程の後にウエハがより均一（平
坦）になる。通常、たとえば１００〜７５０など約１０
００またはそれ以上までの領域数が用いられる。各領域
１７は図２に示すように矩形、好ましくは正方形に分割
することが好ましい。通常、ウエハはそれぞれ最大約３
８×３８ｍｍ（１．５×１．５インチ）の寸法のチップ
約５０個を有する。ウエハは通常直径約２０ｃｍ（８イ
ンチ）である。
【００２９】図３（Ａ）ないし図９（Ａ）および図３
（Ｂ）ないし図９（Ｂ）において、異なる回路を載せた
チップ１１上のいくつかの領域１７を示す。ＨＰＦおよ
びＬＰＦ限度が各領域ごとに設定され、少なくともＬＰ
Ｆ限界に達するのに必要なダミー回路が付加されるもの
と仮定する。図３（Ａ）において、領域１７はこの領域
の１辺から他の辺に向けて延びる４本の線１５を有す
る。図３（Ｂ）においては、図３（Ａ）に示した領域１
７にダミー線２０が加えられ、修正された領域１７Ａが
形成されている。したがって、図３（Ａ）の領域１７の
回路密度が増加したことが分かる。また、この線は領域
１７Ａにおいて均一な回路構造を提供するように付加す
ることが好ましい。これは常に可能とはいえないが、平
行な金属線１５のみを有するというこの領域１７の性質
のため、この場合には容易に設計可能である。
【００３０】図４（Ａ）に１本の線１５を有する領域１
７を示す。この領域の回路密度を増大させるために、図
４（Ｂ）に示すように追加のダミー線２０を加えて領域
１７Ａを形成する。同様に、図５（Ａ）には金属回路線
１５が示され、図５（Ｂ）ではダミー線２０を加えて領
域１７Ａが形成されている。図６（Ａ）には領域１７内
に回路線１５が示され、図６（Ｂ）に示すようにダミー
線２０を領域１７に加えて領域１７Ａが形成されてい
る。
【００３１】図７（Ａ）には回路を持たない領域１７を
示す。図７（Ｂ）では、領域１７の回路密度を増大させ
るために６本のダミー線２０を加えて領域１７Ａが形成
されている。
【００３２】図８（Ａ）には、領域１７内の数本の回路
線１５を示す。この領域の回路密度はこのチップのＨＰ
Ｆ設計パターン係数の上限にあるため、図８（Ｂ）の領
域１７Ａに示すように、ダミー線は加えられていない。
【００３３】図９（Ａ）には、領域１７内の横方向の回
路線１５を示す。図９（Ｂ）では、図９（Ａ）に示すよ
うに領域１７の回路密度を増大させるために数本のダミ
ー線２０を加えて領域１７Ａが形成されている。
【００３４】次に図１１には、チップの領域にダミー・
メタライゼーションを加える本発明の方法を示す。図１
１（Ａ）には二酸化ケイ素誘電層１４を上に載せたシリ
コン基板１３を示す。誘電層１４内に開口部を相互接続
するための開口部１５ａ、１５ｂ、１５ｃ、１５ｄが形
成され、層１４の表面からシリコン・ウエハ１３の表面
へ延びている。この構造は、図３（Ａ）に示した構造に
類似している。図１１（Ｂ）は図３（Ｂ）に示したダミ
ー線の付加と同様のダミー線２０の付加を示す。図１１
（Ｃ）では、金属層１６が誘電層１４の上面に被覆さ
れ、開口部１５ａ〜１５ｄおよびダミー開口部２０を充
填している。図では、領域１７の両側にある金属層１６
の表面１６ａおよび１６ｂが、実質上水平（平坦）であ
り、領域１７の表面上のメタライゼーションが均一であ
ることを示している。誘電層１４中の開口部の高さはｈ
で示されている。図１１（Ｃ）のメタライズしたウエハ
はここで従来の手段を使って化学機械研磨にかけ、金属
層１６が誘電層１４の表面まで除去される。両側の端部
１４ａおよび１４ｂで示される残りの誘電体表面はチッ
プの領域１７全体にわたって実質上水平であることがわ
かる（図１１（Ｄ））。
【００３５】ダミー回路を用いて均一なメタライズした
誘電体表面を提供する本発明の方法を示す図１１は、従
来技術のダマシン層の平坦化方法を示す図１０に対比さ
れる。すなわち、図１０（Ａ）において、チップの領域
１７はシリコン基板１３およびその上の誘電層１４を有
する。誘電体中に高さｈの開口部が設けられ、１５ａ〜
１５ｄとして示されている。図１０（Ｂ）において、金
属層１６が誘電層１４の表面上に付着され、開口部１５
ａ〜１５ｄを充填し、この誘電体表面を完全に覆ってい
る。質量保存のため、誘電体表面１４上に付着した金属
１６は不均一（非平坦）で高いレベル１６ｂに対して１
６ａで示すように低いレベルの高さをも有する。低いレ
ベル１６ａは開口部１５ａ、１５ｂ、１５ｃを含む高パ
ターン係数区域の上にあり、それに対し、高いレベル１
６ｂは唯一の開口部１５ｄを含む低パターン係数区域の
上にある。
【００３６】次に図１０（Ｂ）のウエハを化学機械研磨
にかけて、金属層１６を誘電層１４内の開口部まで除去
する。図１０（Ｃ）に見られるように、開口部１５ａ、
１５ｂ、１５ｃを有する高パターン係数区域の高さｈ’
は、開口部１５ｄのみを中に有する低パターン係数区域
の高さｈより低い。したがって、領域１７はディッシン
グされており、図１１（Ｄ）に示す本発明の方法で作ら
れたメタライズされ平坦化された領域１７に対比される
水平なトポグラフィを持たない。
【００３７】図１に戻って、ウエハ１２のチップが形成
されない周辺区域には、周辺区域１２に所望の回路密度
を提供するため、前述のようにダミー回路がパターン化
される。これらの周辺区域により高い回路密度を提供す
ることにより、ウエハ全体の平坦度が改善され、ウエハ
上の各チップの平坦化が向上する。前述のように各チッ
プ１１にダミー線およびダミー回路を付加するのと同様
に、前記のように周辺部１２にもダミー回路が付加され
る。したがって、回路密度を持たない周辺区域１２には
少なくともＬＰＦ回路密度、好ましくはウエハ上のチッ
プ１１のＬＰＦとＨＰＦのほぼ平均の回路密度が提供さ
れる。周辺区域１２はチップ１１と同様に図２に示すよ
うにゾーン１７に分割することが好ましい。各周辺区域
１２の各ゾーンには、ウエハ１０全体の平坦度を向上さ
せるため、次にダミー回路を設ける。
【００３８】以上の説明はシリコン・ウエハおよび誘電
体としての酸化ケイ素の使用を対象としてきた。いかな
るウエハ材料および誘電材料も本発明の方法に用いるの
に適していることが、当業者は理解されよう。同様に、
ウエハ表面内のダマシン開口部をメタライズするのにど
んな金属も使用でき、適当な金属にはアルミニウム、
銅、タングステンなどが含まれる。通常、誘電体の表面
上の金属層の厚みは約０．５〜１ミクロンである。
【００３９】本発明を実施するには適当などんなＣＭＰ
装置も使用することができる。通常、ＣＭＰ装置では、
当技術分野で普通に用いられる液状スラリを使用する。
【００４０】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４１】（１）シリコン・ウエハ上の複数の集積回
路チップのダマシン金属回路パターンを平坦化する方法
であって、ウエハ上の各チップを複数の領域に分割する
ステップと、各チップの各領域の金属密度をその領域の
回路パターンに基づいて決定するステップと、各チップ
上の各領域にダミー回路パターンを付加して、各領域に
少なくとも最小限の金属密度を提供し、あるいは各領域
に対する最大金属密度または最小金属密度あるいはその
両方を設定するステップと、各チップ上の誘電層中の開
口部として所望の回路パターンと任意のダミー回路パタ
ーンの両方を形成するステップと、前記のパターン化し
た誘電層に金属層を付着して、金属が前記開口部を充填
し、かつ前記回路パターンを含むウエハ表面を覆うステ
ップと、所望の回路パターンおよび任意のダミー回路パ
ターンの外側に金属が残らなくなるまで前記の金属被覆
したウエハを研磨するステップとを含む方法。 （２）最大金属密度が約６０〜約９０％である上記
（１）に記載の方法。 （３）最小金属密度が約２０〜約５０％である上記
（１）または（２）に記載の方法。 （４）各チップが最大約１０００の領域に分割される上
記（１）に記載の方法。 （５）前記領域が正方形である上記（４）に記載の方
法。 （６）ダミー回路パターンが、または最大金属密度また
は最小金属密度あるいはその両方の設定が、ウエハの縁
のチップ断片に提供される上記（１）に記載の方法。 （７）シリコン・ウエハ上の複数の集積回路チップのダ
マシン金属回路パターンを平坦化するための装置であっ
て、回転式ターンテーブル・アセンブリと、前記アセン
ブリ上に支持された研磨パッドと、前記アセンブリの上
方に位置し、平坦化中キャリアと前記研磨パッドの間に
配置されたシリコン・ウエハを保持するように適合され
た回転式キャリアと、高金属密度パターン係数設計限度
または低金属密度パターン係数設計限度あるいはその両
方を設定することにより、またはウエハ表面上のダミー
回路設計を用いることにより、ウエハ表面全体にわたっ
て金属の金属密度を変化させる手段とを含む装置。 （８）高金属密度パターン係数設計限度が約６０〜約９
０％である上記（７）に記載の装置。 （９）低金属密度パターン係数設計限度が約２０〜約５
０％である上記（７）または（８）に記載の装置。 （１０）各チップが最大約１０００の領域に分割される
上記（７）に記載の装置。 （１１）前記領域が正方形である上記（１０）に記載の
装置。 （１２）ダミー回路パターンが、または高金属密度パタ
ーン係数設計限度または低金属密度パターン係数設計限
度あるいはその両方の設定が、ウエハの縁部のチップ断
片に提供される上記（７）に記載の装置。 （１３）上記（１）に記載の方法によって作成された半
導体ウエハ。 （１４）上記（６）に記載の方法によって作成された半
導体ウエハ。
【図面の簡単な説明】
【図１】多数の集積回路素子（チップ）に分割されたウ
エハを示すウエハの上面図である。
【図２】ウエハ上の１つのチップが多数の領域に分割さ
れた状態を示すチップの上面図である。
【図３】金属回路を有するチップのある領域（Ａ）、お
よびこの領域上に均一な回路密度を提供するためにさら
にこの上に付加されたダミー回路を有するチップの領域
（Ｂ）を示す集積回路素子領域の上面図である。
【図４】金属回路を有するチップの別のある領域
（Ａ）、およびこの領域上に均一な回路密度を提供する
ためにさらにこの上に付加されたダミー回路を有するチ
ップの領域（Ｂ）を示す集積回路素子領域の上面図であ
る。
【図５】金属回路を有するチップの別のある領域
（Ａ）、およびこの領域上に均一な回路密度を提供する
ためにさらにこの上に付加されたダミー回路を有するチ
ップの領域（Ｂ）を示す集積回路素子領域の上面図であ
る。
【図６】金属回路を有するチップの別のある領域
（Ａ）、およびこの領域上に均一な回路密度を提供する
ためにさらにこの上に付加されたダミー回路を有するチ
ップの領域（Ｂ）を示す集積回路素子領域の上面図であ
る。
【図７】金属回路を有するチップの別のある領域
（Ａ）、およびこの領域上に均一な回路密度を提供する
ためにさらにこの上に付加されたダミー回路を有するチ
ップの領域（Ｂ）を示す集積回路素子領域の上面図であ
る。
【図８】金属回路を有するチップの別のある領域
（Ａ）、およびこの領域上に均一な回路密度を提供する
ためにさらにこの上に付加されたダミー回路を有するチ
ップの領域（Ｂ）を示す集積回路素子領域の上面図であ
る。
【図９】金属回路を有するチップの別のある領域
（Ａ）、およびこの領域上に均一な回路密度を提供する
ためにさらにこの上に付加されたダミー回路を有するチ
ップの領域（Ｂ）を示す集積回路素子領域の上面図であ
る。
【図１０】従来の方法によって、ウエハ上にダマシン・
レベルを形成するための一連のステップを示す概略図で
ある。
【図１１】本発明の方法に従って、ウエハ上にダマシン
・レベルを形成するための一連のステップを示す概略図
である。
【符号の説明】
１０ ウエハ １１ チップ １２ 区域 １４ 二酸化ケイ素誘電層 １３ シリコン基板 １３ シリコン・ウエハ １４ａ、１４ｂ 端部 １５ 金属線または回路線 １５ａ、１５ｂ、１５ｃ、１５ｄ 開口部 １６ 金属層 １６ａ、１６ｂ 表面 １６ａ、１６ｂ レベル １７、１７Ａ 領域 ２０ ダミー線またはダミー開口部
フロントページの続き (73)特許権者 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥ ＬＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 マーク・エイ・ジェイソー アメリカ合衆国20109 バージニア州マ ナサス ダブルトリー・コート 8126 (72)発明者 レイナー・エフ・シュナーベル アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ マックス ウェル・プレイス ５ (56)参考文献 特開 平10−321625（ＪＰ，Ａ) 特開 平９−181159（ＪＰ，Ａ) 特開 平11−45868（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 622

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン・ウエハ上の複数の集積回路チッ
    プのダマシン金属回路パターンを平坦化する方法であっ
    て、 ウエハ上の各チップを複数の領域に分割する、分割ステ
    ップと、 各チップの各領域の金属密度をその領域の回路パターン
    に基づいて決定する、金属密度決定ステップと、 前記金属密度決定ステップで決定した各領域の金属密度
    に基づいて、各前記領域の金属密度を均一化するよう
    に、各チップ上の誘電層中の開口部として所望の回路パ
    ターンと任意のダミー回路パターンの両方を形成する、
    回路パターン形成ステップと、 前記のパターン化した誘電層に金属層を付着して、金属
    が前記開口部を充填し、かつ前記回路パターンを含むウ
    エハ表面を覆う、金属層付着ステップと、 所望の回路パターンおよび任意のダミー回路パターンの
    外側に金属が残らなくなるまで前記の金属被覆したウエ
    ハを研磨する、研磨ステップとを含む方法。
  2. 【請求項２】前記方法はさらに、前記各領域の金属密度
    の最大値を決定する、最大金属密度決定ステップを有
    し、 前記回路パターン形成ステップは、前記最大金属密度決
    定ステップに基づき、前記各領域の金属密度が、前記最
    大値以下になるように、所望の回路パターンと任意のダ
    ミー回路パターンの両方を形成し、 前記金属密度の最大値が６０〜９０％である、請求項１
    に記載の方法。
  3. 【請求項３】前記方法はさらに、前記各領域の金属密度
    の最小値を決定する、最小金属密度決定ステップを有
    し、 前記回路パターン形成ステップは、前記最小金属密度決
    定ステップに基づき、前記各領域の金属密度が、前記最
    小値以上になるように、所望の回路パターンと任意のダ
    ミー回路パターンの両方を形成し、 前記金属密度の最小値が２０〜５０％である、請求項１
    に記載の方法。
  4. 【請求項４】前記各チップは、１０００の領域に分割さ
    れる、請求項１に記載の方法。
  5. 【請求項５】前記各領域が正方形である、請求項１に記
    載の方法。
  6. 【請求項６】前記領域が、ウェハの縁のチップ断片を含
    む、請求項１に記載の方法。
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