JPH11150431A - マイクロ波増幅器用バイアス回路 - Google Patents
マイクロ波増幅器用バイアス回路Info
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- JPH11150431A JPH11150431A JP31545797A JP31545797A JPH11150431A JP H11150431 A JPH11150431 A JP H11150431A JP 31545797 A JP31545797 A JP 31545797A JP 31545797 A JP31545797 A JP 31545797A JP H11150431 A JPH11150431 A JP H11150431A
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- bias circuit
- line
- frequency
- inductance
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Abstract
(57)【要約】
【課題】 高出力化電力増幅器において、バイアス回路
による歪み特性をなくすこと。 【解決手段】 多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をＦＥＴのドレン端あ
るいは増幅器の出力端に接続した基本周波数の１／４波
長線路の他端が、該線路のインダクタンスと信号間の最
大の差周波数で直列共振となるキャパシタで終端された
ことを特徴とする。
による歪み特性をなくすこと。 【解決手段】 多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をＦＥＴのドレン端あ
るいは増幅器の出力端に接続した基本周波数の１／４波
長線路の他端が、該線路のインダクタンスと信号間の最
大の差周波数で直列共振となるキャパシタで終端された
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波増幅器
用バイアス回路に係り、特に高出力で線形性に優れたマ
イクロ波電力増幅器用バイアス回路に関する。
用バイアス回路に係り、特に高出力で線形性に優れたマ
イクロ波電力増幅器用バイアス回路に関する。
【０００２】
【従来の技術】移動体通信システムにおける衛星搭載用
または基地局用のマイクロ波電力増幅器には、増幅素子
としてＧａＡｓ電界効果トランジスタ（以後ＦＥＴと称
する）が一般的に用いられる。このような電力増幅器に
は、装置の小型化、低消費電力化のために高出力、かつ
高効率な特性が要求される。さらに、情報の大容量化に
伴ない、多数の信号を同時に増幅する機能が必要とな
る。
または基地局用のマイクロ波電力増幅器には、増幅素子
としてＧａＡｓ電界効果トランジスタ（以後ＦＥＴと称
する）が一般的に用いられる。このような電力増幅器に
は、装置の小型化、低消費電力化のために高出力、かつ
高効率な特性が要求される。さらに、情報の大容量化に
伴ない、多数の信号を同時に増幅する機能が必要とな
る。
【０００３】そのために、他のチャンネルに悪影響を与
えないよう、相互変調歪みの少ない、線形性に優れたマ
イクロ波電力増幅器が求められる。多数の信号が同時に
電力増幅器に入力されると、増幅器の非線形性により、
相互変調歪み成分以外に、入力信号の周波数差の周波数
に２次歪み電力成分が現れる。
えないよう、相互変調歪みの少ない、線形性に優れたマ
イクロ波電力増幅器が求められる。多数の信号が同時に
電力増幅器に入力されると、増幅器の非線形性により、
相互変調歪み成分以外に、入力信号の周波数差の周波数
に２次歪み電力成分が現れる。
【０００４】電力増幅器に用いられる増幅素子のＦＥＴ
は、波列に多フィンガー構成され、または、ＦＥＴチッ
プを多数並列に合成して、ゲート幅を増大させることに
より、高出力化が図られる。このような高出力化した電
力増幅器では、バイアス回路の低周波数インピーダンス
が、ある程度高いと、入力信号の周波数差の周波数に現
れる２次歪み電圧成分が増大し、再度、ＦＥＴのドレン
端で出力信号とミキシングを起こし、増幅器自身が持っ
ている歪み特性以上に、相互変調歪みを悪化させる。こ
れでは、ＦＥＴの線形性が有効に利用されていないこと
になる。
は、波列に多フィンガー構成され、または、ＦＥＴチッ
プを多数並列に合成して、ゲート幅を増大させることに
より、高出力化が図られる。このような高出力化した電
力増幅器では、バイアス回路の低周波数インピーダンス
が、ある程度高いと、入力信号の周波数差の周波数に現
れる２次歪み電圧成分が増大し、再度、ＦＥＴのドレン
端で出力信号とミキシングを起こし、増幅器自身が持っ
ている歪み特性以上に、相互変調歪みを悪化させる。こ
れでは、ＦＥＴの線形性が有効に利用されていないこと
になる。
【０００５】以下、図面を参照して、従来のマイクロ波
電力増幅器に用いられるバイアス回路について説明す
る。図５は、従来のマイクロ波電力増幅器に用いられる
バイアス回路の第１従来例を示す図である。図５に示す
ように、通常、マイクロ波電力増幅器に用いられるバイ
アス回路は、例えば、一端を主線路に接続した基本周波
数の１／４波長線路７の他端が、第１のキャパシタ８で
終端され、１／４波長線路７と第１のキャパシタ８との
接続点ａからチョークインダクタ９を介して、第２のキ
ャパシタ１０で終端されたバイアス供給端子１１を設け
た構成をとる。
電力増幅器に用いられるバイアス回路について説明す
る。図５は、従来のマイクロ波電力増幅器に用いられる
バイアス回路の第１従来例を示す図である。図５に示す
ように、通常、マイクロ波電力増幅器に用いられるバイ
アス回路は、例えば、一端を主線路に接続した基本周波
数の１／４波長線路７の他端が、第１のキャパシタ８で
終端され、１／４波長線路７と第１のキャパシタ８との
接続点ａからチョークインダクタ９を介して、第２のキ
ャパシタ１０で終端されたバイアス供給端子１１を設け
た構成をとる。
【０００６】このとき、第１，第２のキャパシタ８，１
０の容量値は、基本波周波数に対して、十分、リアクタ
ンスが小さく（ほぼ短絡に）なるように設定され、基本
波周波数の１／４波長の線路により、主線路とバイアス
回路との接続点２においては、基本波周波数に対するバ
イアス回路のインピーダンスは高く（開放に）なり、主
線路への、バイアス回路の影響が無いようにされる。
０の容量値は、基本波周波数に対して、十分、リアクタ
ンスが小さく（ほぼ短絡に）なるように設定され、基本
波周波数の１／４波長の線路により、主線路とバイアス
回路との接続点２においては、基本波周波数に対するバ
イアス回路のインピーダンスは高く（開放に）なり、主
線路への、バイアス回路の影響が無いようにされる。
【０００７】図６は、従来のマイクロ波電力増幅器に用
いられるバイアス回路の第２従来例を示す図である。図
６に示すように、基本波周波数の１／４波長の線路は用
いずに、インダクタンス素子１２例えばボンディングワ
イヤーの一端をＦＥＴ３０のドレイン端子２の直近に接
続し、他端をＲＦカット用コンデンサ８で終端し、該接
続点ａからドレインバイアスが供給される。このとき、
インダクタンス素子１２は、増幅されるマイクロ波帯に
影響しないように十分な長さを持ち、また、相互変調歪
みが劣化しない程度のインダクタンスを持つように決め
られる。該バイアス回路においては、ＦＥＴ３０のドレ
イン端子２と電荷を蓄積しているＲＦカット用のコンデ
ンサ８（バイアス用電源）との距離をできるだけ短くす
ることにより、多数の信号が入力され、信号間の周波数
差が大きい場合でも、周波数差に追従する電荷の供給を
可能とし、相互変調歪みが劣化しないとしている。図６
に示された第２の従来例についての詳細については、公
報番号特開平６−１６４２６６公報に開示されている。
いられるバイアス回路の第２従来例を示す図である。図
６に示すように、基本波周波数の１／４波長の線路は用
いずに、インダクタンス素子１２例えばボンディングワ
イヤーの一端をＦＥＴ３０のドレイン端子２の直近に接
続し、他端をＲＦカット用コンデンサ８で終端し、該接
続点ａからドレインバイアスが供給される。このとき、
インダクタンス素子１２は、増幅されるマイクロ波帯に
影響しないように十分な長さを持ち、また、相互変調歪
みが劣化しない程度のインダクタンスを持つように決め
られる。該バイアス回路においては、ＦＥＴ３０のドレ
イン端子２と電荷を蓄積しているＲＦカット用のコンデ
ンサ８（バイアス用電源）との距離をできるだけ短くす
ることにより、多数の信号が入力され、信号間の周波数
差が大きい場合でも、周波数差に追従する電荷の供給を
可能とし、相互変調歪みが劣化しないとしている。図６
に示された第２の従来例についての詳細については、公
報番号特開平６−１６４２６６公報に開示されている。
【０００８】
【発明が解決しようとする課題】ところで、前述した第
１従来例の問題点は、ＦＥＴのゲート幅を増大させて高
出力化した電力増幅器に、該バイアス回路を適用した場
合、ゲート幅の増大に伴って増幅器の歪み特性が劣化す
る傾向が見られるという点である。この原因は、次のよ
うに考えられる。バイアス回路はそのままで、ＦＥＴの
ゲート幅を増幅させて増幅器の高出力化を図った場合、
多数の信号を入力した時に生じる入力信号の周波数差の
増大周波数に見られる２次歪み成分の電力も、ゲート幅
に伴って増幅する。
１従来例の問題点は、ＦＥＴのゲート幅を増大させて高
出力化した電力増幅器に、該バイアス回路を適用した場
合、ゲート幅の増大に伴って増幅器の歪み特性が劣化す
る傾向が見られるという点である。この原因は、次のよ
うに考えられる。バイアス回路はそのままで、ＦＥＴの
ゲート幅を増幅させて増幅器の高出力化を図った場合、
多数の信号を入力した時に生じる入力信号の周波数差の
増大周波数に見られる２次歪み成分の電力も、ゲート幅
に伴って増幅する。
【０００９】この２次歪み電力は、バイアス回路のイン
ピーダンスが高いと、その差周波数電圧成分が増幅する
ため、再度、ＦＥＴのドレイン端子で出力信号とミキシ
ングを起こし、増幅器自身が本来持っている歪み特性以
上に、歪み特性を劣化させてしまうのである。つまり、
高出力化した増幅器に用いるバイアス回路においては、
ＦＥＴのゲート幅の増幅に伴って、低周波数におけるイ
ンピーダンスを低下させることが望ましい。
ピーダンスが高いと、その差周波数電圧成分が増幅する
ため、再度、ＦＥＴのドレイン端子で出力信号とミキシ
ングを起こし、増幅器自身が本来持っている歪み特性以
上に、歪み特性を劣化させてしまうのである。つまり、
高出力化した増幅器に用いるバイアス回路においては、
ＦＥＴのゲート幅の増幅に伴って、低周波数におけるイ
ンピーダンスを低下させることが望ましい。
【００１０】ところが、ＲＦバイパスようのコンデンサ
の容量値を単調に大きくしても、バイアス回路に用いた
１／４波長回路のインダクタンス分、及びＦＥＴのドレ
イン端子とバイアス回路接点までのインダクタンス分に
より、バイアス回路のインピーダンスは下がらない。従
って、第１の従来例のバイアス回路では、高出力化した
電力増幅器ほど歪み特性の劣化が大きくなるのである。
以上の理由により、前述した問題点が生じる。
の容量値を単調に大きくしても、バイアス回路に用いた
１／４波長回路のインダクタンス分、及びＦＥＴのドレ
イン端子とバイアス回路接点までのインダクタンス分に
より、バイアス回路のインピーダンスは下がらない。従
って、第１の従来例のバイアス回路では、高出力化した
電力増幅器ほど歪み特性の劣化が大きくなるのである。
以上の理由により、前述した問題点が生じる。
【００１１】また、第２従来例における問題点は、図６
中のＦＥＴ３０と整合回路３をパッケージ（外周器）に
内蔵した整合回路内蔵型電力増幅器３１においては、本
来、端子は入出力の２端子のみで、非常に汎用性が高か
ったわけだが、ＲＦ信号の入力端子と出力端子とは別
に、バイアス供給用の電極端子３３が必要となり、その
汎用性を著しく低下させるという問題があった。
中のＦＥＴ３０と整合回路３をパッケージ（外周器）に
内蔵した整合回路内蔵型電力増幅器３１においては、本
来、端子は入出力の２端子のみで、非常に汎用性が高か
ったわけだが、ＲＦ信号の入力端子と出力端子とは別
に、バイアス供給用の電極端子３３が必要となり、その
汎用性を著しく低下させるという問題があった。
【００１２】さらに、パッケージ内に装填できるインダ
クタやキャパシタには、限度があり、大きなインダクタ
ンスが得られないことと、相互変調歪みの劣化を避ける
ため、インダクタンスを、できるだけ小さくなるように
設定するため、基本波周波数において、バイアス回路の
影響（損失）が大きくなるという問題があった。
クタやキャパシタには、限度があり、大きなインダクタ
ンスが得られないことと、相互変調歪みの劣化を避ける
ため、インダクタンスを、できるだけ小さくなるように
設定するため、基本波周波数において、バイアス回路の
影響（損失）が大きくなるという問題があった。
【００１３】本発明は、上記事情に鑑みてなされたもの
であり、高出力化電力増幅器において、バイアス回路に
よる歪み特性をなくすことを主たる目的とし、更に整合
回路内蔵型電力増幅器において、その汎用性を損なわず
に、バイアス回路の低周波におけるインピーダンスを低
下させ、かつ、基本波周波数帯域での損失を小さくする
ことを目的とする。
であり、高出力化電力増幅器において、バイアス回路に
よる歪み特性をなくすことを主たる目的とし、更に整合
回路内蔵型電力増幅器において、その汎用性を損なわず
に、バイアス回路の低周波におけるインピーダンスを低
下させ、かつ、基本波周波数帯域での損失を小さくする
ことを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をＦＥＴのドレン端あ
るいは増幅器の出力端に接続した基本周波数の１／４波
長線路の他端が、該線路のインダクタンスと信号間の最
大の差周波数で直列共振となるキャパシタで終端された
ことを特徴とする。また、本発明は、多数信号を増幅す
るマイクロ波電力増幅器用バイアス回路において、一端
をＦＥＴのドレイン端子あるいは増幅器の出力端に接続
した基本波周波数の１／４波長線路の他端が、多数の、
直列に接続されたキャパシタで終端され、該線路のイン
ダクタンスと、該キャパシタのキャパシタンスはそれぞ
れ、信号間の異なる差周波数で、直列共振条件を満たす
ことを特徴とする。更に、前記１／４波長線路の幅は、
基本波周波数帯で影響が出ない程度にインダクタンス分
が低減されるよう設定されることが好ましい。
に、本発明は、多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をＦＥＴのドレン端あ
るいは増幅器の出力端に接続した基本周波数の１／４波
長線路の他端が、該線路のインダクタンスと信号間の最
大の差周波数で直列共振となるキャパシタで終端された
ことを特徴とする。また、本発明は、多数信号を増幅す
るマイクロ波電力増幅器用バイアス回路において、一端
をＦＥＴのドレイン端子あるいは増幅器の出力端に接続
した基本波周波数の１／４波長線路の他端が、多数の、
直列に接続されたキャパシタで終端され、該線路のイン
ダクタンスと、該キャパシタのキャパシタンスはそれぞ
れ、信号間の異なる差周波数で、直列共振条件を満たす
ことを特徴とする。更に、前記１／４波長線路の幅は、
基本波周波数帯で影響が出ない程度にインダクタンス分
が低減されるよう設定されることが好ましい。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。 〔第１実施形態〕図１，図２は、本発明の第１実施形態
によるマイクロ波電力増幅用バイアス回路の回路構成を
示す図である。ただし、入力側については、省略してあ
る。
施形態について詳細に説明する。 〔第１実施形態〕図１，図２は、本発明の第１実施形態
によるマイクロ波電力増幅用バイアス回路の回路構成を
示す図である。ただし、入力側については、省略してあ
る。
【００１６】図１，図２に示された本発明の第１実施形
態によるマイクロ波電力増幅用バイアス回路が、図５に
示された第１従来例のマイクロ波電力増幅用バイアス回
路と異なる点は、一端を主線路に接続した基本波周波数
の１／４波長線路７の他端に接続されたＲＦ終端用の第
１のキャパシタンスが短絡となるような、十分、大きな
値ではなく、信号間の最大の差周波数において、１／４
波長線路７のインダクタンスと直列共振条件を満たす値
に設定されている点である。
態によるマイクロ波電力増幅用バイアス回路が、図５に
示された第１従来例のマイクロ波電力増幅用バイアス回
路と異なる点は、一端を主線路に接続した基本波周波数
の１／４波長線路７の他端に接続されたＲＦ終端用の第
１のキャパシタンスが短絡となるような、十分、大きな
値ではなく、信号間の最大の差周波数において、１／４
波長線路７のインダクタンスと直列共振条件を満たす値
に設定されている点である。
【００１７】また、図１，図２に示された本発明の第１
実施形態によるマイクロ波電力増幅用バイアス回路が、
図６に示された第２従来例と異なる点は、第２の従来例
のＦＥＴ３０のドレイン端子２に接続されるマイクロス
トリップ線路７が、基本波周波数の１／４波長線路で構
成される点と、該線路を終端する第１のキャパシタ８の
キャパシタンスが、該線路のインダクタンスと信号間の
最大の差周波周波数において直列共振条件を満たす値に
設定される点である。
実施形態によるマイクロ波電力増幅用バイアス回路が、
図６に示された第２従来例と異なる点は、第２の従来例
のＦＥＴ３０のドレイン端子２に接続されるマイクロス
トリップ線路７が、基本波周波数の１／４波長線路で構
成される点と、該線路を終端する第１のキャパシタ８の
キャパシタンスが、該線路のインダクタンスと信号間の
最大の差周波周波数において直列共振条件を満たす値に
設定される点である。
【００１８】図中、本発明のバイアス回路に相当する部
分は、マイクロストリップ線路７、バイアス供給用チョ
ークインダクタ９、バイアス供給端子１１、第１のキャ
パシタ８、第２のキャパシタ１０である。本発明のバイ
アス回路は、図１のように、ＦＥＴ３０のドレイン端子
２に接続されるか、あるいは、図２のように整合回路内
蔵型増幅器３１の出力端３２に接続される。
分は、マイクロストリップ線路７、バイアス供給用チョ
ークインダクタ９、バイアス供給端子１１、第１のキャ
パシタ８、第２のキャパシタ１０である。本発明のバイ
アス回路は、図１のように、ＦＥＴ３０のドレイン端子
２に接続されるか、あるいは、図２のように整合回路内
蔵型増幅器３１の出力端３２に接続される。
【００１９】図１，図２において、マイクロスリップ線
路７の長さＬ１は、基本波周波数の１／４波長程度であ
り、その幅ＷＷ１は、基本波周波数帯で影響が出ない程
度に、拡大して、できるだけインダクタンス分を低減す
るように設定する。第１のキャパシタ８のキャパシタン
スＣ１と第２のキャパシタ１０のキャパシタンスＣ２
は、Ｃ１＜Ｃ２の関係を満足し、第１のキャパシタ８の
キャパシタンスＣ１は、マイクロストリップ線路７のイ
ンダクタンスＬＬ１と、信号間の最大の差周波周波数
（△ｆｍａｘ）と、下記（１）式の直列共振条件を満足
するように設定する。 Ｌ１＊Ｃ１＝１／（２π＊△ｆｍａｘ）2 ・・・・・（１）
路７の長さＬ１は、基本波周波数の１／４波長程度であ
り、その幅ＷＷ１は、基本波周波数帯で影響が出ない程
度に、拡大して、できるだけインダクタンス分を低減す
るように設定する。第１のキャパシタ８のキャパシタン
スＣ１と第２のキャパシタ１０のキャパシタンスＣ２
は、Ｃ１＜Ｃ２の関係を満足し、第１のキャパシタ８の
キャパシタンスＣ１は、マイクロストリップ線路７のイ
ンダクタンスＬＬ１と、信号間の最大の差周波周波数
（△ｆｍａｘ）と、下記（１）式の直列共振条件を満足
するように設定する。 Ｌ１＊Ｃ１＝１／（２π＊△ｆｍａｘ）2 ・・・・・（１）
【００２０】この構成によれば、信号間の最大の差周波
周波数以下のバイアス回路インピーダンスを、１Ω以下
の十分低い値にし、かつ、基本波周波数帯におけるバイ
アス回路インピーダンスを、ほぼ開放することができ
る。これにより、ＦＥＴのドレイン端子あるいは増幅器
の出力端において、信号間の差周波数に発生する２次歪
み電圧成分を抑圧でき、相互変調歪みの劣化を防止でき
る。さらに、主線路に接続する基本波周波数１／４波長
線路は、基本波周波数帯への影響を及ぼさず、バイアス
回路による基本波周波数帯域での損失を小さくする。
周波数以下のバイアス回路インピーダンスを、１Ω以下
の十分低い値にし、かつ、基本波周波数帯におけるバイ
アス回路インピーダンスを、ほぼ開放することができ
る。これにより、ＦＥＴのドレイン端子あるいは増幅器
の出力端において、信号間の差周波数に発生する２次歪
み電圧成分を抑圧でき、相互変調歪みの劣化を防止でき
る。さらに、主線路に接続する基本波周波数１／４波長
線路は、基本波周波数帯への影響を及ぼさず、バイアス
回路による基本波周波数帯域での損失を小さくする。
【００２１】〔第２実施形態〕図３，図４は、本発明の
第２実施形態によるマイクロ波増幅器用バイアス回路の
回路構成を示す図である。図３，図４では、図１に対応
する部分に同一の符号を付し、重複する説明は省略し図
の構成と相違する部分を中心に説明する。図３，図４に
示された本発明の第２実施形態によるマイクロ波増幅器
用バイアス回路が、図１，図２に示された本発明の第１
実施形態によるマイクロ波増幅器用バイアス回路と異な
る点は、一端をＦＥＴ３０のドレイン端子２あるいは整
合回路内蔵型増幅器３１の出力端３２に接続したマイク
ロスリップ線路の他端が、多数の、直列に接続されたキ
ャパシタ８−１，８−２，８−３，８−４，…で終端さ
れている点である。
第２実施形態によるマイクロ波増幅器用バイアス回路の
回路構成を示す図である。図３，図４では、図１に対応
する部分に同一の符号を付し、重複する説明は省略し図
の構成と相違する部分を中心に説明する。図３，図４に
示された本発明の第２実施形態によるマイクロ波増幅器
用バイアス回路が、図１，図２に示された本発明の第１
実施形態によるマイクロ波増幅器用バイアス回路と異な
る点は、一端をＦＥＴ３０のドレイン端子２あるいは整
合回路内蔵型増幅器３１の出力端３２に接続したマイク
ロスリップ線路の他端が、多数の、直列に接続されたキ
ャパシタ８−１，８−２，８−３，８−４，…で終端さ
れている点である。
【００２２】図３，図４において、マイクロストリップ
線路７の長さＬＬ１は、基本波周波数の１／４波長程度
であり、その幅ＷＷ１は、基本波周波数帯で影響が出な
い程度に、拡大して、できるだけインダクタンス分を低
減するように設定する。マイクロストリップ線路７の先
端を終端するキャパシタ８−１，８−２，８−３，８−
４，…キャパシタンスＣ１−１，Ｃ１−２，Ｃ１−３，
Ｃ１−４，…それぞれ、マイクロストリップ線路７のイ
ンダクタンスＬ１と、異なる信号間の差周波数△ｆ１，
△ｆ２，△ｆ３，△ｆ４，…で、以下の（２）式の直列
共振条件を満足するように設定する。 Ｌ１＊Ｃ１−１＝１／（２π＊△ｆ１）2 Ｌ１＊Ｃ１−２＝１／（２π＊△ｆ２）2 Ｌ１＊Ｃ１−３＝１／（２π＊△ｆ３）2 Ｌ１＊Ｃ１−４＝１／（２π＊△ｆ４）2 ・・・・・（２）
線路７の長さＬＬ１は、基本波周波数の１／４波長程度
であり、その幅ＷＷ１は、基本波周波数帯で影響が出な
い程度に、拡大して、できるだけインダクタンス分を低
減するように設定する。マイクロストリップ線路７の先
端を終端するキャパシタ８−１，８−２，８−３，８−
４，…キャパシタンスＣ１−１，Ｃ１−２，Ｃ１−３，
Ｃ１−４，…それぞれ、マイクロストリップ線路７のイ
ンダクタンスＬ１と、異なる信号間の差周波数△ｆ１，
△ｆ２，△ｆ３，△ｆ４，…で、以下の（２）式の直列
共振条件を満足するように設定する。 Ｌ１＊Ｃ１−１＝１／（２π＊△ｆ１）2 Ｌ１＊Ｃ１−２＝１／（２π＊△ｆ２）2 Ｌ１＊Ｃ１−３＝１／（２π＊△ｆ３）2 Ｌ１＊Ｃ１−４＝１／（２π＊△ｆ４）2 ・・・・・（２）
【００２３】この構成によれば、信号間の最大の差周波
数以下のバイアス回路インピーダンスを、広帯域に１Ω
以下の十分低い値にし、かつ、基本波周波数帯における
バイアス回路インピーダンスを、ほぼ開放にすることが
できる。これにより、ＦＥＴドレイン端子あるいは整合
回路内蔵型増幅器の出力端において、信号間の差周波数
に発生する２次歪み電圧成分を抑圧でき、相互変調歪み
の劣化を防止できる。さらに、主線路に接続する基本波
周波数の１／４波長帯へ影響を及ぼさず、バイアス回路
による基本波周波数帯域での損失を小さくできる。
数以下のバイアス回路インピーダンスを、広帯域に１Ω
以下の十分低い値にし、かつ、基本波周波数帯における
バイアス回路インピーダンスを、ほぼ開放にすることが
できる。これにより、ＦＥＴドレイン端子あるいは整合
回路内蔵型増幅器の出力端において、信号間の差周波数
に発生する２次歪み電圧成分を抑圧でき、相互変調歪み
の劣化を防止できる。さらに、主線路に接続する基本波
周波数の１／４波長帯へ影響を及ぼさず、バイアス回路
による基本波周波数帯域での損失を小さくできる。
【００２４】
【発明の効果】以上のように、この発明によれば、バイ
アス回路を、一端をＦＥＴのドレイン端子あるいは増幅
器の出力端に接続した基本波周波数の１／４波長線路の
他端を、該線路のインダクタンスと信号間の最大の差周
波周波数で、それぞれ直列共振となる多数のキャパシタ
により終端した構造としたので、ＦＥＴのドレイン端子
あるいは増幅器の出力端において、信号間の差周波数に
発生する２次歪み電圧成分を抑圧でき、相互変調歪みの
劣化を防止できる。さらに、主線路に接続する基本波周
波数の１／４波長線路は、基本波周波数帯へ影響を及ぼ
さずに、バイアス回路による基本波周波数帯域での損失
を小さくできる効果がある。
アス回路を、一端をＦＥＴのドレイン端子あるいは増幅
器の出力端に接続した基本波周波数の１／４波長線路の
他端を、該線路のインダクタンスと信号間の最大の差周
波周波数で、それぞれ直列共振となる多数のキャパシタ
により終端した構造としたので、ＦＥＴのドレイン端子
あるいは増幅器の出力端において、信号間の差周波数に
発生する２次歪み電圧成分を抑圧でき、相互変調歪みの
劣化を防止できる。さらに、主線路に接続する基本波周
波数の１／４波長線路は、基本波周波数帯へ影響を及ぼ
さずに、バイアス回路による基本波周波数帯域での損失
を小さくできる効果がある。
【図１】 本発明の第１実施形態によるマイクロ波電力
増幅用バイアス回路の回路構成を示す図である。
増幅用バイアス回路の回路構成を示す図である。
【図２】 本発明の第１実施形態によるマイクロ波電力
増幅用バイアス回路の回路構成を示す図である。
増幅用バイアス回路の回路構成を示す図である。
【図３】 本発明の第２実施形態によるマイクロ波増幅
器用バイアス回路の回路構成を示す図である。
器用バイアス回路の回路構成を示す図である。
【図４】 本発明の第２実施形態によるマイクロ波増幅
器用バイアス回路の回路構成を示す図である。
器用バイアス回路の回路構成を示す図である。
【図５】 従来のマイクロ波電力増幅器に用いられるバ
イアス回路の第１従来例を示す図である。
イアス回路の第１従来例を示す図である。
【図６】 従来のマイクロ波電力増幅器に用いられるバ
イアス回路の第２従来例を示す図である。
イアス回路の第２従来例を示す図である。
１ ＦＥＴのゲート端子 ２ ＦＥＴのドレイン端子 ３ 出力側整合回路 ４ マイクロストリップ ５ ＤＣカットコンデンサ ６ 信号出力端子 ７ マイクロストリップ線路（１／４波長線路） ８ 第１のキャパシタ ８−１，８−２，… 第１のキャパシタ ９ チョークインダクタンス １０ 第２のキャパシタ １１ バイアス供給端子 １２ インダクタンス素子 ３０ ＦＥＴチップ ３１ 整合回路内蔵型増幅器 ３２ 増幅器の出力端子 ＬＬ１ 基本波周波数１／４波長線路の長さ ＷＷ１ 基本波周波数１／４波長線路の幅 Ｌ１ 基本波周波数１／４波長線路のインダクタン
ス成分 Ｃ１ 第１のキャパシタのキャパシタンス Ｃ２ 第２のキャパシタのキャパシタンス ａ 接続点
ス成分 Ｃ１ 第１のキャパシタのキャパシタンス Ｃ２ 第２のキャパシタのキャパシタンス ａ 接続点
Claims (3)
- 【請求項１】 多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をＦＥＴのドレン端あ
るいは増幅器の出力端に接続した基本周波数の１／４波
長線路の他端が、該線路のインダクタンスと信号間の最
大の差周波数で直列共振となるキャパシタで終端された
ことを特徴とするマイクロ波電力増幅器用バイアス回
路。 - 【請求項２】 多数信号を増幅するマイクロ波電力増幅
器用バイアス回路において、一端をＦＥＴのドレイン端
子あるいは増幅器の出力端に接続した基本波周波数の１
／４波長線路の他端が、多数の、直列に接続されたキャ
パシタで終端され、該線路のインダクタンスと、該キャ
パシタのキャパシタンスはそれぞれ、信号間の異なる差
周波数で、直列共振条件を満たすことを特徴とするマイ
クロ波電力増幅器用バイアス回路。 - 【請求項３】 前記１／４波長線路の幅は、基本波周波
数帯で影響が出ない程度にインダクタンス分が低減され
るよう設定されることを特徴とする請求項１又は請求項
２記載のマイクロ波電力増幅器用バイアス回路。
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|---|---|---|---|
| JP31545797A JP3209168B2 (ja) | 1997-11-17 | 1997-11-17 | マイクロ波増幅器用バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31545797A JP3209168B2 (ja) | 1997-11-17 | 1997-11-17 | マイクロ波増幅器用バイアス回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH11150431A true JPH11150431A (ja) | 1999-06-02 |
| JP3209168B2 JP3209168B2 (ja) | 2001-09-17 |
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ID=18065600
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31545797A Expired - Fee Related JP3209168B2 (ja) | 1997-11-17 | 1997-11-17 | マイクロ波増幅器用バイアス回路 |
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|---|---|
| JP (1) | JP3209168B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE112019007150T5 (de) | 2019-04-04 | 2021-12-09 | Mitsubishi Electric Corporation | Leistungsverstärker |
-
1997
- 1997-11-17 JP JP31545797A patent/JP3209168B2/ja not_active Expired - Fee Related
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