JP2012124599A - 電力増幅器用バイアス回路 - Google Patents

Abstract

【課題】差分周波数Δｆが数百ＭＨｚにおいても電力増幅器用バイアス回路のリップル電圧ΔＶが抑制されてバイアス回路電圧が平滑化され、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な電力増幅器用バイアス回路を提供する。
【解決手段】電力増幅器の出力側整合伝送線路のバイアス回路接続点に接続された第１ボンディングワイヤと、第１ボンディングワイヤの終端に接続された第２ボンディングワイヤと、第１ボンディングワイヤの終端に接続されたオープンスタブ伝送線路と、第２ボンディングワイヤの終端に接続されたバイパスリザバーキャパシタとを備える電力増幅器用バイアス回路。
【選択図】図２

Description

本発明の実施形態は、電力増幅器用バイアス回路に関する。

電力増幅器のバイアス回路は、バイアス回路がＲＦ特性に影響を与えないように、バイアス回路の接続ポイントにおいてバイアス回路が開放に見える、つまりはＲＦ信号がバイアス回路に漏れ出ないように接続されている。

具体的には、高いインピーダンスで長さがＲＦ周波数に対してλ／４となるマイクロストリップ線路を介して接続されている。このλ／４の一方を接地に対して短絡と見せることで、他方を開放に見せることができる。接地に対して短絡と見せるためには、λ／４長のオープンスタブを配するか、１ｐＦ程度のキャパシタを配する。

電力増幅器のバイアス回路は、すべての周波数において電力増幅器に安定な電圧を供給するために、複数のキャパシタが並列に配置されている。実際のキャパシタは、キャパシタンス成分に直列なインダクタンス成分をもち、このキャパシタンス成分とインダクタンス成分による自己共振周波数をもつ。自己共振周波数よりも低い周波数ではＣ性(キャパシタンスとして振舞う)、高い周波数ではＬ性(インダクタンスとして振舞う)ので、容量値の異なるキャパシタを並列に配置すると、互いの自己共振周波数の間に共振により開放と見える周波数が生じる。これを回避するために、１ｐＦの容量と並列するキャパシタ間は高いインピーダンスで長さがＲＦ周波数に対してλ／４長となるマイクロストリップ線路を介して接続し、１０００ｐＦと５０Ωの直列接続からなる回路を並列に配している。

http://www.excelics.com/MFET%20APP%20NOTE.pdf: "大電力ＧａＡｓＦＥＴの取り扱い、実装およびバイアス設定の推奨例（Recommendations for the Handling, Mounting and Biasing of High Power GaAs FETs）" スティーブン シー・クリップス、"ワイヤレス通信用ＲＦパワー増幅器"、１１．３、バイアス供給モジュレーション効果、アーテックハウス社（Steve C. Cripps、"RF Power Amplifiers for Wireless Communications", 11.3 Bias Supply Modulation Effects. ARTECH HOUSE）

バイアス供給源と増幅器の出力端子間に何らかのインピーダンスが存在すると、増幅器の出力端子に現れる電圧が変調され、増幅器の特性に悪影響を与える。例えば、バイアス供給源と増幅器の出力端子間には、その距離に応じてリアクタンスが存在する。ＲＦ信号に対しては、バイアス回路の接続点においてバイアス回路が開放に見える、つまりはＲＦ信号がバイアス回路に漏れ出ないように構成するので電圧変調は生じないが、その他の周波数成分（ｆ）が生じた場合は電圧変調が生じる。具体的には、バイアス供給源と増幅器の出力端子間の距離が５０ｍｍ程度とすると、５０ｎＨ程度のリアクタンスが存在し、周波数成分（ｆ）の交流電流をＩとするとその変調される電圧振幅（リップル電圧）は、２πｆ×Ｉとなる。

増幅器の線形性を評価する方法として用いられている三次相互変調歪ＩＭ３の測定では、周波数が僅かに異なる２つの信号を入力するが、それら周波数の差分の周波数成分が生じ、バイアス回路に流れ込み、その差分周波数をもつ電圧変調が生じる。地上通信網では高い信号品質が求められるため、その評価指標である三次相互変調歪ＩＭ３が−４０ｄＢｃ程度での出力電力を測定するが、ＶＳＡＴ（超小型地球局：Very Small Aperture Terminal）など信号品質への要求が緩やかなアプリケーションでは、その評価指標である三次相互変調歪ＩＭ３が−２５ｄＢｃ程度での出力電力を測定する。−２５ｄＢｃにおける測定では、−４０ｄＢｃでの測定よりも出力レベルが大きいので、バイアス供給源と増幅器の出力端子間に流れる電流も大きく、そのリップル電圧は大きくなる。

一般に最大出力が大きな電力増幅器ほどその電流が大きく、その結果リップル電圧は大きくなる。

リップル電圧の抑制するために、バイパスリザバーキャパシタ（bypass reservoir capacitor）を電力増幅器の出力端子に並列接続する。

例えば、差分周波数Δｆが５ＭＨｚのとき、６ＧＨｚ帯８０Ｗ級ＧａＡｓＭＥＳＦＥＴ（例えばＴＩＭ５９６４−８０ＳＬ）の場合、−２５ｄＢｃ動作時の電流振幅Ｉ_PKの値は、３Ａ程度であり、この電荷量を５ＭＨｚの周期以内に供給し、リップル電圧ΔＶを０．１Ｖ以内にするために必要なバイパスリザバーキャパシタＣ_BRの値は、Ｃ_BR＝Ｑ／△Ｖで表すことができる。ここで、Ｑ＝Ｉ_PK∫（０〜Ｔ／２）ｓｉｎωｔｄｔ＝Ｉ_PK∫（０〜π／ω）ｓｉｎωｔｄｔで表される。したがって、Ｑの値は、約３×（1／２πｆ）＝１×１０^-7(Ｃ)であり、リップル電圧ΔＶ＝０．１Ｖから、Ｃ_BR＝１μＦとなる。

従来例の構成では、１μＦの容量が配置できるのはフィードスル―キャパシタ（feed thru capacitor）を介した筐体の外にあるキャパシタとなるが、筐体の外にあるキャパシタから電力増幅器の出力端子間の距離は、約５０ｍｍ程度となり、５０ｎＨ程度のリアクタンスが存在し、電圧振幅（リップル電圧）は、△Ｖ＝２πｆ×Ｌ×Ｉ＝２π×５×１０⁶×５０×１０^-9×３より、ΔＶは約４．７Ｖとなる。すなわち、１０Ｖの電圧を供給しているにも関わらず、実際に電力増幅器の出力端子に現れる電圧は約４．７Ｖのリップルをもつという問題点が生じる。

１μＦものチップキャパシタには、その内部に直列抵抗(ＥＳＲ)があり、この直列抵抗おける電圧降下のために、リップル電圧が生じる問題がある。ＥＳＲが大きいと接地に対してショートをつくれなくなるからである。

また、マイクロストリップ線路を高いインピーダンス、例えば、Ｚo＝１２０Ωとするためには、比誘電率２．２、厚さ０．２５４ｍｍの基板上では、線幅０．１５ｍｍとなる。ここに流せる電流は２Ａ程度であり、６Ａ程度流すために線幅を０．５ｍｍとするとＺo＝６６Ωまで下がってしまい、ＲＦ信号がバイアス回路に漏れやすくなり、バイアス回路がＲＦ特性に悪影響を与えるという問題点が生じる。すなわち、Ｚoと許容電流が両立しない。例えば、許容電流＞６Ａを優先し、Ｚo＝６６Ωでバイアス回路を構成するとＲＦ特性に悪影響を与える。

本実施形態の電力増幅器用バイアス回路は、電力増幅器の出力側整合伝送線路のバイアス回路接続点に接続された第１ボンディングワイヤと、前記第１ボンディングワイヤの終端に接続された第２ボンディングワイヤと、前記第１ボンディングワイヤの終端に接続されたオープンスタブ伝送線路と、第２ボンディングワイヤの終端とドレインバイアス電圧供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタとを備える。

比較例に係る電力増幅器用バイアス回路の模式的回路構成図。 実施の形態に係る電力増幅器用バイアス回路の模式的回路構成図。 λ／４長オープンスタブの平面構成図。 λ／４長オープンスタブの動作を説明するスミスチャート図。 λ／４長オープンスタブの代わりに理想的なキャパシタＣidを備える実施の形態に係る電力増幅器用バイアス回路の模式的回路構成図。 等価直列抵抗ＥＳＲのインピーダンスＥＳＲ（Ω）の周波数特性例。 チップキャパシタの挿入損失（ｄＢ）の周波数特性例。 （ａ）チップキャパシタの等価回路構成、（ｂ）等価直列インダクタンスＥＳＬの影響を考慮した場合の挿入損失（ｄＢ）の周波数特性、（ｃ）等価直列抵抗ＥＳＲの影響を考慮した場合の挿入損失（ｄＢ）の周波数特性、（ｄ）等価直列インダクタンスＥＳＬと等価直列抵抗ＥＳＲの影響を考慮した場合の挿入損失（ｄＢ）の周波数特性。 （ａ）キャパシタＣi1とキャパシタＣi2の並列回路、（ｂ）キャパシタＣi1とインダクタＬrの並列回路。 実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器（ＦＥＴ）において、電流振幅Ｉ_PKをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタＣ_BRとの関係を示すシミュレーション結果。 実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器（ＦＥＴ）において、差分周波数ｆをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタＣ_BRとの関係を示すシミュレーション結果。 （ａ）実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップの模式的平面パターン構成の拡大図、（ｂ）図１２（ａ）のＪ部分の拡大図。 実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップの構造例１であって、図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップの構造例２であって、図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップの構造例３であって、図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。 実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップの構造例４であって、図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構造図。

次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

（比較例）
比較例に係る電力増幅器用バイアス回路は、図１に示すように、電力増幅器（ＦＥＴ）１０の入力側に配置されたゲートバイアス回路１２ａと、電力増幅器（ＦＥＴ）１０の出力側に配置されたドレインバイアス回路１４ａとを備える。

電力増幅器（ＦＥＴ）１０のゲート入力とＲＦ入力端子Ｐi間には、５０Ω伝送線路Ｚoと直流遮断用のチップキャパシタＣ１１が接続され、電力増幅器（ＦＥＴ）１０のドレイン出力とＲＦ出力端子Ｐo間には、５０Ω伝送線路Ｚoと直流遮断用のチップキャパシタＣ１２が接続されている。ここで、チップキャパシタＣ１１・Ｃ１２の値は、例えば、１０／ｆ（ＧＨｚ）ｐＦである。

さらに、ゲートバイアス回路１２ａは、図１に示すように、５０Ω伝送線路Ｚo上のバイアス回路接続点Ｎiに接続されたハイインピーダンスλ／４長伝送線路ＺHと、ハイインピーダンスλ／４長伝送線路ＺHの終端ＴＮ１に接続されたローインピーダンスλ／４長オープンスタブ伝送線路ＺLとを備える。

さらに、ゲートバイアス回路１２ａは、図１に示すように、終端ＴＮ１とゲートバイアス電圧Ｖgs供給端子間に直列接続された５０Ωチップ抵抗Ｒ１・インダクタＬ１・５０Ωチップ抵抗Ｒ１１と、チップキャパシタＣ２・Ｃ３２・Ｃ３１と、フィードスルーキャパシタＣ４１と、キャパシタＣ５１とを備える。ここで、チップキャパシタＣ２・Ｃ３２・Ｃ３１は、それぞれ約１０００ｐＦ・１．０ｐＦ・１．０ｐＦであり、フィードスルーキャパシタＣ４１・キャパシタＣ５１は、それぞれ約１０００ｐＦ・３３μＦである。

さらに、ドレインバイアス回路１４ａは、図１に示すように、５０Ω伝送線路Ｚo上のバイアス回路接続点Ｎoに接続されたハイインピーダンスλ／４長伝送線路ＺHと、ハイインピーダンスλ／４長伝送線路ＺHの終端ＴＮ１に接続されたローインピーダンスλ／４長オープンスタブ伝送線路ＺLと、さらに終端ＴＮ１に接続されたハイインピーダンスλ／４長伝送線路ＺHとを備える。

さらに、ドレインバイアス回路１４ａは、図１に示すように、終端ＴＮ２とドレインバイアス電圧Ｖds供給端子間とを接続するラインと接地電位間に接続されたチップキャパシタＣ２２・５０Ωチップ抵抗Ｒ２２の直列回路、チップキャパシタＣ３３、フィードスルーキャパシタＣ４２、キャパシタＣ５２・５０Ωチップ抵抗Ｒ１２の直列回路とを備える。ここで、チップキャパシタＣ２２・Ｃ３３は、それぞれ約１０００ｐＦ・１．０ｐＦであり、フィードスルーキャパシタＣ４２・キャパシタＣ５２は、それぞれ約１０００ｐＦ・３３μＦである。

電力増幅器のバイアス回路は、バイアス回路がＲＦ特性に影響を与えないように、バイアス回路接続点Ｎi・Ｎoにおいてバイアス回路が開放に見える、つまりはＲＦ信号がバイアス回路に漏れ出ないように接続されている。

具体的には、高いインピーダンスで長さがＲＦ周波数に対してλ／４となるマイクロストリップ線路、すなわち、ハイインピーダンスλ／４長伝送線路ＺHを介して接続されている。このハイインピーダンスλ／４長伝送線路ＺHの一方を接地に対して短絡と見せることで、他方を開放に見せることができる。接地に対して短絡と見せるためには、λ／４長のオープンスタブ、すなわちローインピーダンスλ／４長オープンスタブ伝送線路ＺLを配する。

電力増幅器のバイアス回路は、すべての周波数において電力増幅器に安定な電圧を供給するために、複数のキャパシタが並列に配置されている。実際のキャパシタは、キャパシタンス成分に直列なインダクタンス成分をもち、このキャパシタンス成分とインダクタンス成分による自己共振周波数をもつ。自己共振周波数よりも低い周波数ではＣ性(キャパシタンスとして振舞う)、高い周波数ではＬ性(インダクタンスとして振舞う)ので、容量値の異なるキャパシタを並列に配置すると、互いの自己共振周波数の間に共振により開放と見える周波数が生じる。これを回避するために、１ｐＦのチップキャパシタＣ３３と並列するキャパシタ間は高いインピーダンスで長さがＲＦ周波数に対してλ／４長となるマイクロストリップ線路、すなわちハイインピーダンスλ／４長伝送線路ＺHを介して接続し、１０００ｐＦのチップキャパシタＣ２２と５０Ωチップ抵抗Ｒ２２の直列接続からなる回路を並列に配している。

[第１の実施の形態]
実施の形態に係る電力増幅器用バイアス回路の模式的回路構成は、図２に示すように表される。

実施の形態に係る電力増幅器用バイアス回路は、図２に示すように、電力増幅器（ＦＥＴ）１０の入力側に配置されたゲートバイアス回路１２と、電力増幅器（ＦＥＴ）１０の出力側に配置されたドレインバイアス回路１４とを備える。

実施の形態に係る電力増幅器用バイアス回路は、電力増幅器（ＦＥＴ）１０の出力側整合伝送線路Ｚoのバイアス回路接続点Ｎoに接続された第１ボンディングワイヤＢＷ２と、第１ボンディングワイヤＢＷ２の終端４１に接続された第２ボンディングワイヤＢＷ１と、第１ボンディングワイヤＢＷ２の終端４１に接続されたオープンスタブ伝送線路ＺLと、第２ボンディングワイヤＢＷ１の終端４０とドレインバイアス電圧Ｖds供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタＣ_BRとを備える。

また、実施の形態に係る電力増幅器用バイアス回路において、バイパスリザバーキャパシタの値をＣ_BR、電流振幅の値をＩ_PK、許容できるリップル電圧の値をΔＶ、差分周波数の値をΔｆとすると、バイパスリザバーキャパシタは、Ｃ_BR＝Ｉ_PK×（１／２πΔｆ）／△Ｖ以上の値を有する。

ここで、第１ボンディングワイヤＢＷ２および第２ボンディングワイヤＢＷ１は、ともにλ／４長を有する。

また、オープンスタブ伝送線路ＺLは、λ／４長を有する。

また、バイパスリザバーキャパシタＣ_BRは、バイパスリザバーキャパシタＣ_BRの値以下の複数のキャパシタの並列接続で構成されている。

また、バイパスリザバーキャパシタＣ_BRの値は１μＦ以上であり、バイパスリザバーキャパシタＣ_BRは、１μＦ以下の値を有する複数のキャパシタの並列接続で構成されていても良い。

また、実施の形態に係る電力増幅器用バイアス回路において、三次相互変調歪ＩＭ３が−２５ｄＢｃ程度での出力電力を測定するときにもリップル電圧ΔＶが０．１Ｖ以下である。

また、実施の形態に係る電力増幅器用バイアス回路において、バイパスリザバーキャパシタＣ_BRは、バイパスリザバーキャパシタＣ_BRの値以下の複数のキャパシタの並列接続で構成されていることで、実効的に等価直列抵抗ＥＳＲが低減されている。

電力増幅器（ＦＥＴ）１０のゲート入力とＲＦ入力端子Ｐi間には、５０Ω伝送線路Ｚoと直流遮断用のチップキャパシタＣ１１が接続され、電力増幅器（ＦＥＴ）１０のドレイン出力とＲＦ出力端子Ｐo間には、５０Ω伝送線路Ｚoと直流遮断用のチップキャパシタＣ１２が接続されている。ここで、チップキャパシタＣ１１・Ｃ１２の値は、例えば、１０／ｆ（ＧＨｚ）ｐＦである。例えば、４ＧＨｚで使用する場合、２．５ｐＦとなる。ここで、インピーダンスＺ＝｜１／ωＣ｜は、約１６Ωとなり、５０Ωとはならない。

さらに、ゲートバイアス回路１２は、図２に示すように、５０Ω伝送線路Ｚo上のバイアス回路接続点Ｎiに接続されたハイインピーダンスλ／４長伝送線路ＺHと、ハイインピーダンスλ／４長伝送線路ＺHの終端ＴＮ１に接続されたローインピーダンスλ／４長オープンスタブ伝送線路ＺLとを備える。ここで、ハイインピーダンスλ／４長伝送線路ＺHとは、５０Ω伝送線路Ｚo対して十分高いインピーダンスを有する伝送線路である。また、ローインピーダンスλ／４長オープンスタブ伝送線路ＺLとは、５０Ω伝送線路Ｚo対して十分低いインピーダンスを有する伝送線路である。

さらに、ゲートバイアス回路１２は、図２に示すように、終端ＴＮ１とゲートバイアス電圧Ｖgs供給端子間に直列接続された５０Ωチップ抵抗Ｒ１・インダクタＬ１・５０Ωチップ抵抗Ｒ１１と、チップキャパシタＣ２・Ｃ３２・Ｃ３１と、フィードスルーキャパシタＣ４１と、キャパシタＣ５１とを備える。ここで、チップキャパシタＣ２・Ｃ３２・Ｃ３１は、それぞれ約１０００ｐＦ・１．０ｐＦ・１．０ｐＦであり、フィードスルーキャパシタＣ４１・キャパシタＣ５１は、それぞれ約１０００ｐＦ・３３μＦである。

さらに、ドレインバイアス回路１４は、図２に示すように、５０Ω伝送線路Ｚo上のバイアス回路接続点Ｎoに接続されたλ／４長ボンディングワイヤＢＷ２と、λ／４長ボンディングワイヤＢＷ２の終端４１に接続されたローインピーダンスλ／４長オープンスタブ伝送線路ＺLと、さらに終端４１に接続されたλ／４長ボンディングワイヤＢＷ１とを備える。

さらに、ドレインバイアス回路１４は、図２に示すように、λ／４長ボンディングワイヤＢＷ１の終端４０とドレインバイアス電圧Ｖds供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタＣ_BR、チップキャパシタＣ２２・５０Ωチップ抵抗Ｒ２２の直列回路、チップキャパシタＣ３３、フィードスルーキャパシタＣ４２、キャパシタＣ５２・５０Ωチップ抵抗Ｒ１２の直列回路とを備える。ここで、バイパスリザバーキャパシタＣ_BRは、図２に示すように、例えば、Ｃ_BRと同程度の容量値を有するキャパシタＣ６を４個並列接続して構成される。また、チップキャパシタＣ２２・Ｃ３３は、それぞれ約１０００ｐＦ・１．０ｐＦであり、フィードスルーキャパシタＣ４２・キャパシタＣ５２は、それぞれ約１０００ｐＦ・３３μＦである。

電力増幅器のバイアス回路は、バイアス回路がＲＦ特性に影響を与えないように、バイアス回路接続点Ｎi・Ｎoにおいてバイアス回路が開放に見える、つまりはＲＦ信号がバイアス回路に漏れ出ないように接続されている。

具体的には、高いインピーダンスで長さがＲＦ周波数に対してλ／４となるマイクロストリップ線路、すなわち、ハイインピーダンスλ／４長伝送線路ＺHを介して接続されている。このハイインピーダンスλ／４長伝送線路ＺHの一方を接地に対して短絡と見せることで、他方を開放に見せることができる。接地に対して短絡と見せるためには、λ／４長のオープンスタブ、すなわちローインピーダンスλ／４長オープンスタブ伝送線路ＺLを配する。

λ／４長オープンスタブの平面構成は、模式的に、図３に示すように表され、λ／４長オープンスタブの動作は、図４に示すように、スミスチャート上で表される。信号線ＳＬ上の接続点ＩＳにおいて、λ／４長のオープンスタブを接続し、その終端ＩＯをオープンとすることで、オープンとなっている終端ＩＯからλ／４長の位置（接続点ＩＳ）はショートと等価になる。λ／４長のオープンスタブは、その先端はオープンとなっているので信号線での接続点ＩＳでは、λ／４長の位相回転によって、図４に示すように、ショートとなる。

本実施の形態に係る電力増幅器用バイアス回路では、図２に示すように、λ／４長のオープンスタブＺLと、λ／４長ボンディングワイヤＢＷ２およびλ／４長ボンディングワイヤＢＷ１の接続点４１を接地に対してショートに見せている。

ここで本実施の形態に係る電力増幅器用バイアス回路において使用するλ／４長ボンディングワイヤＢＷ２およびλ／４長ボンディングワイヤＢＷ１のインダクタンスは、例えば、約１ｎＨ／ｍｍである。長さλ／４は、空気中の長さであり、周波数６ＧＨｚにおいて、例えば、約１２．５ｍｍである。直径は、例えば、約１ｍｍφである。また、材質は、例えば、錫めっき銅線を適用することができる。導通可能な電流値は、例えば、約５Ａである。

λ／４長オープンスタブの代わりに理想的なキャパシタＣidを備える実施の形態に係る電力増幅器用バイアス回路の模式的回路構成は、図５に示すように表される。

実施の形態に係る電力増幅器用バイアス回路は、図５に示すように、電力増幅器（ＦＥＴ）１０の出力側整合伝送線路Ｚoのバイアス回路接続点Ｎoに接続された第１ボンディングワイヤＢＷ２と、第１ボンディングワイヤＢＷ２の終端４１に接続された第２ボンディングワイヤＢＷ１と、第１ボンディングワイヤＢＷ２の終端４１と接地電位間に接続された理想的なキャパシタＣidと、第２ボンディングワイヤＢＷ１の終端４０とドレインバイアス電圧Ｖds供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタＣ_BRとを備える。ここで、理想的なキャパシタＣidとは、等価直列抵抗ＥＳＲ、等価直列インダクタンスＥＳＬを持たない純粋なキャパシタである。

接地に対してショートと見せるためには、λ／４長オープンスタブＺLを配置する代わりに、理想的なキャパシタＣidを配置することによっても達成される。ここで、理想的なキャパシタＣidの値は、例えば、約１ｐＦである。λ／４長オープンスタブＺLの代わりに、理想的なキャパシタＣidを配置することによって、キャパシタＣidの接続点４１が高周波的には接地電位に対して、ショートとなるからである。その他の構成は、図２に示された実施の形態と同様であるため、重複説明は省略する。

電力増幅器のバイアス回路は、すべての周波数において電力増幅器に安定な電圧を供給するために、複数のキャパシタが並列に配置されている。実際のキャパシタは、キャパシタンス成分に直列なインダクタンス成分をもち、このキャパシタンス成分とインダクタンス成分による自己共振周波数をもつ。

キャパシタンス値が１０００ｐＦ、１００ｐＦ、１０ｐＦ、１ｐＦを有するキャパシタのインピーダンス／等価直列抵抗ＥＳＲ（Ω）の周波数特性例は、図６に示すように表される。図６に示すように、キャパシタはその容量値によってインピーダンス／ＥＳＲ（Ω）の周波数特性が大きく異なる。これは、それぞれのキャパシタにおいて自己共振周波数が異なるためである。このため、広い周波数範囲において低いインピーダンスを得るためには、容量値の異なる複数のキャパシタを並列に配置する必要がある。

チップキャパシタの挿入損失（ｄＢ）の周波数特性例は、図７に示すように表される。図７において、キャパシタンス値が１０００ｐＦの理想的なキャパシタは、Ｃiで示される曲線の周波数特性を有するが、キャパシタンス値が１０００ｐＦの実際上のキャパシタは、Ｃrで示される曲線の周波数特性を有する。Ｃrで示される曲線では、自己共振周波数よりも低い周波数ではキャパシタンスとして振舞うＣ性を有するが、自己共振周波数よりも高い周波数ではインダクタンスとして振舞うＬ性を有する。

チップキャパシタの等価回路構成は、図８（ａ）に示すように表され、等価直列インダクタンスＥＳＬの影響を考慮した場合の挿入損失（ｄＢ）の周波数特性は、図８（ｂ）に示すように表され、等価直列抵抗ＥＳＲの影響を考慮した場合の挿入損失（ｄＢ）の周波数特性は、図８（ｃ）に示すように表され、等価直列インダクタンスＥＳＬと等価直列抵抗ＥＳＲの影響を考慮した場合の挿入損失（ｄＢ）の周波数特性は、図８（ｄ）に示すように表される。

自己共振周波数よりも低い周波数ではＣ性を有し、高い周波数ではＬ性を有するため、容量値の異なるキャパシタを並列に配置すると、互いの自己共振周波数の間に共振により開放と見える周波数が生じる。ここで、周波数が上がるにつれてインピーダンスが下がる状態をＣ性、周波数が上がるにつれてインピーダンスが上がる状態をＬ性と表現している。

理想状態におけるキャパシタＣi1とキャパシタＣi2の並列回路は、図９（ａ）に示すように表される。ここで、キャパシタＣi1のキャパシタンス値は、例えば、１ｐＦ、キャパシタＣi2のキャパシタンス値は、例えば、１０００ｐＦである。現実状態におけるキャパシタＣi1とインダクタＬrの並列回路は、図９（ｂ）に示すように表される。

１ｐＦのキャパシタＣi1と、１０００ｐＦのキャパシタＣi2を並列配置したいとき、現実状態においては、１ｐＦのキャパシタＣi1はＣ性を有するが、１０００ｐＦのキャパシタＣi2は、Ｌ性、すなわちインダクタＬrを有する。例えば、図６のＡで囲まれた領域近傍のｆ＝４ＧＨｚ近傍でこのインダクタＬrとキャパシタＣi1の並列共振が生じ、実質的にオープン、すなわち、キャパシタがない状態になる。

これを回避するために、本実施の形態に係る電力増幅器用バイアス回路では、図２に示すように、１ｐＦのチップキャパシタＣ３３と並列するバイパスリザバーキャパシタＣ_BR間は高いインピーダンスで長さがＲＦ周波数に対してλ／４長となるλ／４長ボンディングワイヤＢＷ１およびλ／４長ボンディングワイヤＢＷ２を接続し、かつその接続点４１には、λ／４長オープンスタブＺLを接続して、その接続点４１を接地に対してショートに見せている。さらに、接続点４０には、１０００ｐＦのチップキャパシタＣ２２と５０Ωチップ抵抗Ｒ２２の直列接続からなる回路を並列に配している。

本実施の形態に係る電力増幅器用バイアス回路では、図２に示すように、２段のλ／４長マイクロストリップ線路ＺH・ＺHの代わりに、λ／４長ボンディングワイヤＢＷ１およびλ／４長ボンディングワイヤＢＷ２で構成することで高いインピーダンスと高い電流容量を得ることができる。許容電流＞６Ａをマイクロストリップ線路で構成すると、Ｚo＝６６Ωであるのに対して、λ／４長ボンディングワイヤＢＷ１およびλ／４長ボンディングワイヤＢＷ２で構成するＺo＝２２０Ω程度が得られる。

三次相互変調歪ＩＭ３の測定の際に、２つの周波数を１つの電力増幅器（ＦＥＴ）１０に入力したとき、その差分周波数成分が発生する。ここで、三次相互変調歪ＩＭ３は、電力増幅器（ＦＥＴ）１０に、周波数がほぼ等しい２つの入力信号(周波数ｆ１、ｆ２；ｆ１−ｆ２＝数１０ＭＨｚ)を供給したときに、デバイスの非線形性によって(２ｆ２−ｆ１)、および(２ｆ１−ｆ２)という周波数の信号が出力されるが、この信号レベルを基本波(ｆ１またはｆ２)の信号レベルに対する比で表記している。

基本的な三次相互変調歪ＩＭ３の測定法では，２つの基本波信号を混合し、電力増幅器（ＦＥＴ）１０への入力信号として用いる。電力増幅器（ＦＥＴ）１０によって生じた三次相互変調歪ＩＭ３は、スペクトラムアナライザによって測定される。

実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器（ＦＥＴ）において、電流振幅Ｉ_PKをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタ（平滑化キャパシタ）Ｃ_BRとの関係を示すシミュレーション結果は、図１０に示すように表される。図１０は、差分周波数Δｆ＝５ＭＨｚの例である。

図１０に示すように、例えば、リップル電圧ΔＶを０．１Ｖ以下に抑えるためには、差分周波数Δｆ＝５０ＭＨｚ・電流振幅Ｉ_PK＝０．３Ａのとき、バイパスリザバーキャパシタＣ_BR＝０．１μＦ以上、差分周波数Δｆ＝５０ＭＨｚ・電流振幅Ｉ_PK＝１．０Ａのとき、バイパスリザバーキャパシタＣ_BR＝０．３μＦ以上、差分周波数Δｆ＝５０ＭＨｚ・電流振幅Ｉ_PK＝３．０Ａのとき、バイパスリザバーキャパシタＣ_BR＝１．０μＦ以上の値が必要となる。

また、実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器（ＦＥＴ）において、差分周波数Δｆをパラメータとするリップル電圧ΔＶとバイパスリザバーキャパシタ（平滑化キャパシタ）Ｃ_BRとの関係を示すシミュレーション結果は、図１１に示すように表される。

図１１に示すように、例えば、リップル電圧ΔＶを０．１Ｖ以下に抑えるためには、電流振幅Ｉ_PK＝３Ａ・差分周波数Δｆ＝１ＭＨｚのとき、バイパスリザバーキャパシタＣ_BR＝５μＦ以上、電流振幅Ｉ_PK＝３Ａ・差分周波数Δｆ＝５ＭＨｚのとき、バイパスリザバーキャパシタＣ_BR＝１μＦ以上、電流振幅Ｉ_PK＝３Ａ・差分周波数Δｆ＝５０ＭＨｚのとき、バイパスリザバーキャパシタＣ_BR＝０．１μＦ以上の値が必要となる。

（高周波半導体チップの構成）
実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ２４の模式的平面パターン構成の拡大図は、図１２（ａ）に示すように表され、図１２（ａ）のＪ部分の拡大図は、図１２（ｂ）に示すように表される。また、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ２４の構造例１〜４であって、図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構造例１〜４は、それぞれ図１３〜図１６に示すように表される。

実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１２〜図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。

ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤが接続される。

ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極に接続されている。

半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。

―構造例１―
図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ２４のＦＥＴセルの構造例１は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１３に示す構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。

―構造例２―
図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する電力増幅器の高周波半導体チップ２４のＦＥＴセルの構造例２は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１４に示す構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。

―構造例３―
図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ２４のＦＥＴセルの構造例３は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。

―構造例４―
図１２（ｂ）のＩ−Ｉ線に沿う模式的断面構成として、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ２４のＦＥＴセルの構造例４は、図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１６に示す構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。

また、上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構造例１〜４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。

素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。

素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。

なお、実施の形態に係る電力増幅器用バイアス回路を適用する高周波半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。

また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。

本実施の形態によれば、最大出力が大きな電力増幅器において、三次相互変調歪ＩＭ３が−２５ｄＢｃ程度での出力電力を測定するときにもリップル電圧が小さな電力増幅器用バイアス回路を提供することができる。

２段のλ／４長マイクロストリップ線路の代わりに、ボンディワイヤで構成することで高いインピーダンスと高い電流容量を得ることができる。

２段のλ／４長ボンディングワイヤＢＷ１およびＢＷ２でバイアス回路とＲＦ信号線を接続し、そのバイアス回路側に１μＦ程度のバイパスリザバーキャパシタＣ_BRを配し、この１μＦ程度のバイパスリザバーキャパシタＣ_BRを、１μＦ程度以下の複数のキャパシタの並列接続で構成する。１μＦ程度のバイパスリザバーキャパシタＣ_BRから電力増幅器のドレイン出力端子までの距離は２段のλ／４長ボンディングワイヤＢＷ１およびＢＷ２によって接続されるため、その長さは約１２ｍｍ程度となり、そのリアクタンス成分は１２ｎＨ程度に低減される。

本実施の形態に係る電力増幅器用バイアス回路によれば、１μＦ程度のバイパスリザバーキャパシタＣ_BRを、１μＦ以下の複数のキャパシタの並列接続で構成することで、実効的に直列抵抗(ＥＳＲ)が低減される。

本実施の形態によれば、高出力な電力増幅器に適用可能な電力増幅器用バイアス回路を提供することができる。

本実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても電力増幅器用バイアス回路のリップル電圧ΔＶが抑制されてバイアス回路電圧が平滑化され、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な電力増幅器用バイアス回路を提供することができる。

[その他の実施の形態]
実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。

このように、ここでは記載していない様々な実施の形態などを含む。

１０…電力増幅器（ＦＥＴ）
１２、１２ａ…ゲートバイアス回路
１４、１４ａ…ドレインバイアス回路
２４…高周波半導体チップ
４０、４１、ＴＮ１、ＴＮ２…終端
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
Ｃ_BR…バイパスリザバーキャパシタ
Ｃid…理想的なキャパシタ
Ｉ_PK…電流振幅
ΔＶ…リップル電圧
Δｆ…差分周波数
ＢＷ１、ＢＷ２…ボンディングワイヤ
Ｐｉ…ＲＦ入力端子
Ｐｏ…ＲＦ出力端子
Ｚo…５０Ω伝送線路
ＺH…ハイインピーダンスλ／４長伝送線路
ＺL…ローインピーダンスλ／４長オープンスタブ伝送線路
Ｃ１１、Ｃ１２…１０／ｆ（ＧＨｚ）ｐＦチップキャパシタ
Ｃ２、Ｃ２２、Ｃ３１、Ｃ３２、Ｃ３３…チップキャパシタ
Ｃ４１、Ｃ４２…フィードスルーキャパシタ
Ｃ５１、Ｃ５２…キャパシタ
Ｌ１…インダクタ
Ｒ１、Ｒ１１、Ｒ１２、Ｒ２２…チップ抵抗
Ｖgs…ゲートバイアス電圧
Ｖds…ドレインバイアス電圧
Ｎ１、Ｎ２…バイアス回路接続点

Claims (12)

1. 電力増幅器の出力側整合伝送線路のバイアス回路接続点に接続された第１ボンディングワイヤと、
   前記第１ボンディングワイヤの終端に接続された第２ボンディングワイヤと、
   前記第１ボンディングワイヤの終端に接続されたオープンスタブ伝送線路と、
   第２ボンディングワイヤの終端とドレインバイアス電圧供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタと
   を備えることを特徴とする電力増幅器用バイアス回路。
2. 電力増幅器の出力側整合伝送線路のバイアス回路接続点に接続された第１ボンディングワイヤと、
   前記第１ボンディングワイヤの終端に接続された第２ボンディングワイヤと、
   前記第１ボンディングワイヤの終端と接地電位間に接続された理想的なキャパシタと、
   第２ボンディングワイヤの終端とドレインバイアス電圧供給端子間とを接続するラインと接地電位間に接続されたバイパスリザバーキャパシタと
   を備えることを特徴とする電力増幅器用バイアス回路。
3. 前記バイパスリザバーキャパシタの値をＣ_BR、電流振幅の値をＩ_PK、許容できるリップル電圧の値をΔＶ、差分周波数の値をΔｆとすると、前記バイパスリザバーキャパシタは、Ｃ_BR＝Ｉ_PK×（１／２πΔｆ）／△Ｖ以上の値を有することを特徴とする請求項１または２に記載の電力増幅器用バイアス回路。
4. 前記第１ボンディングワイヤおよび前記第２ボンディングワイヤは、ともにλ／４長を有することを特徴とする請求項１〜３のいずれか１項に記載の電力増幅器用バイアス回路。
5. 前記オープンスタブ伝送線路は、λ／４長を有することを特徴とする請求項１に記載の電力増幅器用バイアス回路。
6. 前記バイパスリザバーキャパシタは、前記バイパスリザバーキャパシタの値以下の複数のキャパシタの並列接続で構成されていることを特徴とする請求項１〜５のいずれか１項に記載の電力増幅器用バイアス回路。
7. 前記バイパスリザバーキャパシタの値は１μＦ以上であり、前記バイパスリザバーキャパシタは、１μＦ以下の値を有する複数のキャパシタの並列接続で構成されていることを特徴とする請求項１〜４のいずれか１項に記載の電力増幅器用バイアス回路。
8. 前記理想的なキャパシタの値は、１ｐＦであることを特徴とする請求項２に記載の電力増幅器用バイアス回路。
9. 三次相互変調歪ＩＭ３が−２５ｄＢｃ程度での出力電力を測定するときにもリップル電圧が０．１Ｖ以下であることを特徴とする請求項１〜８のいずれか１項に記載の電力増幅器用バイアス回路。
10. 前記バイパスリザバーキャパシタは、前記バイパスリザバーキャパシタの値以下の複数のキャパシタの並列接続で構成されていることで、実効的に直列抵抗が低減されたことを特徴とする請求項１〜９のいずれか１項に記載の電力増幅器用バイアス回路。
11. 前記電力増幅器を構成する高周波半導体チップは、
    半絶縁性基板と、
    前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項１〜１０のいずれか1項に記載の電力増幅器用バイアス回路。
12. 前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項９に記載の電力増幅器用バイアス回路。