JPH1114653A - Signal-monitoring circuit and rotation stop sensor using it - Google Patents
Signal-monitoring circuit and rotation stop sensor using itInfo
- Publication number
- JPH1114653A JPH1114653A JP17068397A JP17068397A JPH1114653A JP H1114653 A JPH1114653 A JP H1114653A JP 17068397 A JP17068397 A JP 17068397A JP 17068397 A JP17068397 A JP 17068397A JP H1114653 A JPH1114653 A JP H1114653A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit
- logical value
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Indicating Or Recording The Presence, Absence, Or Direction Of Movement (AREA)
- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一方が高レベルの
時に他方が低レベル、他方が高レベルの時に一方が低レ
ベルとなるよう相互に関連して高・低レベルを繰り返す
２つの信号が共に正常か否かを監視する信号監視回路、
及び、この信号監視回路を利用した回転停止センサに関
する。BACKGROUND OF THE INVENTION The present invention relates to two signals which repeat high and low levels in relation to each other such that one is at a low level when one is at a high level and one is at a low level when the other is at a high level. A signal monitoring circuit that monitors whether both are normal,
The present invention also relates to a rotation stop sensor using the signal monitoring circuit.
【０００２】[0002]
【従来の技術】例えば、この種の出力信号を発生する装
置として、回転体を複数の光センサで監視して回転体停
止を検出する構成の回転停止センサが、本出願人から提
案されている（特願昭７−３３４５１０号等参照）。か
かる光線式の回転停止センサでは、複数の光センサ出力
をそれぞれ整流して各オン・ディレー回路に入力し、各
光センサ整流出力の高レベル（論理値１）継続時間が所
定時間以上であるときに各オン・ディレー回路から高レ
ベルの出力（停止通報）がそれぞれ生成される。そし
て、各オン・ディレー出力のＯＲ論理を回転体停止検出
出力としており、回転体停止時には複数のオン・ディレ
ー回路の少なくとも１つ以上が停止出力を生成するよう
に複数の光センサを配置する。2. Description of the Related Art For example, as a device for generating this kind of output signal, a rotation stop sensor having a configuration in which a rotation body is monitored by a plurality of optical sensors to detect a rotation body stop has been proposed by the present applicant. (See Japanese Patent Application No. 7-334510). In such a light beam type rotation stop sensor, a plurality of optical sensor outputs are rectified and input to each of the on-delay circuits, and when the high level (logical value 1) duration of each optical sensor rectified output is longer than a predetermined time. Then, a high-level output (stop notification) is generated from each ON-delay circuit. The OR logic of each on-delay output is used as a rotation stop detection output. A plurality of optical sensors are arranged so that at least one of the plurality of on-delay circuits generates a stop output when the rotation is stopped.
【０００３】ここで、透過形光センサを利用する構成で
は、回転体に透明部分と不透明部分とを周方向に交互に
配置する構成とし、反射形光センサを利用する構成で
は、回転体に光反射部分と光非反射部分とを周方向に交
互に配置する構成とし、複数の光センサが互いに関連し
て交互に高・低レベルの出力を発生する。Here, in a configuration using a transmission type optical sensor, a transparent portion and an opaque portion are alternately arranged in a circumferential direction on a rotating body, and in a configuration using a reflection type optical sensor, light is The reflection portion and the light non-reflection portion are arranged alternately in the circumferential direction, and the plurality of optical sensors alternately generate high and low level outputs in relation to each other.
【０００４】[0004]
【発明が解決しようとする課題】ところで、この種の回
転停止センサでは、受光ありとなるべき時に受光なしと
なるような光センサ出力の誤りは安全性能を維持できる
が、逆の受光なしとなるべき時に受光ありとなる光セン
サ出力の誤りは安全性能が低下してしまう問題を有す
る。By the way, in this kind of rotation stop sensor, the safety performance can be maintained for the error of the optical sensor output such that the light is not received when the light should be received, but the reverse light is not received. An error in the output of the optical sensor, which indicates that light should be received at the right time, has a problem that the safety performance is reduced.
【０００５】例えば、透過型センサ構成において、本来
透明な回転体に光遮断物を取り付けて不透明部分を形成
したような場合（例えば光を透さないテープを貼り付け
たり、塗料を塗布したような場合）を考えてみる。この
場合に、もしも光遮断物が脱落・剥離等すると不透明部
分が透明部分に変わってしまうので、本来受光されない
部分であるにも拘わらず光ビームは回転体を透過して受
光されてしまう。従って、光センサ整流出力の高レベル
継続時間が、この部分で正常時よりも長くなり、所期の
回転数よりも高回転の状態でもオン・ディレー出力が生
成されてしまう誤りを生じる虞れがある。そして、不透
明部分が透明部分になったことを検出するための手段が
ない（人が目視で検査する以外には気付かれない）の
で、回転体の不透明部分が全て透明部分となってしまう
ような最悪の場合には、回転体の回転／停止状態によら
ずセンサは常時停止通報を生成してしまうことになる。For example, in a transmission type sensor configuration, when an opaque portion is formed by attaching a light shield to an originally transparent rotating body (for example, when a tape that does not transmit light or a paint is applied). Case). In this case, if the light blocking object falls off or peels off, the opaque portion changes to a transparent portion, so that the light beam is transmitted through the rotating body and received even though it is a portion that is not originally received. Therefore, the high-level continuation time of the rectified output of the optical sensor is longer than that in the normal state in this portion, and there is a possibility that an error that an on-delay output is generated even in a state where the rotation speed is higher than the intended rotation speed may occur. is there. Since there is no means for detecting that the opaque portion has become a transparent portion (not noticeable except by a human inspection), all the opaque portions of the rotating body become transparent portions. In the worst case, the sensor always generates a stop report regardless of the rotation / stop state of the rotating body.
【０００６】同様に、反射型センサ構成において、本来
反射体である回転体に光非反射物を取り付けて光非反射
部分を形成したような場合（例えば光を反射しないテー
プを貼り付けたり、塗料を塗布したような場合）、もし
も光非反射物が脱落・剥離等すると非反射部分が反射部
分に変わってしまうので、本来受光されない部分である
も拘わらず光ビームは反射され受光されてしまい、透過
型センサ構成の場合と同じ誤りが起こり、同様の問題が
存在する。Similarly, in a reflection type sensor configuration, when a light non-reflective object is attached to a rotating body that is originally a reflector, a light non-reflective portion is formed (for example, a tape that does not reflect light, If the non-reflective object falls off or peels off, the non-reflective part will be changed to a reflective part. The same error occurs as in the transmissive sensor configuration, and a similar problem exists.
【０００７】本発明は、上記の事情に鑑みなされたもの
で、相互に関連を持って高・低レベルが互いに繰り返し
発生する２つの信号が正常に発生しているか否かを監視
する信号監視回路を提供することを目的とする。また、
この信号監視回路を適用した安全性に優れた回転停止セ
ンサを提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has a signal monitoring circuit for monitoring whether or not two signals having high and low levels repeatedly generated in relation to each other are normally generated. The purpose is to provide. Also,
An object of the present invention is to provide a rotation stop sensor which is excellent in safety and employs the signal monitoring circuit.
【０００８】[0008]
【課題を解決するための手段】このため、請求項１記載
の発明では、一方が論理値１の時に他方が論理値０とな
り他方が論理値１の時に一方が論理値０となるよう相互
に関連し、論理値１と０の出力をそれぞれ交互に繰り返
す第１の信号と第２の信号が共に正常か否かを監視する
信号監視回路であって、第１の信号と第２の信号の各出
力発生状態を比較し、比較結果に対応する出力信号を発
生する比較回路と、該比較回路の出力信号が示す比較結
果に基づいて第１及び第２の信号の出力発生状態が共に
正常か否かを判定し、正常判定時に論理値１の出力を発
生して保持し、異常判定時に出力が論理値０になると共
に当該論理値０の出力を保持する判定回路とを備えて構
成した。Therefore, according to the present invention, when one has a logical value of 1, the other has a logical value of 0, and when the other has a logical value of 1, the other has a logical value of 0. Relatedly, a signal monitoring circuit that monitors whether a first signal and a second signal that alternately output a logical value of 1 and 0, respectively, are both normal is provided. A comparison circuit that compares each output generation state and generates an output signal corresponding to the comparison result; and whether the output generation states of the first and second signals are both normal based on the comparison result indicated by the output signal of the comparison circuit. A determination circuit for determining whether or not the output is a logical value of 1 when the determination is normal and holding the output; when the determination is abnormal, the output becomes a logical value of 0 and holding the output of the logical value of 0.
【０００９】かかる構成では、比較回路によって第１の
信号と第２の信号の各出力発生状態（例えば、周波数、
論理値１又は０の発生個数、或いは、論理値１と論理値
０が交互に発生する等）が比較される。判定回路は、比
較回路の比較結果に基づいて、第１の信号と第２の信号
の正常／異常を判断して正常の時に論理値１を出力し、
異常の時には出力を論理値０として記憶保持する。In this configuration, the output state of each of the first signal and the second signal (for example, frequency,
The number of occurrences of the logical value 1 or 0, or the logical value 1 and the logical value 0 are generated alternately. A determination circuit that determines whether the first signal and the second signal are normal or abnormal based on a comparison result of the comparison circuit, and outputs a logical value 1 when the first signal and the second signal are normal;
In the case of an abnormality, the output is stored and held as a logical value 0.
【００１０】請求項２記載の発明では、前記比較回路
は、第１の信号と第２の信号の同一の論理値出力の数を
計数して両者の計数差を出力する構成であり、前記判定
回路は、比較回路から出力される計数差が所定範囲内の
時に論理値１の出力を発生して保持し、所定範囲外の時
に出力が論理値０となると共に当該論理値０の出力を保
持する構成とした。In the invention according to claim 2, the comparison circuit counts the number of the same logical value output of the first signal and the second signal and outputs a count difference between the two, and the determination is performed. The circuit generates and holds the output of the logical value 1 when the count difference output from the comparison circuit is within a predetermined range, and holds the output of the logical value 0 and holds the output of the logical value 0 when the count difference is outside the predetermined range. Configuration.
【００１１】具体的には、請求項３記載の発明のよう
に、前記比較回路が、第１の信号の論理値１出力が入力
した時にカウントアップし、第２の信号の論理値１出力
が入力した時にカウントダウンし、第１の信号の論理値
１出力から第２の信号の論理値１出力を減算した値を出
力する第１カウンタを備え、前記判定回路は、比較回路
からの減算値が所定範囲の時に論理値１出力を発生し前
記所定範囲外の時に出力が論理値０となる第１論理回路
と、該第１論理回路の論理値１出力と論理値０出力を記
憶保持する第１記憶回路とを備える構成とした。More specifically, the comparison circuit counts up when the logical 1 output of the first signal is input, and outputs the logical 1 output of the second signal. A first counter that counts down when input and outputs a value obtained by subtracting the logical value 1 output of the second signal from the logical value 1 output of the first signal; A first logic circuit that generates a logical 1 output when the value is within a predetermined range and outputs a logical value 0 when out of the predetermined range; And one storage circuit.
【００１２】かかる構成では、第１の信号と第２の信号
が共に正常であれば、第１カウンタの減算値は所定範囲
内となり第１論理回路から論理値１の出力が発生し第１
記憶回路で記憶保持される。一方、第１の信号及び第２
の信号のどちらかに論理値１側の誤りが発生すると、誤
りの信号側の論理値１の期間中に正常側の信号の論理値
０出力が２度発生する。このため、誤りの信号が入力す
る毎に第１カウンタの減算値は増大又は減少し、減算値
が所定範囲外になると第１論理回路の出力が論理値０と
なり、第１記憶回路の出力も論理値０となって信号異常
を通報する。In this configuration, if the first signal and the second signal are both normal, the subtraction value of the first counter falls within a predetermined range, and the first logic circuit outputs a logical value of 1 to generate the first value.
It is stored and held in the storage circuit. On the other hand, the first signal and the second signal
When a logical value 1 error occurs in either of the signals, the logical value 0 output of the normal signal is generated twice during the period of the logical value 1 on the erroneous signal side. Therefore, every time an error signal is input, the subtraction value of the first counter increases or decreases. When the subtraction value is out of the predetermined range, the output of the first logic circuit becomes a logic value 0, and the output of the first storage circuit also becomes It becomes a logical value 0 and reports a signal abnormality.
【００１３】請求項４記載の発明では、前記比較回路
は、第１の信号と第２の信号の各周波数を検定し、前記
判定回路は、比較回路の検定結果に基づいて第１の信号
と第２の信号が略同一周波数の時に論理値１の出力を発
生して保持し、同一でない時に出力が論理値０となると
共に当該論理値０の出力を保持する構成とした。具体的
には、請求項５記載の発明のように、前記比較回路は、
第１の信号の周波数が予め定めた設定周波数以下になっ
た時に論理値１出力を発生する第１周波数検定回路と、
第２の信号の周波数が前記設定周波数以下になった時に
論理値１出力を発生する第２周波数検定回路とを備えて
構成され、前記判定回路が、第１及び第２周波数検定回
路から論理値１出力が発生した時間差が所定範囲内の時
に論理値１出力を発生し前記所定範囲外の時に出力が論
理値０となる時間差検出回路と、該時間差検出回路の論
理値１出力と論理値０出力を記憶保持する第２記憶回路
とを備えて構成した。In the invention described in claim 4, the comparison circuit tests each frequency of the first signal and the second signal, and the determination circuit determines the first signal and the second signal based on the test result of the comparison circuit. When the second signal has substantially the same frequency, an output of a logical value 1 is generated and held, and when the second signal is not the same, the output becomes a logical value 0 and the output of the logical value 0 is held. Specifically, as in the invention according to claim 5, the comparison circuit includes:
A first frequency test circuit that generates a logical 1 output when the frequency of the first signal becomes equal to or lower than a predetermined set frequency;
A second frequency test circuit that generates a logical 1 output when the frequency of the second signal is lower than the set frequency, wherein the determination circuit is configured to output a logical value from the first and second frequency test circuits. A time difference detection circuit that generates a logical 1 output when the time difference when the 1 output is generated is within a predetermined range, and outputs a logical 0 when the time difference is outside the predetermined range; a logical 1 output and a logical 0 And a second storage circuit for storing and holding the output.
【００１４】かかる構成では、両信号が正常であれば、
設定周波数にとなる時刻は略一致し、その時間差は所定
範囲内となる。一方の信号側に誤りが発生するとその周
波数は変化し、設定周波数になる時刻のズレが大きくな
り所定範囲外となる。これにより、第２記憶回路の出力
が論理値０となる。請求項６記載の発明では、前記比較
回路は、第１の信号と第２の信号の同一の論理値出力が
交互に発生していることを確認した時に所定の形態の出
力を発生する構成であり、判定回路は、比較回路から前
記所定の形態の出力が発生した時に論理値１の出力を発
生し記憶保持する構成とした。In such a configuration, if both signals are normal,
The times at which the set frequency is reached substantially coincide, and the time difference falls within a predetermined range. If an error occurs on one of the signal sides, the frequency changes, and the time at which the set frequency is reached becomes large, and the frequency falls outside the predetermined range. Thereby, the output of the second storage circuit becomes the logical value 0. In the invention according to claim 6, the comparison circuit is configured to generate an output in a predetermined form when it is confirmed that the same logical value output of the first signal and the second signal is generated alternately. The determination circuit is configured to generate an output of a logical value 1 when the output of the predetermined form is generated from the comparison circuit and to store and store the output.
【００１５】具体的には、請求項７記載の発明のよう
に、前記比較回路は、第１の信号が論理値１の時に第２
の信号が論理値１に立ち上がるとセットされて論理値１
出力を発生しその後第１の信号が立ち下がった時にリセ
ットされて出力が論理値となる第１セット／リセット回
路と、第２の信号が論理値１の時に第１の信号が論理値
１に立ち上がるとセットされて論理値１出力を発生しそ
の後第２の信号が立ち下がった時にリセットされて出力
が論理値０となる第２セット／リセット回路と、第１の
信号を反転する第１インバータと、第２の信号を反転す
る第２インバータとを備えて構成され、前記判定回路
は、前記第１と第２セット／リセット回路及び前記第１
及び第２インバータの各出力を入力して論理演算し、こ
れら各出力のいずれか１が常に論理値１で、且つ、同時
に２つ以上が論理値１でない時のみ論理値１出力を発生
する第２論理回路と、該第２論理回路の論理値１出力と
論理値０出力を記憶保持する第３記憶回路とを備えて構
成した。Specifically, as in the invention according to claim 7, the comparison circuit is configured to output the second signal when the first signal has a logical value of one.
Is set when the signal rises to logical value 1 and logical value 1
A first set / reset circuit which generates an output and is reset when the first signal falls and the output becomes a logical value; and when the second signal has a logical value 1, the first signal has a logical value 1. A second set / reset circuit which is set when the signal rises to generate a logical 1 output and is reset when the second signal falls and the output becomes a logical 0, and a first inverter for inverting the first signal And a second inverter for inverting a second signal, wherein the determination circuit includes the first and second set / reset circuits and the first inverter.
And a logical operation by inputting each output of the second inverter and generating a logical 1 output only when one of these outputs is always a logical 1 and two or more are not logical 1 at the same time. It comprises two logic circuits, and a third storage circuit that stores and holds the logic 1 output and the logic 0 output of the second logic circuit.
【００１６】かかる構成では、両信号が正常に論理値１
と論理値０の出力がそれそれ交互に繰り返して発生して
いる時は、第１及び第２セット／リセット回路と第１及
び第２インバータの各出力のいずれか１つが常に論理値
１で、且つ、２つ以上が同時に論理値１となることはな
い。これより、第２論理回路の出力が論理値１となり、
第３記憶回路から論理値１の出力が発生し保持される。
一方、どちらか一方の信号に誤りが発生すると、前記各
出力の論理値１の出力が重複するようになるので、第２
論理回路の出力が論理値０となり、第３記憶回路の出力
が論理値０となって記憶保持される。In this configuration, both signals are normally at logical value 1
And the output of the logic value 0 are alternately and repeatedly generated, one of the outputs of the first and second set / reset circuits and the first and second inverters is always a logic value 1, Also, two or more do not have the logical value 1 at the same time. As a result, the output of the second logic circuit becomes the logic value 1, and
The output of the logical value 1 is generated from the third storage circuit and held.
On the other hand, if an error occurs in one of the signals, the output of the logical value 1 of each output becomes duplicated.
The output of the logic circuit has a logic value of 0, and the output of the third storage circuit has a logic value of 0 and is stored and held.
【００１７】請求項８記載の発明では、前記比較回路
は、第１及び第２の信号の一方の出力が論理値１である
時に他方の出力が１度だけ論理値０になることを確認し
た時に所定の形態の出力を発生する構成であり、判定回
路は、比較回路から前記所定の形態の出力が発生した時
に論理値１の出力を発生し記憶保持する構成とした。具
体的には、請求項９記載の発明のように、比較回路は、
第２の信号の立下がり検出時に第１の設定時間だけ論理
値１出力を発生する第１立下がり検出回路と、第１の信
号の論理値１出力が入力している時に前記第１立下がり
検出回路の論理値１出力が入力すると前記第１の設定時
間より長い第２の設定時間後に論理値１出力を発生し第
１の信号が論理値０になるとリセットされて出力が論理
値０になる第２カウンタと、常時は出力が論理値０であ
り第２カウンタの論理値１出力が入力している時に第１
立下がり検出回路の論理値１出力が入力すると出力が論
理値１になる第３カウンタとを備える第１計数回路と、
第１の信号の立下がり検出時に前記第１の設定時間だけ
論理値１出力を発生する第２立下がり検出回路と、第２
の信号の論理値１出力が入力している時に前記第２立下
がり検出回路の論理値１出力が入力すると前記第１の設
定時間より長い第２の設定時間後に論理値１出力を発生
し第１の信号が論理値０になるとリセットされて出力が
論理値０になる第４カウンタと、常時は出力が論理値０
であり第３カウンタの論理値１出力が入力している時に
第２立下がり検出回路の論理値１出力が入力すると出力
が論理値１になる第５カウンタとを備える第２計数回路
とを備えて構成され、前記判定回路は、前記第１及び第
２計数回路の各出力が共に論理値０の時のみ論理値１出
力を発生する第３論理回路と、該第３論理回路の論理値
１出力と論理値０出力を記憶保持する第４記憶回路とを
備えて構成した。In the invention according to claim 8, the comparison circuit confirms that when one of the first and second signals has a logical value 1, the other output has a logical value 0 only once. Sometimes, a predetermined form of output is generated, and the determination circuit is configured to generate an output of a logical value 1 when the predetermined form of output is generated from the comparison circuit and to store and store the output. Specifically, as in the ninth aspect of the present invention, the comparison circuit comprises:
A first falling detection circuit for generating a logical 1 output for a first set time when detecting a falling of the second signal, and the first falling when the logical 1 output of the first signal is input When a logical 1 output of the detection circuit is input, a logical 1 output is generated after a second set time longer than the first set time, and when the first signal becomes a logical 0, the output is reset to a logical 0. And the first counter when the output is always logic 0 and the logic 1 output of the second counter is input.
A first counting circuit comprising: a third counter that outputs a logical value of 1 when a logical value 1 output of the falling detection circuit is input;
A second fall detection circuit for generating a logical 1 output for the first set time when a fall of the first signal is detected;
When the logical 1 output of the second falling detection circuit is input while the logical 1 output of the signal is input, a logical 1 output is generated after a second set time longer than the first set time. A fourth counter which is reset when the signal of 1 becomes a logical value 0 and the output becomes a logical value 0;
And a fifth counter having a fifth counter whose output becomes a logical value 1 when the logical 1 output of the second falling detection circuit is input when the logical 1 output of the third counter is input. A third logic circuit that generates a logical 1 output only when both outputs of the first and second counting circuits have a logical 0, and a logical value 1 of the third logical circuit. An output and a fourth storage circuit for storing and holding a logical 0 output are provided.
【００１８】かかる構成では、両信号が共に正常であれ
ば、一方の信号の論理値１の期間中で他方の信号の論理
値０の出力は１度しか発生しない。従って、第１計数回
路の第３カウンタと第２計数回路の第５カウンタの各出
力は常時論理値０であり、第３論理回路の論理値１の出
力に基づいて第４記憶回路から論理値１の出力が発生す
る。一方、どちらかの信号に論理値１の誤りが発生した
場合、誤りの信号の論理値１出力期間中に他方の信号の
論理値０出力は２度発生し、計数回路の一方の出力が論
理値１になり、第３論理回路の論理値０の出力に基づい
て第４記憶回路の出力が論理値０となる。In this configuration, if both signals are normal, the output of the logical value 0 of the other signal occurs only once during the period of the logical value 1 of the other signal. Therefore, each output of the third counter of the first counting circuit and the fifth counter of the second counting circuit is always a logical value 0, and the logical value is output from the fourth memory circuit based on the output of the logical value 1 of the third logical circuit. An output of 1 is generated. On the other hand, when a logical value 1 error occurs in either signal, the logical value 0 output of the other signal occurs twice during the logical value 1 output period of the erroneous signal, and one output of the counting circuit becomes a logical value. It becomes the value 1, and the output of the fourth storage circuit becomes the logic value 0 based on the output of the logic value 0 of the third logic circuit.
【００１９】請求項１０記載の発明では、請求項９記載
の発明において、前記第１計数回路が、前記第２及び第
３カウンタの代わりに、第１の信号の論理値１出力が入
力している時に前記第１立下がり検出回路の論理値１出
力が入力すると第１の出力を発生すると共に当該第１の
出力発生後所定時間遅れて第２の出力を発生する第６カ
ウンタを備え、前記第２計数回路が、前記第４及び第５
カウンタの代わりに、第２の信号の論理値１出力が入力
している時に前記第２立下がり検出回路の論理値１出力
が入力すると第３の出力を発生すると共に当該第３の出
力発生後所定時間遅れて第４の出力を発生する第７カウ
ンタを備え、前記比較回路は、第１及び第２立下がり検
出回路の各出力端子を相互に接続し、前記第６カウンタ
の第２の出力の出力端子を第７カウンタの第２の信号の
入力端子に接続し前記第７カウンタの第２の出力の出力
端子を第６カウンタの第１の信号の入力端子に接続する
構成であり、前記判定回路が、前記第３論理回路の代わ
りに、前記第６及び第７カウンタの各第１の出力の排他
的論理和演算を行う第４論理回路を有する構成である。According to a tenth aspect of the present invention, in the ninth aspect of the present invention, the first counting circuit receives a logical 1 output of a first signal instead of the second and third counters. A sixth counter that generates a first output when a logical 1 output of the first falling detection circuit is input while generating a second output with a predetermined time delay after the generation of the first output; A second counting circuit is provided for the fourth and fifth counting circuits.
When the logical value 1 output of the second falling detection circuit is input while the logical value 1 output of the second signal is input instead of the counter, a third output is generated and after the third output is generated. A seventh counter for generating a fourth output with a delay of a predetermined time, wherein the comparison circuit connects the output terminals of the first and second falling detection circuits to each other, and a second output of the sixth counter; Is connected to an input terminal of a second signal of a seventh counter, and an output terminal of a second output of the seventh counter is connected to an input terminal of a first signal of a sixth counter. The determination circuit may have a fourth logic circuit that performs an exclusive OR operation of the first outputs of the sixth and seventh counters, instead of the third logic circuit.
【００２０】かかる構成では、請求項９記載の発明に比
べて回路構成を簡素化できるようになる。請求項１１記
載の発明では、第１の信号と第２の信号が、一方が論理
値１の時他方が論理値０であり、一方が論理値０の時に
他方が論理値１であるような双対信号である時、前記比
較回路は、第１の信号と第２の信号の論理加算値が１の
時のみ論理値１を出力する構成であり、前記判定回路
は、比較回路から論理値１出力が発生した時に論理値１
を発生し記憶保持する構成とした。With this configuration, the circuit configuration can be simplified as compared with the ninth aspect. According to the eleventh aspect of the present invention, the first signal and the second signal are such that when one has a logical value 1, the other has a logical value 0, and when one has a logical value 0, the other has a logical value 1. When the signal is a dual signal, the comparison circuit outputs a logical value of 1 only when the logical addition value of the first signal and the second signal is 1, and the determination circuit outputs the logical value of 1 from the comparison circuit. Logical value 1 when output occurs
Is generated and stored.
【００２１】具体的には、請求項１２記載の発明のよう
に、比較回路は、第１の信号と第２の信号を入力して排
他的論理和演算を行う第５論理回路であり、前記判定回
路は、前記第５論理回路の論理値１出力と論理値０出力
を記憶保持する第５記憶回路であるようにした。請求項
１３記載の発明による回転停止センサは、一対の発光部
と受光部とを備え前記発行部からの光を、受光部が受光
した時に論理値１出力を発生し受光しない時に出力が論
理値０となる複数の光センサと、前記発光部からの光を
前記受光部まで導く光案内部分及び前記発光部からの光
が前記受光部に入光するのを遮断する光遮断部分を周方
向に交互に配置した回転体と、前記複数の光センサの少
なくとも一方の論理値１出力が所定時間以上継続した時
に回転停止を示す論理値１の出力を発生する回転停止検
出部と、前記複数の光センサの一方の出力を前記第１の
信号として入力し他方を第２の信号として入力する請求
項１〜９のいずれか１つに記載の信号監視回路と、前記
回転停止検出部の出力と前記信号監視回路の出力の論理
積演算を行う論理積回路とを備え、該論理積回路の論理
値１の出力を回転体停止通報とする構成とした。More specifically, as in the twelfth aspect of the present invention, the comparison circuit is a fifth logic circuit that inputs the first signal and the second signal and performs an exclusive OR operation. The determination circuit is a fifth storage circuit that stores and holds the logical 1 output and the logical 0 output of the fifth logical circuit. A rotation stop sensor according to claim 13, comprising a pair of light emitting units and a light receiving unit, outputs a logical value of 1 when the light receiving unit receives light from the issuing unit and outputs a logical value when the light receiving unit does not receive the light. A plurality of optical sensors that become 0, a light guiding portion that guides light from the light emitting portion to the light receiving portion, and a light blocking portion that blocks light from the light emitting portion from entering the light receiving portion in a circumferential direction. Rotating bodies alternately arranged, a rotation stop detecting section for generating an output of a logical value 1 indicating rotation stop when at least one logical value 1 output of the plurality of optical sensors has continued for a predetermined time or more, and the plurality of light sensors; The signal monitoring circuit according to any one of claims 1 to 9, wherein one output of the sensor is input as the first signal and the other is input as the second signal, Performs a logical AND operation on the output of the signal monitoring circuit. And a logical product circuit, and configured to the rotating body stops Problem output of logic value 1 of the logical product circuit.
【００２２】かかる構成では、複数の光センサの出力発
生状態が正常の時のみ、回転停止検出部の論理値１の出
力を有効として回転体停止通報を発生ずくようになる。
これにより、例えば、本来発行部からの光を受光部に案
内できる部材からなる回転体に、光を遮断する部材を取
付けて光遮断部分を形成した場合に、光遮断部分の光遮
断部材が消失して少なくとも１つの光センサの出力発生
状態に異常が発生した時には、回転体停止通報が発生せ
ず、回転停止センサの安全性能を向上できる。With such a configuration, only when the output generation state of the plurality of optical sensors is normal, the output of the logical value 1 of the rotation stop detection unit is made valid and the rotation stop notification is not generated.
Thus, for example, when a light blocking member is formed by attaching a light blocking member to a rotating body that can guide light from the light emitting portion to the light receiving portion, the light blocking member of the light blocking portion disappears. Then, when an abnormality occurs in the output generation state of at least one optical sensor, the rotation stop notification is not generated, and the safety performance of the rotation stop sensor can be improved.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１に本発明に係る信号監視回路の
第１実施形態の回路図を示す。本実施形態は、互いの信
号の論理値１（高レベル）又は論理値０（低レベル）の
発生個数を比較することで信号の誤り検出するものであ
る。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a signal monitoring circuit according to a first embodiment of the present invention. In this embodiment, signal errors are detected by comparing the number of occurrences of the logical value 1 (high level) or the logical value 0 (low level) of each signal.
【００２４】図１において、本実施形態の信号監視回路
は、計数・比較回路１と判定回路１０とを備えて構成さ
れる。比較回路としての計数・比較回路１は、信号ＳＴ
＝１（論理値１）となったときを開始時点として、第１
の信号Ｓ１及び第２の信号Ｓ２に含まれる論理値１（高
レベルに相当する）又は論理値０（低レベルに相当す
る）の個数をそれぞれ計数し、両計数値の比較を行い、
その比較結果を出力信号Ｃに反映する。判定回路１０
は、信号Ｃの出力状態に基づいて信号Ｓ１，Ｓ２が正常
か否かを判定して正常時には出力信号ＲＣ＝１（論理値
１）を生成し、一度でも信号Ｓ１，Ｓ２の発生状態が異
常と判定した時は出力信号ＲＣ＝０（論理値０）とし、
その後再び信号Ｓ１，Ｓ２が正常に復帰してもＲＣ＝０
を保持する。In FIG. 1, the signal monitoring circuit according to the present embodiment includes a counting / comparing circuit 1 and a determining circuit 10. The counting / comparing circuit 1 as a comparing circuit receives the signal ST
= 1 (logical value 1), the first time
Of the logical value 1 (corresponding to the high level) or the logical value 0 (corresponding to the low level) included in the signal S1 and the second signal S2 of the above, respectively, and the two count values are compared.
The result of the comparison is reflected on the output signal C. Judgment circuit 10
Determines whether or not the signals S1 and S2 are normal based on the output state of the signal C and generates an output signal RC = 1 (logical value 1) when the signal S1 and S2 are normal. When it is determined that the output signal RC = 0 (logical value 0),
Thereafter, even if the signals S1 and S2 return to normal again, RC = 0.
Hold.
【００２５】尚、前記信号Ｓ１，Ｓ２は、図３（ａ）に
示すように、正常時には、信号Ｓ１が高レベルの時に信
号Ｓ２が低レベルになり、信号Ｓ２が高レベルの時に信
号Ｓ１が低レベルになるよう相互に関連して高・低レベ
ルをそれぞれ繰り返すものとする。図２は、図１の具体
的回路構成例を示す。As shown in FIG. 3A, when the signal S1 is at a high level, the signal S2 is at a low level when the signal S1 is at a high level, and when the signal S2 is at a high level, as shown in FIG. It is assumed that the high and low levels are repeated in relation to each other so as to be at the low level. FIG. 2 shows a specific circuit configuration example of FIG.
【００２６】計数・比較回路１は、第１カウンタとして
のＵＰ／ＤＯＷＮカウンタ２とプリセット回路３で構成
される。例えば、信号Ｓ１をＵＰカウント端子へ入力
し、信号Ｓ２をＤＯＷＮカウント端子へ入力し、信号Ｓ
Ｔをプリセット端子に入力し、プリセット後に入力する
各信号Ｓ１，Ｓ２の論理値１の個数を計数する。即ち、
ＵＰ／ＤＯＷＮカウンタ２は、ＳＴ＝１になった時点で
プリセット回路３により所定値にプリセットされ、信号
Ｓ１の論理値１の個数から信号Ｓ２の論理値１の個数を
減算したカウント値を出力信号Ｃとして出力する。判定
回路１０は、信号Ｃが±１の範囲である時に出力信号Ｌ
＝１を発生する第１論理回路としての論理回路１１と、
ＳＴ＝１が入力した時点から所定時間だけ出力信号Ｓ
Ｔ′＝１を発生する時素回路１２と、前記論理回路１１
の信号Ｌがホールド端子Ｈに入力し、時素回路１２の信
号ＳＴ′がトリガ端子Ｔに入力し、トリガ端子ＴにＳ
Ｔ′＝１が入力している時にＬ＝１が入力すると出力信
号ＲＣ＝１を発生してトリガ端子Ｔに帰還し、発生した
出力信号ＲＣ＝１を自己保持する第１記憶回路としての
自己保持回路１３とを備える。尚、信号ＳＴ′は所定時
間経過後、信号ＳＴに関係なくＳＴ′＝０になる。The counting / comparing circuit 1 comprises an UP / DOWN counter 2 as a first counter and a preset circuit 3. For example, the signal S1 is input to the UP count terminal, the signal S2 is input to the DOWN count terminal, and the signal S1 is input.
T is input to a preset terminal, and the number of logical values 1 of each of the signals S1 and S2 input after the preset is counted. That is,
The UP / DOWN counter 2 is preset to a predetermined value by the preset circuit 3 when ST = 1, and outputs a count value obtained by subtracting the number of logic values 1 of the signal S2 from the number of logic values 1 of the signal S1 as an output signal. Output as C. The determination circuit 10 outputs the output signal L when the signal C is in the range of ± 1.
= 1, a logic circuit 11 as a first logic circuit,
Output signal S for a predetermined time from the time when ST = 1 is input
A time elementary circuit 12 for generating T '= 1 and the logic circuit 11
Is input to the hold terminal H, the signal ST 'of the time element circuit 12 is input to the trigger terminal T, and the trigger terminal T
When L = 1 is input while T '= 1 is input, an output signal RC = 1 is generated and fed back to the trigger terminal T, and the self-serving as a first storage circuit that self-holds the generated output signal RC = 1. And a holding circuit 13. Note that the signal ST 'becomes ST' = 0 after a predetermined time has elapsed regardless of the signal ST.
【００２７】次に、図２の回路動作を説明する。例え
ば、特願平７−３３４５１０号に示された回転停止セン
サのように、２つの光センサから交互に論理値１の出力
が発生するような場合において、各光センサの出力信号
をＳ１，Ｓ２とすると、Ｓ１、Ｓ２＝１は受光有り、Ｓ
１、Ｓ２＝０は受光無しを意味する。これら信号Ｓ１，
Ｓ２において、前述の誤りとは、図３（ｂ）や（ｃ）に
示すように，本来受光無し（論理値０）となるべき部分
で受光有り（論理値１）となることである。（ｂ）図で
は、信号Ｓ１の１２番に誤りが生じた場合で、これを信
号Ｓ１′で示している。（ｃ）図は、信号Ｓ１の１２番
と信号Ｓ２の２２番に誤りが生じた場合でこれらを信号
Ｓ１′，Ｓ２′で示している。尚、図１の信号Ｓ１，Ｓ
２は、例えば、光センサを回転体の半径方向にずらして
配置し、透過型構成では回転板の透明部分を、反射型構
成では反射部分を、それぞれ互いに重複するように形成
した場合のものである。Next, the operation of the circuit of FIG. 2 will be described. For example, in the case where the output of a logical value 1 is alternately generated from two optical sensors as in a rotation stop sensor disclosed in Japanese Patent Application No. 7-334510, the output signals of the respective optical sensors are S1 and S2. If S1, S2 = 1, light is received, and S1
1, S2 = 0 means no light reception. These signals S1,
In S2, the above-mentioned error is, as shown in FIGS. 3B and 3C, that light is received (logical value 1) at a portion where light should not be received (logical value 0). FIG. 3B shows a case where an error occurs in the twelfth signal S1 and this is indicated by a signal S1 '. FIG. 3C shows a case where an error has occurred in the 12th signal S1 and the 22nd signal S2, which are indicated by signals S1 'and S2'. The signals S1 and S1 in FIG.
Reference numeral 2 denotes a case in which, for example, the optical sensors are arranged shifted in the radial direction of the rotating body, and the transparent portion of the rotating plate is formed so as to overlap with each other in the transmission type configuration, and the reflection portion in the reflection type configuration. is there.
【００２８】まず、図３（ａ）の正常時の動作について
説明する。図３（ａ）のように信号Ｓ１，Ｓ２が交互に
論理値１，０を繰り返す場合、ＵＰ／ＤＯＷＮカウンタ
の信号Ｃ（カウンタ値）は、プリセット値の±１の範囲
となり、論理回路１１からＬ＝１が発生する。時素回路
１２からＳＴ′＝１が発生している状態で、論理回路１
１からＬ＝１が発生すると、自己保持回路１３からＲＣ
＝１が発生し、信号Ｓ１，Ｓ２が正常であることを通報
する。First, the normal operation of FIG. 3A will be described. When the signals S1 and S2 alternately repeat the logical values 1 and 0 as shown in FIG. L = 1 occurs. In a state where ST ′ = 1 is generated from the time elementary circuit 12, the logic circuit 1
When L = 1 occurs from 1, the self-holding circuit 13 outputs RC
= 1 occurs, signaling that the signals S1 and S2 are normal.
【００２９】一方、図１（ｂ）に示すように、信号Ｓ１
の１２番に論理値１側誤りが生じた場合、信号Ｓ１′の
論理値１の個数は信号Ｓ２の論理値１の個数よりも少な
くなる。この場合、ＵＰ／ＤＯＷＮカウンタ２の出力信
号Ｃの値は、信号Ｓ１′の論理値１の誤り毎に減少す
る。信号Ｃの値がプリセット値よりも±２以上変化した
時は論理回路１１の出力信号Ｌ＝０となり、自己保持回
路１３はリセットされて出力信号ＲＣ＝０となる。この
後、論理回路１１からＬ＝１が入力したとしても、信号
ＳＴが論理値１に立ち上がって時素回路１２からＳＴ′
＝１が発生しない限りＲＣ＝０が維持される。ＲＣ＝０
となったことで信号の誤りが通報される。On the other hand, as shown in FIG.
When the logical value 1 side error occurs in No. 12, the number of logical values 1 of the signal S1 'is smaller than the number of logical values 1 of the signal S2. In this case, the value of the output signal C of the UP / DOWN counter 2 decreases for each error of the logical value 1 of the signal S1 '. When the value of the signal C changes by ± 2 or more from the preset value, the output signal L of the logic circuit 11 becomes 0, the self-holding circuit 13 is reset, and the output signal RC becomes 0. Thereafter, even if L = 1 is input from the logic circuit 11, the signal ST rises to the logic value 1 and the time element circuit 12 outputs ST '
As long as = 1 does not occur, RC = 0 is maintained. RC = 0
, A signal error is reported.
【００３０】尚、信号Ｓ１，Ｓ２が同じように誤り、図
３（ｃ）のように、信号Ｓ１′，Ｓ２′の論理値１又は
論理値０の発生個数が異ならない場合には、図１の信号
監視回路は原理的に適用できない。ところで、例えば、
信号Ｓ１，Ｓ２が特願平７−３３４５１０号の回転板を
監視している光センサの出力であるとすると、信号周波
数は回転板回転数に比例しており、同−の回転板を監視
しているから両信号の周波数は略同時に同一値となる。
その時間的変化の様子を、図４で実線で示す。（イ）の
区間では信号Ｓ１，Ｓ２の周波数は増加し、（ロ）区間
では周波数は一定であり、（ハ）区間では周波数は減少
している。このように正常時に信号Ｓ１，Ｓ２は略同時
に同一周波数信号となるような場合（ある時刻での両信
号の周波数が略一致している場合）に，図３（ｂ）に示
すような誤りが起こると、同一時刻に両信号が示す周波
数は正常時に比べて大きく異なる。図４では信号Ｓ１′
の周波数変化を点線で示す。If the signals S1 and S2 are similarly erroneous and the numbers of generated logical values 1 or 0 of the signals S1 'and S2' do not differ as shown in FIG. Cannot be applied in principle. By the way, for example,
Assuming that the signals S1 and S2 are the outputs of the optical sensors monitoring the rotating plate of Japanese Patent Application No. 7-334510, the signal frequency is proportional to the rotating speed of the rotating plate. Therefore, the frequencies of both signals have the same value almost simultaneously.
The state of the temporal change is shown by a solid line in FIG. In the section (a), the frequencies of the signals S1 and S2 increase, in the section (b), the frequency is constant, and in the section (c), the frequency decreases. As described above, when the signals S1 and S2 become signals of the same frequency at substantially the same time in a normal state (when the frequencies of both signals at a certain time are substantially the same), an error as shown in FIG. When this occurs, the frequencies indicated by both signals at the same time are significantly different from those in the normal state. In FIG. 4, the signal S1 '
Is indicated by a dotted line.
【００３１】従って、ある時刻での両信号の周波数が略
一致していることを確認するか、または、両信号がある
所定の周波数に達した時刻が略一致していることを確認
することで、信号に生じた誤りを検出できる。図５は、
本発明の第２実施形態の回路構成を示す。本実施形態
は、両信号がある所定の周波数に達した時刻が略一致し
ているか否かを監視することで、信号の誤り検出を行う
ものであり、図５は、信号Ｓ１と信号Ｓ２が所定周波数
ｆ0 になった時刻を検出し、その時間差が所定範囲に入
っていることを確認する回路構成を示す。Therefore, by confirming that the frequencies of both signals at a certain time are substantially the same, or by confirming that the times when both signals reach a predetermined frequency are substantially the same. , An error occurring in the signal can be detected. FIG.
7 shows a circuit configuration of a second embodiment of the present invention. In the present embodiment, signal errors are detected by monitoring whether or not the times when both signals reach a predetermined frequency are substantially the same. FIG. 5 shows that the signals S1 and S2 This shows a circuit configuration for detecting the time when the frequency reaches a predetermined frequency f 0 and confirming that the time difference falls within a predetermined range.
【００３２】図５において、本実施形態の信号監視回路
は、信号Ｓ１の周波数が所定値以下であるときに出力信
号Ｆ１＝１を生成する第１周波数検定回路２０と、信号
Ｓ２の周波数が所定値以下であるときに出力信号Ｆ２＝
１を生成する第２周波数検定回路３０と、信号Ｆ１と信
号Ｆ２が論理値１になった時間差を判定し所定範囲内で
あった時に論理値１の出力を生成し所定範囲外であった
時には出力が論理値０となる時間差検出回路４０と、時
間差検出回路４０の論理値１出力と論理値０出力をそれ
ぞれ記憶保持する第２記憶回路としての自己保持回路４
４とで構成される。ここで、前記第１及び第２周波数検
定回路２０，３０で比較回路が構成され、時間差検出回
路４０と自己保持回路４４とで判定回路が構成される各
周波数検定回路２０、３０は、各オン・ディレー回路２
１，３１と各オフ・ディレー回路２２，３２とで構成さ
れる。各オフ・ディレー回路２２，３２は、ダイオード
Ｄ１，Ｄ２、コンデンサＣ１，Ｃ２、レベル検定回路２
３，３３及び各２つの倍電圧整流回路ＲＣＥ１，２とＲ
ＥＣ３，４で構成される。In FIG. 5, a signal monitoring circuit according to the present embodiment includes a first frequency test circuit 20 for generating an output signal F1 = 1 when the frequency of a signal S1 is equal to or lower than a predetermined value, Output signal F2 =
A second frequency test circuit 30 for generating a logical value 1 and a time difference when the signal F1 and the signal F2 have a logical value 1 are determined. When the time difference is within a predetermined range, an output of a logical value 1 is generated. A time difference detection circuit 40 whose output is a logical value 0, and a self-holding circuit 4 as a second storage circuit for storing and holding the logical value 1 output and the logical value 0 output of the time difference detecting circuit 40, respectively
And 4. Here, the first and second frequency testing circuits 20 and 30 constitute a comparing circuit, and the time difference detecting circuit 40 and the self-holding circuit 44 constitute a determining circuit.・ Delay circuit 2
1 and 31 and off-delay circuits 22 and 32, respectively. Each of the off-delay circuits 22 and 32 includes diodes D1 and D2, capacitors C1 and C2,
3, 33 and two double voltage rectifier circuits RCE1, RCE2 and RCE2
EC3 and EC4.
【００３３】時間差検出回路４０は、周波数検定回路２
０の出力信号Ｆ１の立上がり時に微分出力Ｐ１を出力す
る立上がり微分回路４１と、周波数検定回路３０の出力
信号Ｆ２の立上がり時に微分出力Ｐ２を出力する立上が
り微分回路４２と、両立上がり微分回路４１，４２の各
出力Ｐ１，Ｐ２の論理積演算を行うＡＮＤゲート４３と
を備え、両周波数検定回路２０，３０の出力信号Ｆ１，
Ｆ２のワイヤード・オア出力Ｓｈ１と前記ＡＮＤゲート
４３の出力Ｓｈ２を出力とする。The time difference detection circuit 40 includes the frequency test circuit 2
A rising differentiating circuit 41 that outputs a differential output P1 when the output signal F1 of 0 rises, a rising differentiating circuit 42 that outputs a differential output P2 when the output signal F2 of the frequency test circuit 30 rises, and both rising differentiating circuits 41 and 42. And an AND gate 43 for performing a logical product operation of the outputs P1 and P2 of the two frequency test circuits 20 and 30.
The wired-OR output Sh1 of F2 and the output Sh2 of the AND gate 43 are output.
【００３４】自己保持回路４４は、前記ワイヤード・オ
ア出力Ｓｈ１をホールド端子Ｈに入力し、ＡＮＤゲート
４３の出力Ｓｈ２をトリガ端子Ｔに入力して出力ＲＣを
自己保持する構成である。前記各立上がり微分回路４
１，４２は、各フォトカプラＰＣ１，ＰＣ２、各２個の
抵抗Ｒ１，Ｒ２とＲ３，Ｒ４、各コンデンサＣ３，Ｃ
４、各ダイオードＤ３，Ｄ４を備えて構成される。The self-holding circuit 44 inputs the wired-OR output Sh1 to the hold terminal H, inputs the output Sh2 of the AND gate 43 to the trigger terminal T, and self-holds the output RC. Each rising differential circuit 4
Reference numerals 1, 42 denote photocouplers PC1, PC2, two resistors R1, R2 and R3, R4, and capacitors C3, C4.
4. It comprises each diode D3, D4.
【００３５】次に、図６の動作タイムチヤートを参照し
て動作を説明する。図６は横軸を時間としており信号Ｓ
１，Ｓ２の周波数は時間の経過と共に減少している。信
号Ｓ１、Ｓ２はそれぞれ周波数検定回路２０、３０のオ
ン・ディレー回路２１、３１にそれぞれ入力されてお
り、信号Ｓ１、Ｓ２の論理値１継続時間がオン・ディレ
ー回路２１、３１ディレー時間ＴON以上（信号Ｓ１，Ｓ
２の周波数が所定周波数ｆ以下）になった時に、ＶCCよ
り高レべルの論理値１の出力が各オン・ディレー回路２
１，３１から発生する。オン・ディレー回路２１，３１
の出力はそれぞれオフ・デイレー回路２２，３２に入力
される。オフ・ディレー回路２２，３２は、入力信号が
論理値１になると即時に出力信号Ｆ１，Ｆ２がＶ CCより
高レベルの論理値１となり、入力信号が論理値１から論
理値０になって後もそれぞれ所定のオフ・ディレー時間
は論理値１の出力を継続し、その後論理値０を出力す
る。Next, referring to the operation time chart of FIG.
The operation will be described. FIG. 6 shows the signal S
The frequencies of S1 and S2 decrease over time. Faith
The signals S1 and S2 are the off-states of the frequency test circuits 20 and 30, respectively.
Input to the delay circuits 21 and 31, respectively.
The duration of the logical value 1 of the signals S1 and S2 is on delay.
-Circuit 21, 31 delay time TON(Signals S1, S
2 becomes equal to or lower than the predetermined frequency f),CCYo
The output of the logic level 1 at the higher level is output to each ON-delay circuit 2
It occurs from 1,31. On delay circuits 21 and 31
Are input to the off-delay circuits 22 and 32, respectively.
Is done. The off-delay circuits 22 and 32 output the input signal
As soon as the logical value becomes 1, the output signals F1 and F2 become V CCThan
High level logic value 1 and the input signal
Predetermined off-delay time after reaching zero
Continues to output logical 1 and then outputs logical 0
You.
【００３６】具体的には、オン・ディレー回路２１がＶ
CCより高レベルの論理値１の出力を生成すると、コンデ
ンサＣ１はダイオードＤ１を介して急速に充電されてレ
ベル検定回路２３の入カレベルは下限閾値以上となる。
レベル検定回路２３は交流信号を生成し倍電圧整流回路
ＲＥＣ１，ＲＥＣ２でそれぞれ整流されて、ＶCCより高
レべルのＦ１＝１（論理値１）が生成される。オン・デ
イレー回路２１の出力が論理値０になると、コンデンサ
Ｃ１に蓄えられた電荷はコンデンサ容量値とレベル検定
回路２３の入力抵抗とで定まる時定数で放電し、レベル
検定回路２３の入力レべルは徐々に低下する。入力レベ
ルが下限閾値に達するまでの時間がオフ・ディレー時間
に相当する。オフ・ディレー回路３２も同様の動作であ
る。尚、図６ではオフ・ディレー時間はオン・ディレー
時間ＴONよりも十分長く、Ｆ１＝１，Ｆ２＝１が連続し
て生じているものとする。More specifically, when the on-delay circuit 21
When an output having a logic value 1 higher than CC is generated, the capacitor C1 is rapidly charged via the diode D1, and the input level of the level test circuit 23 becomes higher than the lower threshold.
The level test circuit 23 generates an AC signal, and the AC signal is rectified by the voltage doubler rectifier circuits REC1 and REC2 to generate F1 = 1 (logic value 1) higher than V CC . When the output of the on-delay circuit 21 becomes a logical value 0, the electric charge stored in the capacitor C1 is discharged at a time constant determined by the capacitance value of the capacitor and the input resistance of the level test circuit 23, and the input level of the level test circuit 23 is reduced. Le gradually decreases. The time until the input level reaches the lower threshold value corresponds to the off-delay time. The off-delay circuit 32 operates in a similar manner. In FIG. 6, the off-delay time is sufficiently longer than the on-delay time T ON, and it is assumed that F1 = 1 and F2 = 1 occur continuously.
【００３７】そして、倍電圧整流回路ＲＥＣ２，４から
の出力信号Ｆ１，Ｆ２は、時間差検出回路４０の各立上
がり微分回路４１，４２にそれぞれ入力される。立上が
り微分回路４１，４２も入力信号が論理値０から論理値
１になってから所定時間ＴＣの間、論理値１を出力しそ
の後（入力信号が論理値１であっても）論理値０を出力
する。The output signals F1 and F2 from the voltage doubler rectifier circuits REC2 and REC4 are input to the rising differentiating circuits 41 and 42 of the time difference detecting circuit 40, respectively. The rising differentiating circuits 41 and 42 also output a logical value 1 for a predetermined time TC after the input signal has changed from the logical value 0 to the logical value 1, and then output the logical value 0 (even if the input signal is the logical value 1). Output.
【００３８】具体的には、例えば、周波数検定回路２０
の信号Ｆ１がＶCCより高レベルの論理値１になると、フ
ォトカプラＰＣ１のフォトダイオードに抵抗Ｒ１で限流
された電流が流れ、フォトトランジスタがＯＮする。Ｆ
１＝０ではフォトトランジスタはＯＦＦしているので、
コンデンサＣ３は略ＶCCに充電されている。Ｆ１＝１の
入力によりフォトトランジスタがＯＮするとエミッタ電
位はＧＮＤレベルからＶCCレべルになるが、そのレベル
立上がりはコンデンサＣ３で微分されて信号Ｐ１が略２
ＶCCのレベルに立上がり、その後コンデンサＣ３の容量
値とＡＮＤゲート４３の入力抵抗とで定まる時定数で信
号Ｐ１のレベルは徐々に低下する。信号Ｐ１のレベルが
ＡＮＤゲート４３の下限閾値ＶL 以上である間をＰ１＝
１、信号Ｐ１が下限閾値ＶL より低下した時をＰ１＝０
と見なすので、信号Ｐ１のレべルが略２ＶCCになってか
ら下限閾値ＶL に達する時間が前記所定時間ＴＣに相当
する。立上がり微分回路４２も同様に動作する。Specifically, for example, the frequency test circuit 20
When the signal F1 has a logical value 1 higher than V CC, a current limited by the resistor R1 flows through the photodiode of the photocoupler PC1, and the phototransistor is turned on. F
When 1 = 0, the phototransistor is off, so
Capacitor C3 is charged to approximately V CC . F1 = 1 is the phototransistor is turned ON emitter potential by the input becomes a V CC leveling Le from the GND level, that level rising substantially are differentiated signal P1 in a capacitor C3 2
After rising to the level of V CC, the level of the signal P1 gradually decreases with a time constant determined by the capacitance value of the capacitor C3 and the input resistance of the AND gate 43. While the level of the signal P1 is equal to or higher than the lower threshold value VL of the AND gate 43, P1 =
1. P1 = 0 when the signal P1 falls below the lower threshold V L
Therefore, the time required for the signal P1 to reach the lower limit threshold value VL after the level of the signal P1 becomes approximately 2V cc corresponds to the predetermined time TC. The rising differentiating circuit 42 operates similarly.
【００３９】図６では、先にＦ２＝１が生成されてその
時点から所定時間ＴＣの間、立上がり微分回路４２から
Ｐ２＝１が生成される。正常時には、図６の実線で示す
ように、信号Ｆ２が論理値１になって後、所定時間ＴＣ
以内に信号Ｆ１も論理値１となるので、Ｐ１＝Ｐ２＝１
の期間が存在し、ＡＮＤゲート４３の出力信号Ｓｈ２＝
１が発生する。このときには、周波数検定回路３０の倍
電圧整流回路ＲＥＣ３からの信号Ｆ１＝１に基づいて信
号Ｓｈ１＝Ｆ１∨Ｆ２＝１（記号∨は論理和を示す）が
自己保持回路４４のホールド端子Ｈに入力されているの
で、信号Ｓｈ２＝Ｐ１∧Ｐ２＝１（記号∧は論理積を示
す）がトリガ端子Ｔに入力されると、信号Ｓｈ１＝１の
間、自己保持回路４４の信号ＲＣ＝１は継続する。In FIG. 6, F2 = 1 is generated first, and P2 = 1 is generated from the rising differentiating circuit 42 for a predetermined time TC from that time. In a normal state, as shown by a solid line in FIG.
Within this time, the signal F1 also has the logical value 1, so that P1 = P2 = 1
And the output signal Sh2 =
1 occurs. At this time, based on the signal F1 = 1 from the voltage doubler rectifier circuit REC3 of the frequency test circuit 30, a signal Sh1 = F1∨F2 = 1 (the symbol ∨ indicates a logical sum) is input to the hold terminal H of the self-holding circuit 44. Therefore, when the signal Sh2 = P1２P2 = 1 (the symbol を indicates a logical product) is input to the trigger terminal T, the signal RC = 1 of the self-holding circuit 44 continues while the signal Sh1 = 1. I do.
【００４０】次に、図３（ｂ）の誤りが生じた場合の動
作について図６に点線で示す。信号Ｓ１の１２番に論理
値１の誤りが生じると、その部分で論理値１継続時間は
長くなる。従って、周波数検定回路２０のＦ１＝１は正
常時より早い時刻で生じる。そのために、Ｐ１＝１も正
常時より早い時刻で生じてしまうので、Ｐ１＝Ｐ２＝１
となる期間が存在しなくなる。そのため、ＡＮＤゲート
４３の出力Ｓｈ２＝１とならず、自己保持回路４４はト
リガされず信号ＲＣは論理値０となり、誤りが検出され
る。Next, the operation when the error shown in FIG. 3B occurs is shown by a dotted line in FIG. When an error of logical value 1 occurs at the 12th position of the signal S1, the logical value 1 duration becomes longer at that portion. Therefore, F1 = 1 of the frequency test circuit 20 occurs earlier than normal time. Therefore, P1 = 1 also occurs earlier than the normal time, so that P1 = P2 = 1
Period does not exist. Therefore, the output Sh2 of the AND gate 43 does not become 1, and the self-holding circuit 44 is not triggered, the signal RC becomes the logical value 0, and an error is detected.
【００４１】即ち、本実施形態回路では、図４に示すよ
うに、正常時では信号Ｓ１，Ｓ２が所定周波数ｆ0 にな
った時の時刻ｔ1 ，ｔ2 の時間差Ｔ１がＴ１＜ＴＣとな
り、異常時では、信号Ｓ１′，Ｓ２が所定周波数ｆ0 に
なった時の時刻ｔ3 ，ｔ2 の時間差Ｔ２がＴ２＞ＴＣと
なる。尚、所定時間ＴＣは、正常時にＰ１＝Ｐ２＝１の
期間が生じ、誤り時にはＰ１＝Ｐ２＝１の期間が生じな
いように設定される。そして、所定時間ＴＣは、例えば
立上がり微分回路４１ではコンデンサＣ３の容量値と信
号Ｐ１が伝達されるＡＮＤゲート４３の入力端子の入力
抵抗とで定まる時定数に依存する。立上がり微分回路４
２では、コンデンサＣ４とＡＮＤゲート４３の信号Ｐ２
が伝達される入力端子の入力抵抗とで定まる時定数に依
存する。また、各オフ・ディレー回路２２，３２のオフ
・ディレー時間は、少なくともオン・ディレー時間ＴON
と所定時間ＴＣの和よりも長くなるように設定される。That is, in the circuit of this embodiment, as shown in FIG. 4, in a normal state, the time difference T1 between the times t 1 and t 2 when the signals S1 and S2 reach the predetermined frequency f 0 satisfies T1 <TC. the abnormal, signals S1 ', S2 the time t 3, t 2 time difference T2 when reaches a predetermined frequency f 0 is T2> TC. The predetermined time TC is set so that a period of P1 = P2 = 1 occurs in a normal state, and a period of P1 = P2 = 1 does not occur in an error. The predetermined time TC depends on, for example, a time constant determined by the capacitance value of the capacitor C3 and the input resistance of the input terminal of the AND gate 43 to which the signal P1 is transmitted in the rising differentiation circuit 41. Rising differentiation circuit 4
2, the capacitor C4 and the signal P2 of the AND gate 43
Depends on the time constant determined by the input resistance of the input terminal to which the signal is transmitted. The off-delay time of each of the off-delay circuits 22 and 32 is at least the on-delay time T ON
And a predetermined time TC.
【００４２】更に、自己保持回路４４のホールド端子Ｈ
への入力信号はＳｈ１＝Ｆ１∨Ｆ２であるので、図３
（ｂ）の誤り以外に、論理値０側の誤り（即ち、本来Ｓ
１＝１となるべきところがＳ１＝０となってしまう誤
り。Ｓ２でも同様である。）を検出できる。即ち、Ｓ１
＝１であるはずがＳ１＝０となると、Ｓ１＝Ｓ２＝０と
なる期間が存在するのでＳｈ１＝０が生じ、自己保持回
路４４はリセットされてＲＣ＝０となり誤りが検出され
る。Further, the hold terminal H of the self-holding circuit 44
Since the input signal to the input is Sh1 = F1∨F2, FIG.
In addition to the error in (b), an error on the logical value 0 side (that is, S
An error where S1 = 0 where 1 = 1 should be. The same applies to S2. ) Can be detected. That is, S1
If S1 = 0 when S1 = 0, Sh1 = 0 occurs because there is a period during which S1 = S2 = 0, and the self-holding circuit 44 is reset to RC = 0 to detect an error.
【００４３】また、図５の回路では、立上がり微分回路
４１，４２の構成部品に故障が生じると、入力信号Ｆ
１、Ｆ２が論理値１に立ち上がっても信号Ｐ１，Ｐ２が
論理値１となることはない。従って、自己保持回路４４
のトリガ入力が生成されず、ＲＣ＝０のままとなる。ま
た、オフ・ディレー回路２２，３２のオフ・ディレー時
間が短縮しないようにするためには、コンデンサＣ１、
Ｃ２を４端子コンデンサとすればよい。In the circuit of FIG. 5, when a failure occurs in the components of the rising differentiating circuits 41 and 42, the input signal F
The signals P1 and P2 do not become the logical value 1 even if the signals 1 and F2 rise to the logical value 1. Therefore, the self-holding circuit 44
Is not generated, and RC = 0 remains. In order not to shorten the off-delay time of the off-delay circuits 22 and 32, the capacitors C1 and
C2 may be a four-terminal capacitor.
【００４４】ただし、図３（ｃ）のような誤りの場合に
は、信号Ｓ１′，Ｓ２′の周波数は同様に誤るので、上
述の構成の信号監視回路の適用は原理的に困難である。
また、図３（ｂ）の場合でも、所定周波数ｆ0 近傍での
信号Ｓ１，Ｓ２の周波数減少が急激であると、正常時と
誤り時のｆ0 到達時間の差（例えば図４中のＴ２）が小
さくなるので、誤りを検出することは難しくなる。However, in the case of an error as shown in FIG. 3 (c), the frequencies of the signals S1 'and S2' are similarly erroneous, so that application of the signal monitoring circuit having the above configuration is difficult in principle.
Also in the case of FIG. 3B, if the frequency of the signals S1 and S2 decreases rapidly near the predetermined frequency f 0 , the difference between the normal time and the error time f 0 arrival time (for example, T2 in FIG. 4) ) Is small, so it is difficult to detect errors.
【００４５】図７は、本発明の信号監視回路の第３実施
形態を示す。本実施形態回路は、正常時に信号Ｓ１の論
理値１又は０と信号Ｓ２の論理値１又は０が交互に繰り
返されることを監視し、信号の誤りによりこの関係が満
たされなかったことを検出して誤りを検出するものであ
る。図７において、本実施形態の信号監視回路は、信号
Ｓ２が論理値１に立ち上がった後、信号Ｓ１が論理値０
に立ち下がったことを確認する第１セット／リセット回
路５０と、信号Ｓ１が論理値１に立ち上がった後、信号
Ｓ２が論理値０に立ち下がったことを確認する第２セッ
ト／リセット回路６０と、信号Ｓ１，Ｓ２の各反転信号
をそれぞれ出力する第１及び第２インバータ７０，８０
と、前記各セット／リセット回路５０，６０及びインバ
ータ７０，８０の各信号ＨＳ１，ＨＳ２とＤＳ１，ＤＳ
２を入力し、これら入力信号に基づき信号Ｓ１とＳ２の
論理値０が交互に繰り返されていることを確認し、出力
信号Ｅｘとして論理値１を生成する第２論理回路として
の論理回路９０と、信号ＳＴ＝１への立上がりでＥｘ＝
１が入力されている時にＲＣ＝１を生成し、一度Ｅｘ＝
０となるとＲＣ＝０となり、再度ＳＴ＝１に立ち上がる
まで待機する第３記憶回路としての記憶回路１００とを
備えて構成される。ここで、第１及び第２セット／リセ
ット回路５０，６０と第１及び第２インバータ７０，８
０で比較回路が構成され、論理回路９０及び記憶回路１
００で判定回路が構成される。FIG. 7 shows a third embodiment of the signal monitoring circuit of the present invention. The circuit of this embodiment monitors that the logical value 1 or 0 of the signal S1 and the logical value 1 or 0 of the signal S2 are alternately repeated in a normal state, and detects that this relationship is not satisfied due to a signal error. To detect an error. In FIG. 7, after the signal S2 rises to the logical value 1, the signal monitoring circuit of the present embodiment changes the signal S1 to the logical value 0.
A first set / reset circuit 50 for confirming that the signal S1 has fallen to a logical value 1 and a second set / reset circuit 60 for confirming that the signal S2 has fallen to a logical value 0. , And first and second inverters 70 and 80 outputting inverted signals of signals S1 and S2, respectively.
And signals HS1, HS2 and DS1, DS2 of the set / reset circuits 50, 60 and the inverters 70, 80.
2, a logic circuit 90 as a second logic circuit for generating a logic value 1 as an output signal Ex, confirming that logic values 0 of the signals S1 and S2 are alternately repeated based on these input signals. Ex = at the rise of signal ST = 1
1 is input, RC = 1 is generated, and once Ex =
When it becomes 0, RC = 0, and a storage circuit 100 as a third storage circuit which waits until it rises to ST = 1 again is provided. Here, the first and second set / reset circuits 50, 60 and the first and second inverters 70, 8
0 constitutes a comparison circuit, and the logic circuit 90 and the storage circuit 1
00 constitutes a decision circuit.
【００４６】セット／リセット回路５０は、Ｓ１＝１が
入力された状態で信号Ｓ２の論理値１への立上がりでセ
ットされＨＳ１＝１を出力し、その後、信号Ｓ１が論理
値０になるとリセツトされてＨＳ１＝０となる。セット
／リセット回路６０は、Ｓ２＝１が入力された状態で信
号Ｓ１の論理値１への立上がりでセットされＨＳ２＝１
を出力Ｓ、その後、信号Ｓ２が論理値０になるとリセッ
トされてＨＳ２＝０となる。論理回路９０は、ＤＳ１∨
ＨＳ１∨ＨＳ２∨ＤＳ２が常に論理値１であり、且つ、
信号ＤＳ１、ＨＳ１、ＨＳ２，ＤＳ２のいずれか２つ以
上が同時に論理値１となっていないことを確認して、Ｅ
ｘ＝１を生成する。The set / reset circuit 50 is set when the signal S2 rises to a logical value of 1 while S1 = 1 is input, and outputs HS1 = 1, and thereafter is reset when the signal S1 becomes a logical value 0. HS1 = 0. The set / reset circuit 60 is set when the signal S1 rises to the logical value 1 with S2 = 1 input, and HS2 = 1.
Is output S, and thereafter, when the signal S2 becomes a logical value 0, the signal is reset and HS2 = 0. Logic circuit 90 has DS1∨
HS1∨HS2∨DS2 is always a logical value 1, and
After confirming that two or more of the signals DS1, HS1, HS2, and DS2 are not simultaneously at the logical value 1,
Generate x = 1.
【００４７】図８〜図１０に、図７の回路における信号
Ｓ１，Ｓ２の正常時と異常時の動作タイムチヤートを示
す。図８は信号正常時の動作タイムチヤートである。信
号Ｓ１，Ｓ２の論理値１，０が正常に交互に繰り返し発
生している時は、図８に示すように、論理回路９０の入
力信号である信号ＨＳ１，ＨＳ２，ＤＳ１，ＤＳ２のい
ずれか１つが必ず論理値１となり、且つ、同時に論理値
１になることはない。これにより、論理回路９０の出力
Ｅｘ＝１が発生し、信号ＳＴ＝１の入力で記憶回路１０
０から出力ＲＣ＝１が発生し、信号正常を通報する。FIGS. 8 to 10 show operation time charts in the circuit of FIG. 7 when the signals S1 and S2 are normal and abnormal. FIG. 8 is an operation time chart when the signal is normal. When the logical values 1, 0 of the signals S1, S2 are alternately and normally generated, as shown in FIG. 8, any one of the signals HS1, HS2, DS1, DS2 which are the input signals of the logical circuit 90 is used. One always has the logical value 1 and does not always have the logical value 1 at the same time. As a result, the output Ex = 1 of the logic circuit 90 is generated.
An output RC = 1 is generated from 0, and a signal normality is reported.
【００４８】図９は、図３（ｂ）の信号Ｓ１に誤りが生
じて信号Ｓ１′となった時の動作タイムチャートであ
る。例えば、信号Ｓ１′の１２番が論理値１に誤ると、
信号Ｓ１′が論理値１である間に信号Ｓ２の論理値０が
２度繰り返されることになる。時刻ｔ１での信号Ｓ２＝
１への立上がりでセット／リセット回路５０はセットさ
れＨＳ１＝１が発生する。信号Ｓ１′は時刻ｔ３まで論
理値１を継続するので正常時のように時刻ｔ２でリセッ
トされずＨＳ１＝１が時刻ｔ３まで継続される。一方、
信号Ｓ２が２３番での論理値０となって後、時刻ｔ３ま
で信号Ｓ１′は論理値１に立ち上がらないので、セット
／リセット回路６０はその間セットされずＨＳ２＝０を
継続する。ところで、時刻ｔ４〜ｔ５の間に信号Ｓ２は
論理値０になるので、信号Ｓ２の反転信号ＤＳ２は同期
して論理値１になる。このため、時刻ｔ４〜ｔ５の間で
信号ＨＳ１とＤＳ２は同時に論理値１になる。これは、
信号Ｓ２が論理値０になりた後、信号Ｓ１′が論理値０
にならずに再度信号Ｓ２が論理値０になったために生じ
る。時刻ｔ４〜ｔ５で信号ＨＳ１とＤＳ２は同時に論理
値１になっているので、論理回路９０は、この間Ｅｘ＝
０を出力し、記憶回路１００はＥｘ＝０を受けてＲｃ＝
０となり、これを保持する。以上のことは、信号Ｓ２側
にに同様の誤りが生じても成り立つことは云うまでもな
い。FIG. 9 is an operation time chart when the signal S1 in FIG. 3B has an error and becomes the signal S1 '. For example, when the twelfth signal S1 'is erroneously set to the logical value 1,
The logical value 0 of the signal S2 is repeated twice while the signal S1 'is the logical value 1. Signal S2 at time t1 =
At the rise to 1, the set / reset circuit 50 is set and HS1 = 1 is generated. Since the signal S1 'keeps the logical value 1 until time t3, the signal S1' is not reset at time t2 as in the normal state, and HS1 = 1 continues until time t3. on the other hand,
After the signal S2 becomes the logical value 0 at the 23rd position, the signal S1 'does not rise to the logical value 1 until time t3, so that the set / reset circuit 60 is not set during that time and HS2 = 0 continues. By the way, since the signal S2 has the logical value 0 during the time t4 to t5, the inverted signal DS2 of the signal S2 has the logical value 1 in synchronization. Therefore, the signals HS1 and DS2 have the logical value 1 at the same time between the times t4 and t5. this is,
After the signal S2 has a logical value of 0, the signal S1 'has a logical value of 0.
This occurs because the signal S2 has returned to the logical value 0 again. Since the signals HS1 and DS2 have the logical value 1 at the same time from the time t4 to the time t5, the logic circuit 90 sets Ex =
0, and the storage circuit 100 receives Ex = 0 and Rc =
It becomes 0 and holds this. Needless to say, the above holds true even if a similar error occurs on the signal S2 side.
【００４９】図１０は、信号Ｓ１と信号Ｓ２に誤りが生
じた場合の動作タイムチャートを示す。詳述しないが、
信号Ｓ２′では、信号Ｓ１′が論理値１の間に２３番と
２１番の論理値０が繰り返されているので、図９の場合
と同様に信号ＨＳ１とＤＳ２が同時に論理値１となる期
間が存在する。また、信号Ｓ１′では、信号Ｓ２′が論
理値１の間に１３番と１１番の論理値０が繰り返されて
いるので、信号ＨＳ２とＤＳ１が同時に論理値１となる
期間が存在する。これらの期間で論理回路９０の出力Ｅ
ｘ＝０となり、記憶回路１００の出力ＲＣ＝０となる。FIG. 10 is an operation time chart when an error occurs in the signals S1 and S2. Although not detailed,
In the signal S2 ', since the logical value 0 of the 23rd and 21st is repeated while the logical value of the signal S1' is 1, the period in which the signals HS1 and DS2 are simultaneously the logical value 1 as in the case of FIG. Exists. In the signal S1 ', since the signal S2' has the logic value 1 and the logic values 0 of the 13th and 11th are repeated, there is a period in which the signals HS2 and DS1 have the logic value 1 at the same time. During these periods, the output E of the logic circuit 90 is
x = 0, and the output RC of the storage circuit 100 becomes zero.
【００５０】但し、もし信号Ｓ１の１２番と（信号Ｓ２
の２２番ではなく）信号Ｓ２の２３番又は２１番に論理
値１の誤りが生じた時のように、誤り信号Ｓ１′、Ｓ
２′の論理値０の繰り返しパターンが正常時と異ならな
いような場合には、図７の回路では原理的にこの誤り状
態を検出できない。図１１に、信号Ｓ１、Ｓ２が論理値
１の時に交流信号であり、論理値０の時に直流信号であ
る場合の図７の具体的な回路構成例を示す。However, if the twelfth signal S1 and the signal S2
Error signals S1 'and S1' as in the case where an error of logical value 1 occurs at the 23 or 21 of the signal S2 (instead of the 22).
If the repetition pattern of the logical value 0 of 2 'does not differ from the normal pattern, the circuit of FIG. 7 cannot detect this error state in principle. FIG. 11 shows a specific circuit configuration example of FIG. 7 in the case where the signals S1 and S2 are AC signals when the logical value is 1, and are DC signals when the signals S1 and S2 are the logical value 0.
【００５１】図１１において、セット／リセット回路５
０，６０は、各自己保持回路５１，６１と、各コンデン
サＣ５，Ｃ６及び各ダイオードＤ５，Ｄ６からなる各時
素回路５２，６２を含んでそれぞれ構成される。セット
／リセット回路５０について説明すると、信号Ｓ１の倍
電圧整流回路ＲＥＣ５での整流出力が自己保持回路５１
のホールド端子Ｈに入力し、信号Ｓ２の倍電圧整流回路
ＲＥＣ６での整流出力が時素回路５２を介して自己保持
回路５１のトリガ端子Ｔに入力している。信号Ｓ１＝１
の交流信号が倍電圧整流回路ＲＥＣ５で整流されてＶCC
より高レベルの論理値１に相当する信号としてホールド
端子Ｈに入力される。この状態でＳ２＝１となると、倍
電圧整流回路ＲＥＣ６の整流出力はＶCCより高レベルの
信号となり、時素回路５２のコンデンサＣ５で微分され
てＶCCより高レベルの信号がトリガ端子Ｔに入力され
る。これにより、自己保持回路５１はセツトされ、出力
信号ＨＳ１＝１として交流信号を生成する。信号Ｓ１が
直流信号（即ち，論理値０）になると、倍電圧整流回路
ＲＥＣ５の出力は論理値０に相当する略ＶCCレベルとな
り、自己保持回路５１はリセットされて信号ＨＳ１は直
流信号（論理値０）になる。尚、セット／リセット回路
６０も同様に動作するので、ここでは説明を省略する。In FIG. 11, the set / reset circuit 5
Reference numerals 0 and 60 respectively include self-holding circuits 51 and 61 and respective elementary circuits 52 and 62 each including capacitors C5 and C6 and diodes D5 and D6. The rectified output of the signal S1 in the voltage doubler rectifier circuit REC5 will be described below.
, And a rectified output of the signal S2 at the voltage doubler rectifier circuit REC6 is input to the trigger terminal T of the self-holding circuit 51 via the time element circuit 52. Signal S1 = 1
AC signal is rectified by the voltage doubler rectifier circuit REC5 and V CC
The signal is input to the hold terminal H as a signal corresponding to a logical value 1 of a higher level. When S2 = 1 in this state, the rectified output of the voltage doubler rectifier circuit REC6 becomes a signal higher in level than V CC, and is differentiated by the capacitor C5 of the time element circuit 52, and a signal higher in level than V CC is applied to the trigger terminal T. Is entered. As a result, the self-holding circuit 51 is set and generates an AC signal with the output signal HS1 = 1. Signal S1 is a direct current signal (i.e., logical 0) becomes the output of the voltage doubler rectifier circuit REC5 becomes substantially V CC level corresponding to a logic value 0, the self-holding circuit 51 is reset by the signal HS1 DC signal (logical Value 0). Since the set / reset circuit 60 operates in the same manner, the description is omitted here.
【００５２】インバータ７０，８０は、各倍電圧整流回
路ＲＥＣ７，８と、各レベル検定回路７１，８１で構成
される。インバータ７０について説明すると、２ＶCCを
基準電位とする倍電圧整流回路ＲＥＣ７で信号Ｓ１を整
流する。信号Ｓ１が論理値１のときには倍電圧整流回路
ＲＥＣ７の出力は２ＶCCより高レベルとなり、論理値０
のときには略２ＶCCとなる。レベル検定回路７１は上限
閾値を有しており、倍電圧整流回路ＲＥＣ７の出力が上
限閾値以下であるときに出力信号ＤＳ１として交流信号
（論理値１）を生成し、倍電圧整流回路ＲＥＣ７の出力
が上限閾値を越える時には出力信号ＤＳ１は直流信号
（論理値０）になる。上限閾値はＳ１＝０に相当する略
２ＶCCとＳ１＝１に相当する２ＶCCより高レべルとの間
に設定されるので、出力信号ＤＳ１はＳ１＝０の時に交
流信号（論理値１）となりＳ１＝１の時に直流信号（論
理値０）になる。尚、インバータ８０も同様であり、こ
こでは説明を省略する。The inverters 70 and 80 are composed of voltage doubler rectifiers REC7 and REC8 and level testers 71 and 81, respectively. Describing the inverter 70, the signal S1 is rectified by the voltage doubler rectifier REC7 using 2V CC as a reference potential. When the signal S1 has the logical value 1, the output of the voltage doubler rectifier REC7 becomes higher than 2V CC and the logical value 0
In this case, it becomes approximately 2V CC . The level test circuit 71 has an upper limit threshold, generates an AC signal (logical value 1) as the output signal DS1 when the output of the voltage doubler rectifier REC7 is equal to or lower than the upper limit threshold, and outputs the output signal DS1. Is higher than the upper threshold, the output signal DS1 becomes a DC signal (logical value 0). Since the upper threshold value is set between approximately 2V CC corresponding to S1 = 0 and a level higher than 2V CC corresponding to S1 = 1, the output signal DS1 is an AC signal (logical value 1) when S1 = 0. ), And becomes a DC signal (logical value 0) when S1 = 1. Note that the same applies to the inverter 80, and the description is omitted here.
【００５３】論理回路９０は、各信号ＤＳ１，ＨＳ１，
ＨＳ２，ＤＳ２が各々入力する４つの倍電圧整流回路Ｒ
ＥＣ９〜１２で構成される加算回路９１と、加算回路９
１の出力を判定するレベル検定回路９２で構成される。
信号ＤＳ１，ＨＳ１，ＨＳ２，ＤＳ２は、直流信号が論
理値０、交流信号が論理値１に相当する。ＤＳ１∨ＨＳ
１∨ＨＳ２∨ＤＳ２が常に論理値１であり、且つ、信号
ＤＳ１，ＨＳ１，ＨＳ２，ＤＳ２のいずれか２つ以上が
同時に論理値１となっていないことは、加算回路９１の
出力が常に論理値１に相当するＶCCより高レベルの信号
であることを意味する。もし、信号ＤＳ１，ＨＳ１，Ｈ
Ｓ２，ＤＳ２が全て論理値０（即ち、直流信号）である
と、加算回路９１の出力は略ＶCCレベルになり、信号Ｄ
Ｓ１，ＨＳ１，ＨＳ２，ＤＳ２のいずれか２つ以上が同
時に論理値１となっている（即ち、２信号以上が交流で
ある）時には、加算回路９１の出力は論理値１の時より
も高レべルの論理値２に相当する信号となる。レべル検
定回路９２は、下限閾値と上限閾値を有しており、下限
閾値は加算回路９１の出力の論理値１レベルと論理値０
レベルの間に設定され、上限閾値は論理値１レべルと論
理値２レベルの間に設定される。従って、レベル検定回
路９２は、加算回路９１の出力が上下限値の範囲内であ
る論理値１に相当するレベルであるときにＥｘ＝１を生
成し、入力レベルが論理値０又は論理値２以上のレベル
であるときにはＥｘ＝０となる。The logic circuit 90 includes signals DS1, HS1,
Four doubler rectifier circuits R to which HS2 and DS2 respectively input
An addition circuit 91 including ECs 9 to 12;
1 is constituted by a level test circuit 92 for judging the output.
In the signals DS1, HS1, HS2, and DS2, the DC signal corresponds to a logical value 0 and the AC signal corresponds to a logical value 1. DS1 @ HS
The fact that 1∨HS2∨DS2 is always a logical value 1 and that two or more of the signals DS1, HS1, HS2, and DS2 are not simultaneously a logical value 1 means that the output of the adder circuit 91 is always a logical value. This means that the signal has a higher level than V CC corresponding to 1. If the signals DS1, HS1, H
If S2 and DS2 are all logical values 0 (that is, DC signals), the output of the adder circuit 91 becomes substantially at the Vcc level and the signal D
When any two or more of S1, HS1, HS2, and DS2 have the logical value 1 at the same time (that is, two or more signals are AC), the output of the adder circuit 91 has a higher level than when the logical value is 1. A signal corresponding to the logical value 2 of the bell is obtained. The level test circuit 92 has a lower threshold value and an upper threshold value, and the lower threshold value is a logical value 1 level and a logical value 0 of the output of the adder circuit 91.
It is set between the levels, and the upper threshold is set between the logical 1 level and the logical 2 level. Therefore, the level test circuit 92 generates Ex = 1 when the output of the adder circuit 91 is at a level corresponding to the logical value 1 within the range of the upper and lower limit values, and the input level is the logical value 0 or the logical value 2 When the level is above, Ex = 0.
【００５４】記憶回路１００は、時素回路１０１と自己
保持回路１０２で構成され、信号ＳＴが時素回路１０１
を介して自己保持回路１０２のトリガ端子Ｔに入力し、
論理回路９０の出力Ｅｘが自己保持回路１０２のホール
ド端子Ｈに入力する。そして、ＳＴ＝１の立上がりでＥ
ｘ＝１を保持し、Ｅｘ＝０となると自己保持回路１０２
はリセツトされてＲＣ＝０を保持する。The storage circuit 100 comprises a time element circuit 101 and a self-holding circuit 102, and the signal ST
To the trigger terminal T of the self-holding circuit 102 via
The output Ex of the logic circuit 90 is input to the hold terminal H of the self-holding circuit 102. Then, at the rise of ST = 1, E
x = 1, and when Ex = 0, the self-holding circuit 102
Is reset and holds RC = 0.
【００５５】ここで、倍電圧整流回路ＲＥＣ５〜８は、
故障時に入力が論理値０（即ち、直流信号）であるにも
拘わらず、誤って論理値１の高レベルの出力を生成する
ことはない。また、時素回路５２，６２，１０１は故障
時に論理値１の信号を発生しない。また、倍電圧整流回
路ＲＥＣＣ９〜１２で構成される加算回路９１は、故障
時にその加算出力が増大することはない特性を持つ。Here, the voltage doubler rectifier circuits REC5 to REC8 are
In the event of a failure, a logic 1 high level output is not erroneously generated, even though the input is a logic 0 (ie, a DC signal). Further, the time element circuits 52, 62, and 101 do not generate a signal of logical value 1 at the time of failure. Further, the addition circuit 91 composed of the voltage doubler rectifier circuits RECC9 to RECC12 has a characteristic that the added output does not increase at the time of failure.
【００５６】図１２は、本発明の第４実施形態を示す。
本実施形態は、信号Ｓ１の論理値１期間に信号Ｓ２が一
度だけ論理値０になったこと及び信号Ｓ２の論理値１期
間に信号Ｓ１が一度だけ論理値０になったことを監視
し、誤りにより一方の信号の論理値１期間に他方の信号
が２度以上論理値０となったことを検出して誤りを検出
する構成である。FIG. 12 shows a fourth embodiment of the present invention.
The present embodiment monitors that the signal S2 has a logical value 0 only once during the logical value 1 period of the signal S1 and that the signal S1 has a logical value 0 only once during the logical value 1 period of the signal S2. In this configuration, an error is detected by detecting that one signal has a logical value 0 twice or more during the logical value 1 period of one signal due to an error.
【００５７】図１２において、本実施形態回路は、それ
ぞれ２個の第２〜第４カウンタとしてのカウンタ１１
１，１１２と１２１，１２２と、第１及び第２立下がり
検出回路１１３，１２３からなる第１及び第２計数回路
１１０，１２０と、各計数回路１１０，１２０から入力
する信号Ｐ２，Ｐ４が共に論理値０の時に出力信号Ｑ＝
１を生成する第３論理回路としての論理回路１３０と、
信号ＳＴ＝１の立上がりで論理回路１３０の出力Ｑ＝１
を記憶保持して出力信号ＲＣ＝１を出力する第４記憶回
路としての記憶回路１４０とで構成される。ここで、第
１及び第２計数回路１１０，１２０で比較回路が構成さ
れ、論理回路１３０，１４０で判定回路が構成される。In FIG. 12, the circuit of this embodiment includes two counters 11 as second to fourth counters.
1, 112 and 121 and 122, first and second counting circuits 110 and 120 including first and second falling detection circuits 113 and 123, and signals P2 and P4 input from the counting circuits 110 and 120, respectively. When the logical value is 0, the output signal Q =
A logic circuit 130 as a third logic circuit for generating 1;
The output Q of the logic circuit 130 at the rise of the signal ST = 1
And a storage circuit 140 as a fourth storage circuit that stores and holds the output signal RC = 1. Here, the first and second counting circuits 110 and 120 form a comparison circuit, and the logic circuits 130 and 140 form a determination circuit.
【００５８】計数回路１１０は、Ｓ１＝１の時の信号Ｓ
２の論理値０の個数を計数するもので、信号Ｓ２の論理
値０をその立下がりでカウントする。カウンタ１１１
は、ＰＥ端子に信号Ｓ１が入力し、ＣＫ端子に信号Ｓ２
が立下がり検出回路１１３を介して入力し、ＰＥ端子の
入力信号が論理値１の状態でＣＫ端子が論理値１になる
と論理値１の出力信号を生成し、ＣＫ端子の入力信号が
論理値０になると出力信号が論理値０となる。但し、論
理値１の出力信号は、立下がり検出回路１１３の論理値
１の出力が論理値０になって後に生成される。カウンタ
１１２は、ＰＥ端子にカウンタ１１１の信号Ｐ１が入力
し、ＣＫ端子に立下がり検出回路１１３を介して信号Ｓ
２が入力し、同じくＰＥ端子の入力信号が論理値１の状
態でＣＫ端子が論理値１になると直ちに論理値１の出力
信号を生成する。The counting circuit 110 outputs the signal S when S1 = 1.
It counts the number of logical 0s of 2 and counts the logical 0s of the signal S2 at its falling edge. Counter 111
Indicates that the signal S1 is input to the PE terminal and the signal S2 is input to the CK terminal.
Is input through the falling detection circuit 113, and when the input signal at the PE terminal is at the logical value 1 and the CK terminal attains the logical value 1, an output signal of the logical value 1 is generated. When it becomes 0, the output signal becomes a logical value 0. However, the output signal of the logical value 1 is generated after the output of the logical value 1 of the falling detection circuit 113 becomes the logical value 0. In the counter 112, the signal P1 of the counter 111 is input to the PE terminal, and the signal S is input to the CK terminal via the falling detection circuit 113.
As soon as 2 is input and the input signal at the PE terminal is at logical level 1 and the CK terminal attains logical level 1, an output signal of logical level 1 is generated immediately.
【００５９】計数回路１２０は、Ｓ２＝１の時の信号Ｓ
１の論理値０の個数を計数するもので、カウンタ１２１
は、ＰＥ端子に信号Ｓ２が入力し、ＣＫ端子に信号Ｓ１
の信号が立下がり検出回路１２３を介して入力する。カ
ウンタ１２２は、ＰＥ端子にカウンタ１２１の出力Ｐ３
が入力し、ＣＫ端子に立下がり検出回路１２３を介して
信号Ｓ１が入力する。尚、カウンタ１２１，１２２の動
作形態は、カウンタ１１１，１１２と同様である。The counting circuit 120 outputs the signal S when S2 = 1.
The counter 121 counts the number of logical values 0 of 1.
Indicates that the signal S2 is input to the PE terminal and the signal S1 is input to the CK terminal.
Is input via the fall detection circuit 123. The counter 122 outputs the output P3 of the counter 121 to the PE terminal.
And the signal S1 is input to the CK terminal via the falling detection circuit 123. The operation modes of the counters 121 and 122 are the same as those of the counters 111 and 112.
【００６０】各立下がり検出回路１１３，１２３は、信
号Ｓ１又は信号Ｓ２が論理値０に立ち下がると所定時間
論理値１を生成し、その後入力信号に関係なく論理値０
を出力する。次に、図１２の回路の動作を図１３のタイ
ムチヤートを参照しながら説明する。Each of the falling detecting circuits 113 and 123 generates a logical value 1 for a predetermined time when the signal S1 or the signal S2 falls to the logical value 0, and thereafter generates the logical value 0 regardless of the input signal.
Is output. Next, the operation of the circuit of FIG. 12 will be described with reference to the time chart of FIG.
【００６１】図１３（Ａ）は信号Ｓ１，Ｓ２が正常時の
場合を示し、正常時には、Ｓ１＝１の期間で信号Ｓ２は
一度だけ論理値０となる。従って、カウンタ１１２は、
ＰＥ端子が論理値１（Ｐ１＝１）の状態でＣＫ端子に論
理値１が入力することはなく、信号Ｐ２は常時論理値０
である。計数回路２も同様に動作し、正常時にはカウン
タ１２２の出力信号Ｐ４は常時論理値０である。従っ
て、論理回路１３０からＱ１＝１が生成され、記憶回路
１４０はＳＴ＝１の立上がりを受けてＲＣ＝１を生成し
記憶保持し、信号Ｓ１，Ｓ２が正常であることを通報す
る。FIG. 13A shows a case where the signals S1 and S2 are normal. When the signals S1 and S2 are normal, the signal S2 has the logical value 0 only once in the period of S1 = 1. Therefore, the counter 112
When the PE terminal is at the logical value 1 (P1 = 1), the logical value 1 is not inputted to the CK terminal, and the signal P2 is always the logical value 0.
It is. The counting circuit 2 operates in the same manner, and the output signal P4 of the counter 122 is always a logical value 0 in a normal state. Therefore, Q1 = 1 is generated from the logic circuit 130, and the storage circuit 140 generates and stores RC = 1 in response to the rise of ST = 1, and notifies that the signals S1 and S2 are normal.
【００６２】一方、信号Ｓ１が図１３（Ｂ）のように誤
った場合、信号Ｓ１′＝１の期間で信号Ｓ２は２度論理
値０になる。従って、計数回路１１０のカウンタ１１１
は初めのＳ２＝０をカウントしてＰ１＝１を生成し、次
のＳ２＝０でカウンタ１１２の出力Ｐ２が論理値１にな
る。Ｐ２＝１により論理回路１３０の出力Ｑ１は論理値
０になり、記憶回路１４０の出力ＲＣ＝０となる。記憶
回路１４０は、その後Ｑ１＝１となってもＲＣ＝０を保
持する。On the other hand, when the signal S1 is erroneous as shown in FIG. 13B, the signal S2 has the logical value 0 twice during the period of the signal S1 '= 1. Therefore, the counter 111 of the counting circuit 110
Counts the first S2 = 0 to generate P1 = 1, and at the next S2 = 0, the output P2 of the counter 112 becomes a logical value 1. When P2 = 1, the output Q1 of the logic circuit 130 has a logic value of 0, and the output RC of the storage circuit 140 has a value of RC = 0. The storage circuit 140 holds RC = 0 even if Q1 = 1 thereafter.
【００６３】また、信号Ｓ１，Ｓ２が図３（ｃ）のよう
に共に誤った場合も、信号Ｓ１′＝１の期間で信号Ｓ
２′は２度論理値０となり、信号Ｓ２′＝１の期間で信
号Ｓ１′は２度論理値０となるので、互いに２度目の論
理値０をカウントすることで、計数回路１１０又は１２
０からの出力が論理値１となる。従って、論理回路１３
０からＱ１＝０が発生し、記憶回路１４０からＲＣ＝０
が発生し、信号誤りは検出される。但し、例えば信号Ｓ
１の１２番と（信号Ｓ２の２２番ではなく）信号Ｓ２の
２３番又は２１番に論理値１の誤りが生じた時のよう
に、誤り信号Ｓ１′，Ｓ２′の一方が論理値１である間
の他方の論理値０の個数が正常時と異ならないような誤
りの場合には、この回路は原理的に誤り状態を検出でき
ない。Also, when the signals S1 and S2 are both erroneous as shown in FIG.
2 ′ becomes the logical value 0 twice, and the signal S1 ′ becomes the logical value 0 twice in the period of the signal S2 ′ = 1. Therefore, by counting the logical value 0 for the second time, the counting circuit 110 or 12
The output from 0 becomes a logical value 1. Therefore, the logic circuit 13
0, Q1 = 0 is generated, and RC = 0 from the storage circuit 140.
Occurs, and a signal error is detected. However, for example, the signal S
One of the error signals S1 'and S2' has a logical value 1 as in the case where an error of a logical value 1 occurs at the 12th of the signal 1 and the 23rd or 21st of the signal S2 (not the 22th of the signal S2). In the case of an error in which the number of other logical values 0 during a certain period does not differ from the normal state, this circuit cannot detect an error state in principle.
【００６４】図１４は、図１２の回路を合理化した第４
実施形態の回路構成例を示す。尚、図１２と同一部分に
は同一符号を付して説明を省略する。図１４において、
本実施形態の計数回路１１０′、１２０′は、それぞれ
第６及び第７カウンタとしてのカウンタ１１１′，１２
１′と、図１２と同様の立下がり検出回路１１３′，１
２３′と、整流回路１１４，１２４とで構成される。各
カウンタ１１１′，１２１′は、ＰＥ端子入力が論理値
１である状態でＣＫ端子が論理値１となると、即時に各
Ｐ２，Ｐ４＝１を生成し、所定遅れ時間Ｔａ後に各Ｐ
１，Ｐ３＝１を生成する。ＰＥ端子入力が論理値０にな
ると信号Ｐ２，Ｐ４は即時に論理値０になる。また、信
号Ｐ１，Ｐ２は、他方のカウンタ１２１′，１１１′の
ＰＥ端子に入力する。また、各立下がり検出回路１１
３′，１２３′は、それぞれ信号Ｓ１，Ｓ２が入力し、
出力端は各カウンタ１１１′，１２１′の各ＣＫ端子に
接続されると共に互いに接続されている。FIG. 14 shows a fourth example of the circuit of FIG.
1 shows a circuit configuration example of an embodiment. The same parts as those in FIG. 12 are denoted by the same reference numerals, and description thereof will be omitted. In FIG.
The counting circuits 110 'and 120' of the present embodiment include counters 111 'and 12 serving as sixth and seventh counters, respectively.
1 'and a falling detection circuit 113', 1 similar to that shown in FIG.
23 'and rectifier circuits 114 and 124. Each of the counters 111 'and 121' immediately generates P2 and P4 = 1 when the CK terminal becomes a logical value 1 in a state where the PE terminal input is a logical value 1, and outputs each P2 and P4 = 1 after a predetermined delay time Ta.
1, P3 = 1. When the PE terminal input becomes a logical value 0, the signals P2 and P4 immediately become a logical value 0. The signals P1 and P2 are input to the PE terminals of the other counters 121 'and 111'. Further, each falling detection circuit 11
3 'and 123' receive signals S1 and S2, respectively.
The output terminal is connected to each CK terminal of each of the counters 111 'and 121' and to each other.
【００６５】第４論理回路としての論理回路１３０′
は、排他的論理和回路で構成され、Ｐ２，Ｐ４のどちら
か一方が論理値１の時にＱ１＝１を生成する。次に、図
１５及び図１６の動作タイムチャートを参照しながら動
作を説明する。まず、図１５に示すように信号Ｓ１，Ｓ
２が正常の場合について説明する。Logic circuit 130 'as fourth logic circuit
Is formed by an exclusive OR circuit, and generates Q1 = 1 when one of P2 and P4 has a logical value of 1. Next, the operation will be described with reference to the operation time charts of FIGS. First, as shown in FIG.
2 is normal.
【００６６】信号Ｓ１，Ｓ２は、各整流回路１１４，１
２４を介して各カウンタ１１１′，１２１′のＰＥ端子
にそれぞれ入力すると共に対応する立下がり検出回路１
１３′，１２３′に入力される。Ｓ１＝１の状態で信号
Ｓ２が論理値０に立ち下がると計数回路１２０′側の立
下がり検出回路１２３′から所定時間Ｔｂ（Ｔｂ＜Ｔ
ａ）の間だけ論理値１の信号Ｐ５が生成し、カウンタ１
１１′からＰ２＝１が即時に生成され、所定遅れ時間Ｔ
ａ後にＰ１＝１が生成される。次に、Ｓ２＝１の状態で
信号Ｓ１が論理値０に立ち下がると計数回路１１０′側
の立下がり検出回路１１３′からＰ５＝１が生成され、
カウンタ１２１′から即時にＰ４＝１が生成され、所定
遅れ時間Ｔａ後にＰ３＝１が生成される。Ｓ１＝０とな
ってからカウンタ１２１′によりＰ３＝１が生成される
までの間、カウンタ１のＰＥ端子入力は論理値０になる
ので、カウンタ１はリセットされてＰ２は論理値０にな
る。次に、再びＳ１＝１の状態で信号Ｓ２が論理値０に
立ち下がると、Ｐ５＝１が生成されるので、Ｐ２＝１が
即時生成され、所定遅れ時間後にＰ１＝１が生成され
る。Ｓ２＝０となってからカウンタ１１１′からＰ１＝
１が生成されるまでの間、カウンタ１２１′のＰＥ端子
入力は論理値０になるので、カウンタ１２１′はリセッ
トされて信号Ｐ４は論理値０になる。The signals S1 and S2 are output from the rectifier circuits 114 and 1 respectively.
24 and input to the PE terminals of the counters 111 'and 121', respectively, and the corresponding fall detection circuit 1
13 'and 123'. When the signal S2 falls to the logical value 0 in the state of S1 = 1, the falling time detection circuit 123 'on the counter circuit 120' side outputs a predetermined time Tb (Tb <T
The signal P5 of the logical value 1 is generated only during a), and the counter 1
11 ′, P2 = 1 is immediately generated, and the predetermined delay time T
After a, P1 = 1 is generated. Next, when the signal S1 falls to the logical value 0 in the state of S2 = 1, P5 = 1 is generated from the falling detection circuit 113 'on the counter circuit 110' side,
P4 = 1 is immediately generated from the counter 121 ', and P3 = 1 is generated after a predetermined delay time Ta. During the period from when S1 = 0 to when P3 = 1 is generated by the counter 121 ', the PE terminal input of the counter 1 becomes a logical value 0, so that the counter 1 is reset and P2 becomes a logical value 0. Next, when the signal S2 falls to the logical value 0 again in the state of S1 = 1, P5 = 1 is generated, so that P2 = 1 is immediately generated, and P1 = 1 is generated after a predetermined delay time. After S2 = 0, P1 =
Until “1” is generated, the PE terminal input of the counter 121 ′ has the logical value “0”, so that the counter 121 ′ is reset and the signal P 4 becomes the logical value “0”.
【００６７】このように、正常時には信号Ｐ２，Ｐ４は
−方が論理値１の時に他方が論理値０の排他的論理和の
関係にある。論理回路１３０′は、信号Ｐ２とＰ４がそ
の関係を満たしている時のみ、Ｑ１＝１を生成し、記憶
回路１４０がＳＴ＝１の時点でＱ１＝１を記憶保持しＲ
Ｃ＝１を生成して信号の正常通報をする。一方、例えば
図１６のように信号Ｓ１に論理値１側の誤りが生じた場
合、信号Ｓ１′＝１において信号Ｓ２が論理値０に立ち
下がると、Ｐ５＝１が生成されてＰ２＝１が生成され
て、所定遅れ時間Ｔａ後にＰ１＝１が生成される。この
後、再度信号Ｓ２が論理値０に立ち下がるとＰ５＝１が
生成され、Ｐ４＝１が生成され、所定遅れ時間Ｔａ後に
Ｐ３＝１が生成される。その間、信号Ｓ１は論理値１を
継続しているので、信号Ｐ１，Ｐ２，Ｐ３，Ｐ４がすべ
て論理値１となる。カウンタ１１１′，１１２′のＰＥ
端子入力は最早Ｓ１，Ｓ２に関係なく論理値１を継続
し、論理回路１３０′の両入力Ｐ２，Ｐ４は論理値１と
なり、Ｑ１＝０により記憶回路１４０からＲＣ＝０が生
成されて記憶保持される。As described above, in the normal state, the signals P2 and P4 have the relationship of exclusive OR of the logical value 0 when the negative value is the logical value 1. The logic circuit 130 'generates Q1 = 1 only when the signals P2 and P4 satisfy the relationship, and the storage circuit 140 stores and holds Q1 = 1 when ST = 1.
C = 1 is generated and the signal is notified normally. On the other hand, for example, as shown in FIG. 16, when an error on the logical value 1 side occurs in the signal S1 and the signal S2 falls to the logical value 0 in the signal S1 ′ = 1, P5 = 1 is generated and P2 = 1 is generated. Then, P1 = 1 is generated after a predetermined delay time Ta. Thereafter, when the signal S2 falls to the logical value 0 again, P5 = 1 is generated, P4 = 1 is generated, and P3 = 1 is generated after a predetermined delay time Ta. During that time, the signal S1 keeps the logical value 1, so that the signals P1, P2, P3, and P4 all have the logical value 1. PE of counters 111 'and 112'
The terminal input no longer has the logical value 1 irrespective of S1 and S2, and both inputs P2 and P4 of the logical circuit 130 'have the logical value 1, and RC0 is generated from the storage circuit 140 by Q1 = 0 and stored and held. Is done.
【００６８】本実施形態回路は、信号が図３（ｃ）に示
す誤り状態になっても、同様に検出できる。但し、図１
２の回路と同様に、誤り信号Ｓ１′，Ｓ２′の一方が論
理値１である間の他方の信号の論理値０の個数が正常時
と異ならないような誤りの形態の場合には、原理的にこ
の誤り状態を検出できない。図１７は、信号Ｓ１，Ｓ２
が論理値１の時に交流信号であり、論理値０の時に直流
信号である場合に好適な図１４の具体的回路構成例を示
す。The circuit of the present embodiment can similarly detect a signal in the error state shown in FIG. However, FIG.
In the case of an error form in which one of the error signals S1 'and S2' has a logical value 1 and the number of logical values 0 of the other signal does not differ from the normal state, as in the circuit of FIG. This error state cannot be detected. FIG. 17 shows signals S1 and S2.
FIG. 14 shows a specific circuit configuration example of FIG. 14 suitable for a case where the signal is an AC signal when the logical value is 1, and a DC signal when the logical value is 0.
【００６９】図１７の回路では、図１４の立下がり検出
回路１１３′，１２３′を合理化した立上がり検出回路
１５０とている。この立下がり検出回路１５０は、２つ
のフォトカプラＰＣ３，ＰＣ４と１つのレベル検定回路
１５１とを備える。まず、この立下がり検出回路１５０
の動作について説明する。In the circuit of FIG. 17, the falling detecting circuits 113 'and 123' of FIG. 14 are rationalized rising detecting circuits 150. The fall detection circuit 150 includes two photocouplers PC3 and PC4 and one level test circuit 151. First, the falling detection circuit 150
Will be described.
【００７０】信号Ｓ１が交流信号である（即ち、Ｓ１＝
１）時に、倍電圧整流回路ＲＥＣ１３の整流出力は、Ｖ
CCより高レべルとなり、立下がり検出回路１５０のフォ
トカプラＰＣ３のフォトダイオードには抵抗Ｒ５を介し
て電流が流れる。フォトカプラＰＣ３のフォトトランジ
スタはＯＮし、フォトトランジスタのコレクタ出力Ｖ１
は略ＧＮＤレベルになってコンデンサＣ５はＶ２レベル
に充電される。尚、このときのＶ２レべルは各カウンタ
１１１′，１２１′のＰＥ端子（図１７では後述する各
自己保持回路１１１′Ａ，１２１′Ａのホールド端子
Ｈ）に入力する信号Ｐ３又はＰ１のいずれか高い方のレ
べルに略等しい。信号Ｓ１が直流信号（即ち、Ｓ１＝
０）になると、倍電圧整流回路ＲＥＣ１３の整流出力電
圧は略ＶCCとなるのでフォトダイオードには電流が流れ
なくなり、フォトトランジスタはＯＦＦする。フォトト
ランジスタのコレクタ出力Ｖ１は略ＶCCレベルに立ち上
がり、この立ち上がりはコンデンサＣ５で微分されて高
レベルのパルス信号が生成される。パルス信号は、最初
略Ｖ２＋ＶCCレベルとなり、その後、コンデンサＣ５の
容量値とレベル検定回路１５１の入力抵抗とで定まる時
定数でレべルは低下していく。レべル検定回路１５１は
下限閾値を有しており、パルス信号のレべルが下限閾値
以上である間（前述の遅れ時間Ｔｂに相当する）、ＶCC
より高レベルの論理値１の直流信号を信号Ｐ５として生
成する。尚、図中、Ｒ６，Ｒ７は抵抗、Ｄ５はダイオー
ドを示す。The signal S1 is an AC signal (ie, S1 =
1) At the time, the rectified output of the voltage doubler rectifier circuit REC13 is V
The level becomes higher than CC , and a current flows through the photodiode of the photocoupler PC3 of the fall detection circuit 150 via the resistor R5. The phototransistor of the photocoupler PC3 is turned on, and the collector output V1 of the phototransistor is turned on.
Is substantially at the GND level, and the capacitor C5 is charged to the V2 level. At this time, the V2 level is determined by the signal P3 or P1 input to the PE terminal of each of the counters 111 'and 121' (the hold terminal H of each of the self-holding circuits 111'A and 121'A described later in FIG. 17). It is approximately equal to the higher level. The signal S1 is a DC signal (ie, S1 =
Becomes 0), the rectified output voltage of the voltage doubler rectifier circuit REC13 are no current flows in the photodiode since the substantially V CC, the phototransistor is turned OFF. The collector output V1 of the phototransistor rises to approximately the Vcc level, and this rise is differentiated by the capacitor C5 to generate a high-level pulse signal. The pulse signal first has a level of approximately V2 + V CC , and thereafter, the level decreases with a time constant determined by the capacitance value of the capacitor C5 and the input resistance of the level test circuit 151. The level test circuit 151 has a lower threshold, and while the level of the pulse signal is equal to or higher than the lower threshold (corresponding to the above-described delay time Tb), V CC
A higher level DC signal having a logical value of 1 is generated as a signal P5. In the figure, R6 and R7 are resistors, and D5 is a diode.
【００７１】信号Ｓ２についても、フォトカプラＰＣ
４、倍電圧整流回路ＲＥＣ６、コンデンサＣ６、抵抗Ｒ
８〜Ｒ１０、ダイオードＤ６で構成される信号Ｓ２の立
下がり検出部から同様に信号Ｓ２の立下がりでパルス信
号が出力され、レべル検定回路１５１は所定時間Ｔｂの
間Ｐ５＝１を生成する。図中、Ｖ３は、フォトカプラＰ
Ｃ４のコレクタ出力を示す。尚、レベル検定回路１５１
が上限の閾値も持っている場合には、Ｖ２が所定のレべ
ル以上になったような時にはレベル検定回路１５１の出
力を論理値０とするように設定してもよい。For the signal S2, the photocoupler PC
4. Double voltage rectifier circuit REC6, capacitor C6, resistor R
Similarly, a pulse signal is output at the falling edge of the signal S2 from the falling edge detection unit of the signal S2 composed of the diodes D6 to R10, and the level test circuit 151 generates P5 = 1 for a predetermined time Tb. . In the figure, V3 is a photocoupler P
4 shows the collector output of C4. The level test circuit 151
May have an upper limit threshold, the output of the level test circuit 151 may be set to a logical value 0 when V2 becomes equal to or higher than a predetermined level.
【００７２】このように、立下がり検出回路１５０は、
それぞれ信号Ｓ１，Ｓ２が論理値１から０に立ち下がっ
た時から所定時間Ｔｂの間論理値１の信号をＰ５として
生成する。尚、レベル検定回路１５１には、信号Ｐ１又
はＰ３のいずれか高レベルの方の信号が入力される。図
１８等のタイムチャートで示されるように、例えばオン
・ディレー回路１１１′Ｂからの論理値１に相当するＶ
CCより高いレベルの出力信号とＳ１＝１に相当する交流
信号が共に生成されることがある。その時のＰ３レべル
をレべル検定回路１５１が論理値１と見なさないよう
に、レベル検定回路１５１の下限閾値はその時のＰ３
（Ｐ３ａとする）レベルよりも高い値に設定される。レ
ベル検定回路１５１は、その時のＰ３レベルより高いレ
ベルが入力されたときにのみ論理値１の出力を生成す
る。信号Ｓ１や信号Ｓ２の立下がり時には、Ｖ２として
略Ｐ３ａ＋ＶCCのレベルのパルスが生じ、レベル検定回
路１５１はその時初めてＰ５＝１を発生することにな
る。即ち、立下がり検出回路１５０は、信号Ｐ３或いは
信号Ｐ１のレベルを検査することで、オン・ディレー回
路１１１′Ｂ，１２１′Ｂの論理値１出力が倍電圧整流
回路ＲＥＣ１３，１４に伝達されていることを検査する
役割も持つ。尚、立下がり検出回路１５０に故障が生じ
ても、信号Ｓ１や信号Ｓ２が論理値０に立ち下がらない
のにＰ５＝１を生成することはない。更に、レベル検定
回路１５１を後述のフェールセーフ・ウインドウ・コン
パレータ／ＡＮＤゲートとすることで、レべルＰ３ａが
図中のＸ又はＹに印加していないのにＰ５＝１が生成す
ることはない。As described above, the falling detection circuit 150
A signal of logical value 1 is generated as P5 for a predetermined time Tb from the time when the signals S1 and S2 fall from logical value 1 to 0, respectively. The higher level signal of the signals P1 and P3 is input to the level test circuit 151. As shown in the time chart of FIG. 18 and the like, for example, V corresponding to a logical value of 1 from the on-delay circuit 111'B.
An output signal having a level higher than CC and an AC signal corresponding to S1 = 1 may be generated together. The lower threshold of the level test circuit 151 is set to P3 at that time so that the level test circuit 151 does not regard the P3 level at that time as a logical value 1.
(P3a) is set to a value higher than the level. The level test circuit 151 generates an output of logical value 1 only when a level higher than the P3 level at that time is input. During the fall of the signals S1 and signal S2, cause the level of the pulse of approximately P3a + V CC as V2, the level detection circuit 151 will be generated for the first time P5 = 1 at that time. That is, the fall detection circuit 150 checks the level of the signal P3 or the signal P1, and the logical 1 output of the on-delay circuits 111'B and 121'B is transmitted to the voltage doubler rectifier circuits REC13 and REC14. Also has the role of checking that there is. Even if a failure occurs in the fall detection circuit 150, P5 = 1 is not generated even though the signals S1 and S2 do not fall to the logical value 0. Further, by making the level test circuit 151 a fail-safe window comparator / AND gate to be described later, P5 = 1 is not generated even though the level P3a is not applied to X or Y in the figure. .
【００７３】次に、カウンタ１１１′，１２１′につい
て説明する。カウンタ１１１′，１２１′は、自己保持
回路１１１′Ａ，１２１′Ａと、オン・ディレー回路１
１１′Ｂ，１２１′Ｂと、倍電圧整流回路ＲＥＣ１５，
１６とを備える。自己保持回路１１１′Ａは、ホールド
端子Ｈが図１４のＰＥ端子に、トリガ端子ＴがＣＫ端子
に相当する。また、ホールド端子Ｈに入力する信号Ｐ３
はオン・ディレー回路１２１′の出力Ｖ７レベルを基準
として倍電圧整流回路ＲＥＣ１７で整流された信号Ｓ１
の整流信号であり、オン・ディレー回路１２１′Ｂから
の論理値１に相当するＶCCより高レベルの出力Ｖ７、又
は、Ｓ１＝１に相当する交流信号の少なくともいずれか
１つ以上が入力されているときにＰ３＝１である。そし
て、Ｐ３＝１の状態でＰ５＝１となると、自己保持回路
１１１′Ａは信号Ｐ２として論理値１に相当する交流信
号を生成する。信号Ｐ２は、後述の論理回路１３０′に
入力すると共に、倍電圧整流回路ＲＥＣ１５により整流
されてＶCCより高レベルの信号としてオン・ディレー回
路１１１′Ｂに入力される。オン・ディレー回路１１
１′Ｂは所定遅れ時間（前述の遅れ時間Ｔａに相当す
る）経過後に、ＶCCより高レベルの論理値１に相当する
信号をＶ５として生成する。信号Ｐ３が論理値０になる
と、信号Ｐ２は即時に直流信号（論理値０）になり、倍
電圧整流回路ＲＥＣ１５の整流出力Ｖ４は略ＶCC（論理
値０）になり、オン・ディレー回路１１１′Ｂの出力も
直流（論理値０）になる。カウンタ１２１′Ｂもカウン
タ１１１′Ｂ２と同じ構成であり、同様に動作するの
で、説明を省略する。尚、カウンタ１２１′Ｂの動作に
おいて、前述のカウンタ１１１′Ｂの動作説明中の出力
Ｖ４，Ｖ５は、出力Ｖ６，Ｖ７に、信号Ｐ２，Ｐ３は信
号Ｐ４，Ｐ１に、倍電圧整流回路ＲＥＣ１５，１７は倍
電圧整流回路ＲＥＣ１６，１８に、それぞれ相当するも
のである。Next, the counters 111 'and 121' will be described. The counters 111 'and 121' include self-holding circuits 111'A and 121'A and an on-delay circuit 1
11'B, 121'B, and a voltage doubler rectifier circuit REC15,
16. In the self-holding circuit 111'A, the hold terminal H corresponds to the PE terminal in FIG. 14, and the trigger terminal T corresponds to the CK terminal. The signal P3 input to the hold terminal H
Is a signal S1 rectified by the voltage doubler rectifier circuit REC17 based on the output V7 level of the on-delay circuit 121 '.
A of the rectified signal, V CC higher levels output V7 corresponding to the logical value 1 from the on-delay circuit 121'B, or, it is input over at least one of the alternating signal corresponding to S1 = 1 And P3 = 1. When P5 = 1 in the state of P3 = 1, the self-holding circuit 111'A generates an AC signal corresponding to the logical value 1 as the signal P2. Signal P2 is adapted to input to the logic circuit 130 'will be described later, is input to the on-delay circuit 111'B is rectified by a voltage doubler rectifier circuit REC15 than V CC as a high level signal. On delay circuit 11
After a predetermined delay time (corresponding to the above-described delay time Ta) has elapsed, 1'B generates a signal corresponding to a logical value 1 higher than V CC as V5. When the signal P3 becomes logical value 0, the signal P2 becomes immediately into a DC signal (logical 0), the rectified output V4 of the voltage doubler rectifier circuit REC15 becomes substantially V CC (logical value 0), the on-delay circuit 111 The output of 'B also becomes DC (logical value 0). The counter 121'B has the same configuration as the counter 111'B2, and operates in the same manner, so that the description is omitted. In the operation of the counter 121'B, the outputs V4 and V5 in the description of the operation of the counter 111'B are output to V6 and V7, the signals P2 and P3 are output to the signals P4 and P1, and the voltage doubler rectifier REC15, Reference numeral 17 corresponds to the voltage doubler rectifier circuits REC16 and REC18, respectively.
【００７４】次に、論理回路１３０′について説明す
る。論理回路１３０′は、加算回路１３１′と、レベル
検定回路１３２′を含む。加算回路１３１′は倍電圧整
流回路ＲＥＣ１９，２０で構成され、信号Ｐ２，Ｐ４が
それぞれ入力されている。正常時には、信号Ｐ２又はＰ
４のいずれか一方が交流信号（論理値１）で他方は直流
信号（論理値０）である。従って、加算出力Ｗ１は常に
論理値１に相当するＶCCより高レベルの信号であり、レ
ベル検定回路１３２′の下限閾値はこの高レベル信号で
出力Ｑ１＝１となるように設定される。図３（ｂ）や
（ｃ）のような信号誤り時には、信号Ｐ２とＰ４が同時
に交流信号（論理値１）になる期間が存在し、そのとき
に加算出力Ｗ１は論理値１に相当するレべルより更に高
レベルの論理値２に相当するレベルになる。レベル検定
回路１３２′は上限閾値も有しており、加算出力Ｗ１が
その論理値２のレべルである時にはＱ１＝０となるよう
に設定される。従って、論理回路１３０′は、信号Ｐ２
とＰ４の排他的論理和演算を行う。Next, the logic circuit 130 'will be described. The logic circuit 130 'includes an addition circuit 131' and a level test circuit 132 '. The adder circuit 131 'includes voltage doubler rectifier circuits REC19 and REC20, and receives signals P2 and P4, respectively. Normally, the signal P2 or P2
4 is an AC signal (logical value 1) and the other is a DC signal (logical value 0). Therefore, the addition output W1 is always a signal of a higher level than Vcc corresponding to the logical value 1, and the lower limit threshold of the level test circuit 132 'is set so that the output Q1 = 1 with this high level signal. In the case of a signal error as shown in FIGS. 3B and 3C, there is a period in which the signals P2 and P4 are simultaneously an AC signal (logical value 1), and at that time, the added output W1 is a signal corresponding to the logical value 1. The level becomes a level corresponding to a logical value 2 higher than the level. The level test circuit 132 'also has an upper threshold, and is set so that Q1 = 0 when the added output W1 is at the level of the logical value 2. Therefore, the logic circuit 130 'outputs the signal P2
And the exclusive OR operation of P4.
【００７５】記憶回路１４０は、自己保持回路１４１及
び時素回路１４２を備え、図１１との記憶回路１００と
同様に動作する。即ち、信号Ｓ１，Ｓ２の正常時には、
信号Ｑ１は常時論理値１であり、自己保持回路１４１は
Ｑ１＝１の状態で、信号ＳＴの論理値１への立上がりを
トリガとしてＲＣ＝１を生成する。信号誤り時にはＱ１
＝０が生じるので、自己保持回路１４１はリセットされ
ＲＣ＝０になる。尚、ＳＴ＝１になったときに時素回路
１４２は所定時間論理値１を生成し、その後出力を論理
値０とする。時素回路１４２の論理値１の信号は、オン
・ディレー回路１１１′Ｂ，１２１′Ｂ２の論理値１に
相当するＶCCより高レべルの出力信号とＳ１＝１，Ｓ２
＝１に相当する各交流信号が共に生成された場合のＰ
３，Ｐ１レべルに等しく、自己保持回路１４１へ伝達さ
れると共に、図中のＸ、Ｙにも伝達される。The storage circuit 140 includes a self-holding circuit 141 and a time element circuit 142, and operates similarly to the storage circuit 100 shown in FIG. That is, when the signals S1 and S2 are normal,
The signal Q1 is always at logical value 1, and the self-holding circuit 141 generates RC = 1 in a state of Q1 = 1, triggered by the rise of the signal ST to logical value 1. When a signal error occurs, Q1
Since = 0 occurs, the self-holding circuit 141 is reset to RC = 0. Note that when ST = 1, the time element circuit 142 generates a logical value 1 for a predetermined time, and then sets the output to a logical value 0. The logical value 1 of the signal of Tokimoto circuit 142, the on-delay circuit 111'B, the output signal of Korebe Le than V CC corresponding to the logical value 1 121'B2 and S1 = 1, S2
= 1 when both AC signals corresponding to = 1 are generated together
3, which is equal to the P1 level, transmitted to the self-holding circuit 141, and also transmitted to X and Y in the figure.
【００７６】図１７の回路の動作タイムチャートは、正
常時では図１８のようになり、信号Ｓ１の１２番が論理
値１側に誤るような信号誤り時では図１９のようにな
る。次に、信号Ｓ１と信号Ｓ２が双対信号である場合、
即ち、一方が論理値１であるときに他方は論理値０であ
るという関係が常時成立する場合に適用する、本発明の
信号監視回路の構成例を図２０に示し、その動作タイム
チヤートを図２１（Ａ）、（Ｂ）に示す。尚、図２０の
回路は、信号Ｓ１，Ｓ２が論理値１のときに交流信号で
あり、論理値０のときに直流信号である場合の構成であ
る。The operation time chart of the circuit of FIG. 17 is as shown in FIG. 18 in a normal state, and is as shown in FIG. 19 in the case of a signal error in which the 12th signal S1 is erroneous to the logical value 1 side. Next, when the signal S1 and the signal S2 are dual signals,
That is, FIG. 20 shows a configuration example of a signal monitoring circuit according to the present invention which is applied to a case where the relationship that one is a logical value 1 and the other is a logical value 0 is always shown in FIG. 21 (A) and (B). The circuit shown in FIG. 20 has a configuration in which the signals S1 and S2 are AC signals when the logical value is 1, and are DC signals when the signals S1 and S2 are the logical value 0.
【００７７】図２０の信号監視回路は、図１７に示す論
理回路と同様の、倍電圧整流回路ＲＥＣ２１，２２から
なる加算回路１６１と、レベル検定回路１６２とで構成
される第５論理回路としての論理回路１６０と、時素回
路１７１及び自己保持回路１７２とからなる第５記憶回
路としての記憶回路１７０とで構成され、前記倍電圧整
流回路ＲＥＣ２１，２２に各信号Ｓ１，Ｓ２をそれぞそ
れ入力し、信号Ｓ１と信号Ｓ２の排他的論理和演算を行
い、その結果を記憶回路１７０に入力する構成である。
ここで、本実施形態の回路では、論理回路１６０が比較
回路に相当し、記憶回路１７０が判定回路に相当する。The signal monitoring circuit of FIG. 20 is similar to the logic circuit shown in FIG. A logic circuit 160, and a storage circuit 170 as a fifth storage circuit including a time elementary circuit 171 and a self-holding circuit 172. The exclusive OR operation of the signal S1 and the signal S2 is performed, and the result is input to the storage circuit 170.
Here, in the circuit of the present embodiment, the logic circuit 160 corresponds to a comparison circuit, and the storage circuit 170 corresponds to a determination circuit.
【００７８】その動作は、正常時には、常時信号Ｓ１，
Ｓ２のいずれか一方が交流信号（論理値１）で他方は直
流信号（論理値０）であるから、加算回路１６１の出力
Ｋ１はＶCCより高レベルの論理値１に相当する信号とな
る。一方、信号誤り時には信号Ｓ１，Ｓ２が共に交流信
号（論理値１）となる期間が存在し、そのときの加算回
路１６１の出力Ｋ１は論理値１レベルより更に高レベル
の論理値２に相当するレベルになる。レべル検定回路１
６２は上・下限の閾値を有し、下限閾値は出力Ｋ１の論
理値０と論理値１のレべルの間に、上限閾値は出力Ｋ１
の論理値１と論理値２のレベルとの間にそれぞれ設定さ
れる。The operation is normally performed when the signals S1,
Since one of S2 is an AC signal (logical value 1) and the other is a DC signal (logical value 0), the output K1 of the adding circuit 161 is a signal corresponding to a logical value 1 higher than V CC . On the other hand, when there is a signal error, there is a period in which the signals S1 and S2 are both AC signals (logical value 1), and the output K1 of the adding circuit 161 at that time corresponds to the logical value 2 higher than the logical value 1 level. Become a level. Level test circuit 1
62 has upper and lower thresholds, the lower threshold is between the level of the logical value 0 and the logical value 1 of the output K1, and the upper threshold is the level of the output K1.
Are respectively set between the logical value 1 and the logical value 2 level.
【００７９】従って、図２１（Ａ）に示す正常時では、
加算出力Ｋ１がレベル検定回路１６２の上・下限の閾値
の範囲内となり、レベル検定回路１７２の出力、即ち、
論理回路１６０の出力Ｋ２は論理値１になる。記憶回路
１７０では、信号ＳＴ＝１で論理回路１６０の論理値１
の出力Ｋ２を自己保持回路１７２が自己保持してＲＣ＝
１を生成し記憶保持する。また、図２１（Ｂ）信号誤り
時には、加算出力Ｋ１のレベルが、レベル検定回路１６
２の上限閾値より大きくなり、自己保持回路１７２がリ
セットされてＲＣ＝０となり、これを記憶保持する。Therefore, in the normal state shown in FIG.
The addition output K1 falls within the range of the upper and lower thresholds of the level test circuit 162, and the output of the level test circuit 172,
The output K2 of the logic circuit 160 has the logic value 1. In the storage circuit 170, when the signal ST = 1, the logical value 1 of the logic circuit 160
Self-holding circuit 172 self-holds the output K2 of
1 is generated and stored. In the case of a signal error in FIG. 21B, the level of the addition output K1 is
2, the self-holding circuit 172 is reset to RC = 0, and this is stored and held.
【００８０】尚、図５、図１１、図１７、図２０等で用
いた倍電圧整流回路は、例えばＵ．Ｓ．Ｐａｔｅｎｔ
５，３４５，１３８号明細書等で従来公知のものであ
る。この倍電圧整流回路は、図２２に示すように、２つ
のコンデンサＣ１１，Ｃ１２と２つのダイオードＤ１
１，Ｄ１２で構成され、出力信号が定電圧Ｖｘにクラン
プされて出力される構成である。The voltage doubler rectifier circuit used in FIGS. 5, 11, 17, 20, etc. S. Patent
It is conventionally known in the specification of US Pat. No. 5,345,138. As shown in FIG. 22, this voltage doubler rectifier circuit includes two capacitors C11 and C12 and two diodes D1 and C2.
1 and D12, and the output signal is clamped to the constant voltage Vx and output.
【００８１】また、図１１、図１７、図２０等で用いら
れた加算回路は特開昭６１−１７３３４８号公報、特開
平６−２０２８９５号公報等で既に公知である。更に、
図５、図１１、図１７、図２０等で用いられたレベル検
定回路やＡＮＤゲート（論理積回路）として、例えば、
「Safety Control of Power Press by Using Fail-Safe
Multiple-Valued Logic」（IEICE Trans. Inf. ＆ Sus
t.，Vol.E76-D, No.5 May l993）や、「LSI Implementa
tion and Safety Verification Of Window Comparator
Used in Fale-Safe Multiple-Valued Logic Operation
s」(IEICE Trans. Electron., Vo1.E76−C, No.3 March
1993) や、「フェールセーフ・ウィンドウ・コンパレ
ータ／ＡＮＤゲートの開発とその応用」（平成３年電気
学会産業応用部門全国大会）、Ｕ．Ｓ．Ｐａｔｅｎｔ
４，６６１，８８０号明細書、Ｕ．Ｓ．Ｐａｔｅｎｔ
５，０２７，１１４号明細書、特公平１−２３００６号
公報及び特開平４−３６６６１号公報等で既に公知のフ
ェールセーフ・ウィンドウ・コンパレータを用いて構成
することが出来る。The adder circuits used in FIGS. 11, 17 and 20 are already known in Japanese Patent Application Laid-Open Nos. 61-173348 and 6-202895. Furthermore,
As the level test circuit and the AND gate (AND circuit) used in FIG. 5, FIG. 11, FIG. 17, FIG.
`` Safety Control of Power Press by Using Fail-Safe
Multiple-Valued Logic "(IEICE Trans. Inf. & Sus
t., Vol. E76-D, No. 5 May l993) and "LSI Implementa
tion and Safety Verification Of Window Comparator
Used in Fale-Safe Multiple-Valued Logic Operation
s '' (IEICE Trans. Electron., Vo1.E76-C, No. 3 March
1993), "Development of Fail-Safe Window Comparator / AND Gate and Its Application" (1991 IEEJ National Conference on Industrial Applications), U.S.A. S. Patent
4,661,880, U.S. Pat. S. Patent
It can be configured using a fail-safe window comparator which is already known in Japanese Patent Application Laid-Open No. 5,027,114, Japanese Patent Publication No. 23006/1990, and Japanese Patent Application Laid-Open No. 4-36661.
【００８２】このようなフェールセーフ・ウインドウ・
コンパレータの具体的な回路構成例を図２３に示す。但
し、図２３はフェールセーフ・ウィンドウ・コンパレー
タを２段接続したＡＮＤゲートの構成をなっている。図
２３において、フェールセーフ・ウィンドウ・コンパレ
ータは、抵抗Ｒ１１〜Ｒ２８と、トランジスタＴｒ１１
〜Ｔｒ１７と、整流回路２０３とを備える。Ｖａ，Ｖｂ
は入力端子、ＶCCはウィンドウ・コンパレータの電源電
位である。図中、一点鎖線で囲った部分は、トランジス
タＴｒ１１〜Ｔｒ１３とトランジスタＴｒ１５〜Ｔｒ１
７を用いた直結の直流増幅回路２０１，２０２を構成し
ている。トランジスタＴｒ１４は位相反転回路（インバ
ータ）を構成しており、直流増幅回路２０１の出力信号
の反転増幅機能を持つ。図２３の回路は、直流増幅回路
２０１が直流増幅回路２０２にトランジスタＴｒ１４を
介して直結され、また、直流増幅回路２０２の出力信号
は抵抗Ｒ28を介して直流増幅回路２０１に直結されてお
り、帰還発振器を構成している。Such a fail-safe window
FIG. 23 shows a specific circuit configuration example of the comparator. However, FIG. 23 shows a configuration of an AND gate in which two fail-safe window comparators are connected. In FIG. 23, the fail-safe window comparator includes resistors R11 to R28 and a transistor Tr11.
To Tr17 and a rectifier circuit 203. Va, Vb
Is an input terminal, and V CC is a power supply potential of the window comparator. In the figure, portions surrounded by alternate long and short dash lines indicate transistors Tr11 to Tr13 and transistors Tr15 to Tr1.
7 constitute direct-coupled DC amplifier circuits 201 and 202. The transistor Tr14 forms a phase inversion circuit (inverter), and has an inversion amplification function of an output signal of the DC amplification circuit 201. 23, the DC amplifier circuit 201 is directly connected to the DC amplifier circuit 202 via the transistor Tr14, and the output signal of the DC amplifier circuit 202 is directly connected to the DC amplifier circuit 201 via the resistor R28. Constructs an oscillator.
【００８３】図２３の回路が発振するための条件は、入
力端子Ｖａの入力電位をＶ10、入力端子Ｖｂの入力電位
をＶ20とすれば、次式で定まる。 入力端子Ｖａについて、 （ｒ11＋ｒ12＋ｒ13) ＶCC／ｒ13≦Ｖ10≦（ｒ16＋ｒ17) ＶCC／ｒ17 ・・・ （１） 入力端子Ｖｂについて、 （ｒ21＋ｒ22＋ｒ23) ＶCC／ｒ23≦Ｖ20≦（ｒ26＋ｒ27) ＶCC／ｒ27 ・・・ （２） 上の２つの式で、ｒ11〜ｒ27は各抵抗の抵抗値を示す。The condition for the circuit of FIG. 23 to oscillate is determined by the following equation, assuming that the input potential of input terminal Va is V 10 and the input potential of input terminal Vb is V 20 . The input terminal Va, (r11 + r12 + r13 ) V CC / r13 about ≦ V 10 ≦ (r16 + r17 ) V CC / r17 ··· (1) input terminal Vb, (r21 + r22 + r23 ) V CC / r23 ≦ V 20 ≦ (r26 + r27) V CC / R27 (2) In the above two equations, r11 to r27 indicate resistance values of the respective resistors.
【００８４】（１）式で、（ｒ11＋ｒ12＋ｒ13) ＶCC／
ｒ13は入力端子Ｖａの下限の閾値を表し、（ｒ16＋ｒ1
7) ＶCC／ｒ17は入力端子Ｖａの上限の閾値を表す。同
様に、（２）式で、（ｒ21＋ｒ22＋ｒ23) ＶCC／ｒ23は
入力端子Ｖｂの下限の閾値を表し、（ｒ26＋ｒ27) ＶCC
／ｒ27は入力端子Ｖｂの上限の閾値を表す。入力端子Ｖ
ａが（１）式を満たす範囲の入力レベルＶ10であり、且
つ、入力端子Ｖｂが（２）式を満たす範囲の入力レベル
Ｖ20である時、図２３の回路は発振して端子Ｕｆに交流
の出力信号を生じ、整流回路２０３で整流されて直流の
出力信号となる。In the equation (1), (r11 + r12 + r13) V CC /
r13 represents a lower limit threshold value of the input terminal Va, and (r16 + r1
7) V CC / r17 represents the upper limit threshold of the input terminals Va. Similarly, (2) the formula, the (r21 + r22 + r23) V CC / r23 represents the lower threshold of the input terminal Vb, (r26 + r27) V CC
/ R27 represents the upper threshold of the input terminal Vb. Input terminal V
a an input level V 10 in the range satisfying the expression (1), and, when the input terminal Vb is (2) the input level V 20 in the range satisfying the formula, the circuit of Figure 23 to the terminal Uf oscillates An AC output signal is generated and rectified by the rectifier circuit 203 to become a DC output signal.
【００８５】また、図２３の回路は、入力端子Ｖａ，Ｖ
ｂに各々（１）式と（２）式を満たす直流の入力電圧が
供給された時、初めて発振して交流の出力信号を生成で
きるので、ＡＮＤゲートの機能を持つ。しかも、入力端
子ＶａとＶｂのいずれもがウィンドウ・コンパレータの
機能を持つので、２入力ウインドウ・コンパレータ／Ａ
ＮＤゲートと呼ばれる。そして、図２３の回路は、回路
を構成するトランジスタと抵抗に短絡若しくは断線の故
障が起こった時に発振できない特性を有し、また、回路
要素が故障しても、入力端子Ｖａ，Ｖｂの両方に（１）
式と（２）式で定める入力電圧が供給されない限り発振
できない特性を持つ。このため、図２３の回路はフェー
ルセーフなウィンドウ・コンパレータ／ＡＮＤゲートと
呼ばれる。図２３の回路の入力端子Ｖａ，Ｖｂを互いに
接続して共通の入力端子Ｖｃとすれば、レベル検定回路
となる。The circuit shown in FIG. 23 has input terminals Va, V
When a DC input voltage that satisfies the equations (1) and (2) is supplied to b, oscillation occurs and an AC output signal can be generated for the first time, and thus has the function of an AND gate. Moreover, since both the input terminals Va and Vb have the function of the window comparator, the two-input window comparator / A
It is called an ND gate. The circuit shown in FIG. 23 has a characteristic that it cannot oscillate when a short circuit or a disconnection fault occurs in the transistors and the resistors constituting the circuit. (1)
It has a characteristic that it cannot oscillate unless the input voltage determined by the formula and the formula (2) is supplied. For this reason, the circuit of FIG. 23 is called a fail-safe window comparator / AND gate. When the input terminals Va and Vb of the circuit of FIG. 23 are connected to each other to form a common input terminal Vc, a level test circuit is obtained.
【００８６】図５、図１７などで用いられたオン・ディ
レー回路として、例えば、前述の「フェ一ルセーフ・ウ
インドウ・コンパレータ／ＡＮＤゲートの開発とその応
用」（平成３年電気学会産業応用部門全国大会）や、特
開平７−２２９３２号公報、国際公開ＷＯ９４／２３４
９６等で示された公知のフェールセーフ・オン・ディレ
ー回路を用いることが出来る。As the on-delay circuit used in FIGS. 5 and 17, for example, the aforementioned “Development of Fail-Safe Window Comparator / AND Gate and Its Application” (1991 IEEJ Industrial Application Division Tournament), JP-A-7-22932, International Publication WO94 / 234.
A known fail-safe on-delay circuit, such as 96, can be used.
【００８７】かかるフェールセーフなオン・ディレー回
路の具体的な構成例を図２４に示す。図２４において、
このオン・ディレー回路３００は、信号入力端子Ｕｙに
信号が印加されてから所定の遅延時間を持ってＰＵＴ
（プログラマブル・ユニジャンクション・トランジス
タ）を導通させて発振パルスを発生するＰＵＴ発振回路
３０１と、ＰＵＴ発振回路３０１の出力信号を電源電位
ＶCC以下の変化に変換して位相反転させるレベル変換回
路３０２と、入力端子Ａ，Ｂに共に電源電位ＶCCより高
いレベルの信号が入力した時に論理値１の出力を発生す
る前述したフェールセーフな２入力ウィンドウ・コンパ
レータＷＣ、該ウィンドウ・コンパレータＷＣの図２３
の端子Ｕｆの交流出力を整流する整流回路３０３及びこ
の整流回路３０３の出力信号を入力端子Ｂ側に帰還する
帰還抵抗Ｒｆで構成した自己保持回路とを備えて構成さ
れる。FIG. 24 shows a specific configuration example of such a fail-safe on-delay circuit. In FIG.
This on-delay circuit 300 has a predetermined delay time after the signal is applied to the signal input terminal Uy,
A PUT oscillating circuit 301 for generating an oscillation pulse by conducting a (programmable unijunction transistor), and a level conversion circuit 302 for converting an output signal of the PUT oscillating circuit 301 into a change equal to or lower than the power supply potential V CC and inverting the phase. , A fail-safe two-input window comparator WC that generates an output of a logical value 1 when a signal having a level higher than the power supply potential V CC is input to both input terminals A and B, and FIG. 23 of the window comparator WC.
And a self-holding circuit composed of a feedback resistor Rf that feeds back an output signal of the rectifier circuit 303 to the input terminal B side.
【００８８】前記ＰＵＴ発振回路３０１は、ＰＵＴと、
抵抗Ｒ３１〜Ｒ３４と、コンデンサＣ３１とで構成され
る。レベル変換回路３０２は、抵抗Ｒ３５〜Ｒ３７及び
トランジスタＴｒ３１で構成される。また、コンデンサ
Ｃ３２とダイオードＤ３１は、レベル変換回路３０２か
らの信号の立ち上がりの微分信号を生成してウィンドウ
・コンパレータＷＣの入力端子Ｂに入力させるためのも
のである。The PUT oscillation circuit 301 includes a PUT,
It comprises resistors R31 to R34 and a capacitor C31. The level conversion circuit 302 includes resistors R35 to R37 and a transistor Tr31. The capacitor C32 and the diode D31 are for generating a differential signal of the rising edge of the signal from the level conversion circuit 302 and inputting the signal to the input terminal B of the window comparator WC.
【００８９】このオン・ディレー回路３００の動作を簡
単に説明する。電源電位ＶCCより高いレベルの入力信号
が端子Ｕｙに供給されると、この信号は、ウィンドウ・
コンパレータＷＣの一方の入力端子Ａに入力されると共
に、ＰＵＴ発振回路３０１の抵抗Ｒ３１の抵抗値とコン
デンサＣ３１の静電容量で決まる時定数と抵抗Ｒ３２と
抵抗Ｒ３３の入力電圧に対する分圧比とで定まる遅延時
間後に、ＰＵＴが導通して発振出力が発生する。この発
振出力は、レベル変換回路３０２のトランジスタＴｒ３
１で位相反転され、この位相反転信号の立ち上がりの微
分信号が、ウィンドウ・コンパレータＷＣの他方の入力
端子Ｂに入力される。微分信号がウィンドウ・コンパレ
ータＷＣに入力されると、ウィンドウ・コンパレータＷ
Ｃは発振し、この発振の出力信号は整流回路３０３で整
流されて帰還抵抗Ｒｆを介して入力端子Ｂに帰還され
る。このため、位相反転信号の立ち上がりの微分信号が
消滅しても、入力端子Ｂの入力を自己保持してウィンド
ウ・コンパレータＷＣは、入力信号ｙのレベルが入力端
子Ａの下限閾値以下になるまでは発振し続ける。そし
て、オン・ディレー回路３００の出力として、図２３の
整流回路２０３の整流出力を用いる。The operation of the on-delay circuit 300 will be briefly described. When an input signal having a level higher than the power supply potential V CC is supplied to the terminal Uy, this signal
The signal is input to one input terminal A of the comparator WC, and is determined by the time constant determined by the resistance value of the resistor R31 of the PUT oscillation circuit 301 and the capacitance of the capacitor C31, and the voltage division ratio of the input voltages of the resistors R32 and R33. After a delay time, the PUT conducts and an oscillation output is generated. This oscillation output is output from the transistor Tr3 of the level conversion circuit 302.
The inverted signal of the rising edge of the phase-inverted signal is input to the other input terminal B of the window comparator WC. When the differentiated signal is input to the window comparator WC, the window comparator W
C oscillates, and the output signal of this oscillation is rectified by the rectifier circuit 303 and fed back to the input terminal B via the feedback resistor Rf. Therefore, even if the differential signal at the rising edge of the phase inversion signal disappears, the window comparator WC keeps the input of the input terminal B by itself and keeps the input signal y until the level of the input signal y falls below the lower threshold of the input terminal A. Keeps oscillating. The rectified output of the rectifier circuit 203 shown in FIG. 23 is used as the output of the on-delay circuit 300.
【００９０】かかるオン・ディレー回路３００によれ
ば、ＰＵＴ発振回路３０１において、例えば抵抗Ｒ３１
〜Ｒ３３に断線故障が起こっても、コンデンサＣ３１に
断線若しくは短絡の故障が起こっても、ＰＵＴの３つの
電極端子Ａ（アノード端子），Ｋ（カソード端子），Ｇ
（ゲート端子）の断線若しくは電極間の短絡の故障が起
こっても、ＰＵＴ発振回路３０１から発振出力は発生し
ない。尚、抵抗Ｒ３４は発振出力のパルス幅をコンデン
サＣ３１と共に定めており、抵抗Ｒ３４に断線故障が起
こった場合、発振出力のパルス幅が延長されるので、こ
のオン・ディレー回路３００の遅延時間が少し延長され
ることになる。しかし、遅延時間が延長される側は安全
側であり何ら問題はない。According to the on-delay circuit 300, in the PUT oscillation circuit 301, for example, the resistor R31
R33, or a disconnection or short-circuit failure of the capacitor C31, the three electrode terminals A (anode terminal), K (cathode terminal), G
Even if a disconnection of the (gate terminal) or a failure due to a short circuit between the electrodes occurs, the PUT oscillation circuit 301 does not generate an oscillation output. Note that the resistor R34 determines the pulse width of the oscillation output together with the capacitor C31. If a disconnection failure occurs in the resistor R34, the pulse width of the oscillation output is extended. Will be extended. However, the side where the delay time is extended is the safe side, and there is no problem.
【００９１】レベル変換回路３０２は、電源電位ＶCCよ
り高いレベルのパルスで発生する発振出力を、電源電位
ＶCCの枠内で変化させる目的をもっている。ＰＵＴの発
振出力を、ダイオードを介してウィンドウ・コンパレー
タＷＣの入力端子Ｂに直接導いてオン・ディレー回路を
構成すれば、レベル変換回路３０２を省略できる。しか
し、この構成とした場合、抵抗Ｒ３３に断線故障が生じ
て、更に、ゲート端子Ｇとカソード端子Ｋの間に短絡故
障が生じると、ＰＵＴ発振回路３０１に入力信号が入力
された時、この入力信号がウィンドウ・コンパレータＷ
Ｃの両入力端子Ａ，Ｂに直接入力されることになり、遅
延時間が生じないうちにウィンドウ・コンパレータＷＣ
が発振してしまう虞れが生じる。これを防ぐために、レ
ベル変換回路３０２を設け、ＰＵＴ発振回路の発振出力
をレベル変換回路３０２によって一度電源電位ＶCCの枠
内の信号に変換し、改めて変換後の信号をコンデンサＣ
３２とダイオードＤ３１を用いて電源電位ＶCCに重畳さ
せてウィンドウ・コンパレータＷＣの入力端子Ｂに入力
するようにしている。[0091] the level conversion circuit 302, an oscillation output generated by the power supply potential V CC higher levels of the pulse, and with the aim of changing within the framework of the power supply potential V CC. If the oscillation output of the PUT is directly led to the input terminal B of the window comparator WC via a diode to form an on-delay circuit, the level conversion circuit 302 can be omitted. However, in this configuration, if a disconnection fault occurs in the resistor R33 and a short-circuit fault occurs between the gate terminal G and the cathode terminal K, when an input signal is input to the PUT oscillation circuit 301, Signal is window comparator W
C is directly input to both input terminals A and B, and the window comparator WC is output before the delay time occurs.
May oscillate. In order to prevent this, a level conversion circuit 302 is provided, and the oscillation output of the PUT oscillation circuit is once converted by the level conversion circuit 302 into a signal within the range of the power supply potential V CC , and the converted signal is again converted to a capacitor C
32 and the diode D31 is superimposed on the power source potential V CC and used so that input to the input terminal B of the window comparator WC.
【００９２】また、図５、図１１、図１７、図２０等で
用いられた自己保持回路として、例えば、「フェールセ
ーフ・ウインドウ・コンパレータ／ＡＮＤゲートの開発
とその応用」（平成３年電気学会産業応用部門全国大
会）や特開昭５６−１２５１１７号公報等で公知のフェ
ールセーフな自己保持回路を用いることが出来る。具体
的回路構成を図２５に示す。As the self-holding circuit used in FIGS. 5, 11, 17, 20 and the like, for example, “Development of a fail-safe window comparator / AND gate and its application” (IEEE 1991) For example, a fail-safe self-holding circuit known in, for example, Japanese Industrial Application Sector Conference or JP-A-56-125117 can be used. FIG. 25 shows a specific circuit configuration.
【００９３】図２５において、入力端子Ａ，Ｂは、図２
４のオン・ディレー回路で用いたフェールセーフ・ウイ
ンドウ・コンパレータ／ＡＮＤゲート（ＷＣ）の各入力
端子で、上下限閾値を有している。今、端子Ａに論理値
１が入力された状態で端子Ｂに論理値１が入力される
と、ウィンドウ・コンパレータＷＣは論理値１の信号を
生成する。整流回路４００には、図２３の端子Ｕｆから
の交流信号が入力されており、整流回路４００は高レベ
ルの出力信号を生成する。この高レベル信号は、帰還抵
抗Ｒｆを介して端子Ｂに伝達される。この伝達された帰
還信号で端子Ｂは論理値１に固定されるので、その後、
外部から端子Ｂに論理値１の信号を入力しなくても、端
子Ａが論理値１である間、ウィンドウ・コンパレータＷ
Ｃは論理値１の信号を生成し続ける。端子Ａが論理値０
になると、ウィンドウ・コンパレータＷＣは論理値０と
なり発振動作を停止するので、端子Ｕｆの出力は直流信
号となり、整流回路４００の出力は低レベル（論理値
０）になる。再び、端子Ａが論理値１となっても、外部
から端子Ｂに論理値１の信号が入力されない限り、論理
値１は発生しない。In FIG. 25, input terminals A and B are
Each of the input terminals of the fail-safe window comparator / AND gate (WC) used in the on-delay circuit 4 has upper and lower threshold values. When a logical value of 1 is input to the terminal B while a logical value of 1 is input to the terminal A, the window comparator WC generates a signal of the logical value 1. The AC signal from the terminal Uf in FIG. 23 is input to the rectifier circuit 400, and the rectifier circuit 400 generates a high-level output signal. This high level signal is transmitted to the terminal B via the feedback resistor Rf. The terminal B is fixed to the logical value 1 by the transmitted feedback signal, and thereafter,
Even when a signal of logical value 1 is not inputted from the outside to the terminal B, the window comparator W
C continues to generate a logical 1 signal. Terminal A has logical value 0
Then, the window comparator WC becomes the logical value 0 and stops the oscillation operation. Therefore, the output of the terminal Uf becomes a DC signal, and the output of the rectifier circuit 400 becomes a low level (logical value 0). Again, even if the logical value of the terminal A becomes 1, the logical value 1 does not occur unless a signal of the logical value 1 is inputted to the terminal B from the outside.
【００９４】上述した、回路自信に故障が生じた時に誤
りの出力が生成されないフェールセーフ・ウィンドウ・
コンバレータ／ＡＮＤゲート、フェールセーフ・オン・
ディレー回路及びフェールセーフな自己保持回路を用い
ることで、これらに故障が生じた時に誤りの論理値１の
出力を生成することがなく、信号監視回路の安全性能が
向上する。As described above, a fail-safe window which does not generate an erroneous output when a failure occurs in the circuit itself.
Converter / AND gate, fail-safe on / off
By using the delay circuit and the fail-safe self-holding circuit, an output of an erroneous logical value 1 is not generated when a failure occurs in these circuits, and the safety performance of the signal monitoring circuit is improved.
【００９５】次に、前述した信号監視回路を適用した本
発明の回転停止センサについて説明る。図２６は、信号
監視回路を備えた本発明の回転停止センサの第１実施形
態を示す構成図である。図２６において、本実施形態の
回転停止センサは、前述の特願平７−３３４５１０号で
本出願人により提案されたものである。Next, a rotation stop sensor of the present invention to which the above-described signal monitoring circuit is applied will be described. FIG. 26 is a configuration diagram showing a first embodiment of the rotation stop sensor of the present invention including a signal monitoring circuit. In FIG. 26, the rotation stop sensor of the present embodiment has been proposed by the present applicant in Japanese Patent Application No. 7-334510.
【００９６】図において、回転軸５０１に軸支される回
転体としての回転円板５０２（以下、円板５０２とす
る）は、例えば、その外周部に光ビームＰＢ１，ＰＢ２
を透過させる光案内部分としての透明部分Ｘ1 ，Ｘ2 ，
Ｘ3 ，Ｘ4 と光を透過させない光遮断部分としての不透
明部分Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 が略等しい幅を持って設
けられる。また、複数、例えば２個の光センサ５０３
Ａ，５０３Ｂが設けられている。In the figure, a rotating disk 502 (hereinafter referred to as a disk 502) as a rotating body which is supported by a rotating shaft 501 has, for example, light beams PB1 and PB2 on its outer peripheral portion.
Parts X 1 , X 2 ,
X 3 and X 4 and opaque portions Y 1 , Y 2 , Y 3 and Y 4 as light blocking portions that do not transmit light are provided with approximately equal widths. Also, a plurality of, for example, two optical sensors 503
A, 503B.
【００９７】各光センサ５０３Ａ，５０３Ｂは、それぞ
れ発光部である光源５０４Ａ，５０４Ｂと、受光部であ
る受光素子５０５Ａ，５０５Ｂと、各受光素子５０５
Ａ，５０５Ｂにそれぞれ接続する出力回路５０６Ａ，５
０６Ｂとを備え、前記各光源５０４Ａ，５０４Ｂが、周
波数ｆ1 の交流信号を発生する信号発生器５０７にそれ
ぞれ接続される。そして、前記光源５９４Ａ，５０４Ｂ
と受光素子５０５Ａ，５０５Ｂは、円板５０２を挟んで
対面すると共に、円板５０２の停止時に、どちらか一方
の光センサ５０３Ａ，５０３Ｂが円板５０２の透明部分
Ｘ1 ，Ｘ2 ，Ｘ3，Ｘ4 に対面するよう配置される。Each of the optical sensors 503A and 503B includes light sources 504A and 504B as light emitting units, light receiving elements 505A and 505B as light receiving units, and light receiving elements 505 and 505B, respectively.
A and 505B connected to output circuits 506A and 506B, respectively.
And a 06B, the respective light sources 504A, 504B are respectively connected to the signal generator 507 for generating an AC signal of a frequency f 1. Then, the light sources 594A, 504B
And the light receiving elements 505A and 505B face each other with the disc 502 interposed therebetween, and when the disc 502 is stopped, one of the optical sensors 503A and 503B causes the transparent portions X 1 , X 2 , X 3 , It is arranged to face the X 4.
【００９８】前記出力回路５０６Ａ，５０６Ｂの出力
ａ，ａ′は、それぞれ整流回路５０８Ａ，５０８Ｂで整
流され、その整流出力ｂ，ｂ′はオン・ディレー回路５
０９Ａ，５０９Ｂに入力する。前記整流回路５０８Ａ，
５０８Ｂは、信号発生器５０７の周波数ｆ1 の出力信号
を整流する機能を有するものである。オン・ディレー回
路５０９Ａ，５０９Ｂの遅延出力ｃ，ｃ′はＯＲゲート
５１０に入力し、ＯＲゲート５１０から出力ｄが生成さ
れる。ここで、オン・ディレー回路５０９Ａ，５０９Ｂ
とＯＲゲート５１０で回転停止検出部を構成する。The outputs a and a 'of the output circuits 506A and 506B are rectified by rectifier circuits 508A and 508B, respectively.
09A and 509B. The rectifier circuit 508A,
508B are those having a function of rectifying the output signal of the frequency f 1 of the signal generator 507. Delayed outputs c and c 'of the on-delay circuits 509A and 509B are input to an OR gate 510, and an output d is generated from the OR gate 510. Here, the on-delay circuits 509A and 509B
And the OR gate 510 constitute a rotation stop detection unit.
【００９９】信号監視回路５１１は、例えば前述の図２
０に示すような、信号Ｓ１，Ｓ２が双対信号である場合
に適用する回路構成のものであり、その出力ＲＣは、前
記ＯＲゲート５１０の出力ｄと共に論理積回路としての
ＡＮＤゲート５１２に入力し、ＡＮＤゲート５１２の出
力信号ＴＤのＴＤ＝１（論理値１）の出力を円板５０２
の停止通報とする。ここで、図２０の回路では、信号Ｓ
１，Ｓ２に、論理値１では交流信号、論理値０では直流
信号となる信号を用いる構成であるので、信号Ｓ１、Ｓ
２として出力回路５０６Ａ，５０６Ｂの出力ａ，ａ′を
用いればよい。また、信号ＳＴとしては、回転円板５０
２の駆動源（例えばモータ等）への減速／停止指令で論
理値１となる信号を用いればよい。尚、入力信号Ｓ１，
Ｓ２として、論理値１が直流信号有りで、論理値０が直
流信号無しに対応する信号を用いる構成の信号監視回路
の場合には、信号Ｓ１，Ｓ２に整流回路５０８Ａ，５０
８Ｂの出力ｂ，ｂ′を用いればよい。The signal monitoring circuit 511 is, for example, the one shown in FIG.
The output RC is input to an AND gate 512 as an AND circuit together with the output d of the OR gate 510, as shown in FIG. , The output of TD = 1 (logical value 1) of the output signal TD of the AND gate 512 is
Notification of suspension. Here, in the circuit of FIG.
Signals S1 and S2 are configured such that an AC signal is used for logical value 1 and a DC signal is used for logical value 0 for S1 and S2.
The outputs a and a 'of the output circuits 506A and 506B may be used as 2. In addition, the signal ST includes the rotating disk 50
A signal having a logical value of 1 in response to a deceleration / stop command to the second drive source (for example, a motor or the like) may be used. The input signals S1,
In the case of a signal monitoring circuit configured to use a signal corresponding to a logical value 1 with a DC signal and a logical value 0 without a DC signal as S2, the rectifier circuits 508A, 50
The outputs b and b 'of 8B may be used.
【０１００】前記整流回路５０８Ａ，５０８Ｂは、前述
の例えばＵ．Ｓ．Ｐａｔｅｎｔ５，３４５，１３８号明
細書等で従来公知の図２２に示すような構成の倍電圧整
流回路である。また、オン・ディレー回路５０９Ａ，５
０９Ｂも、国際公開ＷＯ９４／２３４９６等従来公知の
図２５に示すフェールセーフな構成のオン・ディレー回
路である。更に、ＡＮＤゲート５１２は、前述のフェー
ルセーフ・ウィンドウ・コンパレータ／ＡＮＤゲートを
用いる。The rectifier circuits 508A and 508B are, for example, U.S. Pat. S. This is a voltage doubler rectifier circuit having a configuration as shown in FIG. Further, the on-delay circuits 509A, 5
09B is also an on-delay circuit having a fail-safe configuration shown in FIG. Further, the AND gate 512 uses the aforementioned fail-safe window comparator / AND gate.
【０１０１】次に、この回転停止センサの動作を説明す
る。円板５０２の回転中、どちらか一方の光センサ５０
３Ａ又は５０３Ｂの光ビームＰＢ１又はＰＢ２を円板５
０２の透明部分Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 が横切る。従っ
て、円板５０２の回転中は、出力回路５０６Ａ，５０６
Ｂのどちらか一方から周波数ｆ1 の信号ａ又はａ′が出
力され、対応する整流回路５０８Ａ，５０８Ｂから、包
絡線検波された論理値１の出力ｂ，ｂ′が発生し、それ
ぞれオン・ディレー回路５０９Ａ，５０９Ｂに入力す
る。Next, the operation of the rotation stop sensor will be described. During rotation of the disk 502, one of the optical sensors 50
The light beam PB1 or PB2 of 3A or 503B is
02 crosses the transparent portions X 1 , X 2 , X 3 , and X 4 . Therefore, while the disk 502 is rotating, the output circuits 506A, 506
Either from the frequency f 1 signal a or a in B 'are output, the corresponding rectifier circuits 508A, the 508B, the output b of the logic value 1, which is envelope detection, b' occurs, and on-delay Input to the circuits 509A and 509B.
【０１０２】円板５０２の回転速度の低下に伴い、各整
流回路５０８Ａ又は５０８Ｂの出力ｂ又はｂ′の論理値
１の継続時間が長くなる。この継続時間がオン・ディレ
ー回路５０９Ａ，５０９Ｂのオン・ディレー時間以上
（円板５０２の回転速度が所定速度以下）になると、オ
ン・ディレー回路５０９Ａ，５０９Ｂから交互に論理値
１の出力ｃ，ｃ′発生し、ＯＲゲート５１０から継続し
て論理値１の出力ｄが発生するようになる。一方、整流
回路５０８Ａ，５０８Ｂの出力ｂ，ｂ′は、信号監視回
路５１１にも信号Ｓ１，Ｓ２として入力する。そして、
信号Ｓ１，Ｓ２の論理値１の出力が正常に交互に発生し
ている場合は、前述したように信号ＲＣが論理値１とし
て発生保持される。As the rotational speed of the disk 502 decreases, the duration of the logical value 1 of the output b or b 'of each rectifier circuit 508A or 508B increases. When the continuation time is equal to or longer than the on-delay time of the on-delay circuits 509A and 509B (the rotational speed of the disk 502 is equal to or less than a predetermined speed), the outputs c and c of the logical value 1 are alternately output from the on-delay circuits 509A and 509B. ', And the output d of the logical value 1 is continuously generated from the OR gate 510. On the other hand, the outputs b and b 'of the rectifier circuits 508A and 508B are also input to the signal monitoring circuit 511 as signals S1 and S2. And
When the output of the logical value 1 of the signals S1 and S2 is normally and alternately occurring, the signal RC is generated and held as the logical value 1 as described above.
【０１０３】従って、論理値１の信号ＲＣが発生してい
る状態で、ＯＲゲート５１０の出力ｄが発生した時に、
ＡＮＤゲート５１２からＴＤ＝１（論理値１）の停止通
報が発生し、回転円板５０２が停止状態になったことを
通報する。この回転停止センサにおいて、不透明部分Ｙ
1 ，Ｙ2 ，Ｙ3 ，Ｙ4 を光遮断物を取付けて形成したよ
うな場合に、これら不透明部分Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4
のいずれかに剥離・脱落等が発生した時には、円板５０
２の回転中の信号Ｓ１，Ｓ２に、図２１（Ｂ）のような
信号誤りが発生することがある。この場合は、前述した
ように信号監視回路５１１の出力ＲＣは、論理値０（Ｒ
Ｃ＝０）となって記憶保持される。従って、円板５０２
の停止により、ＯＲゲート５１０からｄ＝１（論理値
１）が発生しても、ＲＣ＝０によりＡＮＤゲート５１２
の出力ＴＤ＝０のままであり、停止通報は発生しない。Therefore, when the output d of the OR gate 510 is generated while the signal RC having the logical value 1 is generated,
A stop report of TD = 1 (logical value 1) is generated from the AND gate 512, and a report is made that the rotating disk 502 has stopped. In this rotation stop sensor, the opaque portion Y
In the case where 1 , 1 , 2 , 3 , and 4 are formed by attaching a light blocking object, these opaque portions Y 1 , Y 2 , Y 3 , and Y 4
When peeling or falling off occurs in any of the
A signal error as shown in FIG. 21B may occur in the signals S1 and S2 during the rotation of No. 2. In this case, as described above, the output RC of the signal monitoring circuit 511 has the logical value 0 (R
C = 0) and stored. Therefore, the disk 502
, Even if d = 1 (logical value 1) is generated from the OR gate 510, AND = 0
Output TD = 0, and no stop notification is generated.
【０１０４】従って、不透明部分Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ
4 を光遮断物を取付けて形成したような場合に、これら
不透明部分Ｙ1 ，Ｙ2 ，Ｙ3 ，Ｙ4 のいずれかに剥離・
脱落等が発生した場合に、円板５０２が停止しても停止
通報が発生せず、何らの故障が発生したことを知ること
ができ、回転停止センサの安全性能を向上できる。図２
７に、反射型構成の回転停止センサの例を示す。尚、図
２６の実施形態のものと同一要素には同一符号を付して
説明を省略する。Therefore, the opaque portions Y 1 , Y 2 , Y 3 , Y
4 is formed by attaching a light-shielding material to the opaque portions Y 1 , Y 2 , Y 3 , and Y 4.
In the case where the disk 502 is dropped, a stop notification is not generated even if the disk 502 stops, so that it is possible to know that a failure has occurred and to improve the safety performance of the rotation stop sensor. FIG.
FIG. 7 shows an example of a rotation stop sensor having a reflection type configuration. Note that the same elements as those of the embodiment of FIG.
【０１０５】図２７において、本実施形態の回転停止セ
ンサは、回転軸５０１′に軸支される円板５０２′は、
前述の透明部分Ｘ1 ，Ｘ2 ，Ｘ3 ，Ｘ4 と不透明部分Ｙ
1 ，Ｙ2 ，Ｙ3 ，Ｙ4 に代えて、光ビームＰＢ１，ＰＢ
２を反射させる反射部分Ｘ1′，Ｘ2 ′，Ｘ3 ′，
Ｘ4 ′と非反射部分Ｙ1 ′，Ｙ2 ′，Ｙ3 ′，Ｙ4 ′と
を外周部にそれぞれ略等しい幅を持って設ける。また、
各光センサ５０３Ａ，５０３Ｂは、それぞれ光源５０４
Ａ，５０４Ｂと、受光素子５０５Ａ，５０５Ｂを円板５
０２′の同じ側に配置し、光源５０４Ａからの光ビーム
ＰＢ１の反射光を受光素子５０５Ａが受光し、光源５０
４Ｂからの光ビームＰＢ２の反射光を受光素子５０５Ｂ
が受光し、円板５０２′の停止時に、どちらか一方の光
センサ５０３Ａ，５０３Ｂが円板５０２′の反射部分Ｘ
1 ′，Ｘ2 ′，Ｘ3 ′，Ｘ4 ′からの反射光を受光する
ように配置される。In FIG. 27, the rotation stop sensor according to the present embodiment is configured such that a disk 502 'supported by a rotation shaft 501' is
The aforementioned transparent portions X 1 , X 2 , X 3 , X 4 and opaque portions Y
1 , Y 2 , Y 3 , Y 4 , instead of light beams PB 1, PB
Reflected portion X 1 to reflect 2 ', X 2', X 3 ',
X 4 ′ and non-reflection portions Y 1 ′, Y 2 ′, Y 3 ′, Y 4 ′ are provided on the outer peripheral portion with substantially equal widths. Also,
Each of the optical sensors 503A and 503B has a light source 504, respectively.
A, 504B and the light receiving elements 505A, 505B
02 ', the light receiving element 505A receives the reflected light of the light beam PB1 from the light source 504A.
The reflected light of the light beam PB2 from the light-receiving element 505B
Receive light, and when the disk 502 'is stopped, one of the optical sensors 503A and 503B detects the reflected portion X of the disk 502'.
1 ', X 2', X 3 ', X 4' is positioned to receive light reflected from.
【０１０６】この反射型回転停止センサの動作は、図２
６の回路と同様であるので、ここでは説明を省略する。
この場合も、図２６の回転停止センサと同様の効果を有
することは言うまでもない。尚、図３のような信号波形
は、例えば、複数の光センサを回転円板の半径方向に沿
って配置し、図２６や図２７で示した透明部分や反射部
分と不透明部分や非反射部分とは別に、円板中心側に別
の透明部分や反射部分と不透明部分や非反射部分を形成
し、内側と外側の透明部分や反射部分を互いに一部重複
させる構成とした場合の例である。The operation of the reflection type rotation stop sensor is shown in FIG.
6, the description is omitted here.
In this case, it is needless to say that the same effect as the rotation stop sensor of FIG. 26 is obtained. The signal waveform as shown in FIG. 3 is obtained, for example, by arranging a plurality of optical sensors along the radial direction of the rotating disk, and forming the transparent portion, the reflective portion, the opaque portion, and the non-reflective portion shown in FIGS. Separately, another transparent part, a reflective part, an opaque part, and a non-reflective part are formed on the center side of the disc, and the inner and outer transparent parts and the reflective part are partially overlapped with each other. .
【０１０７】[0107]
【発明の効果】以上説明したように請求項１〜１０記載
の発明によれば、一方が論理値１の時に他方が論理値０
となり他方が論理値１の時に一方が論理値０となるよう
相互に関連する複数の信号の出力発生状態を比較するこ
とで、少なくとも一方の信号の出力が論理値０となるべ
き時に論理値１側に誤るような信号異常を確実に監視で
きる。As described above, according to the first to tenth aspects of the present invention, when one has a logical value of 1, the other has a logical value of 0.
By comparing the output generation states of a plurality of interrelated signals so that one has a logical value 0 when the other has a logical value 1, the logical value 1 is output when at least one of the signals should have a logical value 0. Signal abnormalities that are erroneous on the side can be reliably monitored.
【０１０８】請求項１１及び１２記載の発明では、第１
の信号と第２の信号が双対信号である時に簡単な構成で
信号異常を監視することができる。請求項１３記載の発
明では、回転体の回転に伴って複数の光センサから交互
に論理値１の出力が発生し、回転体停止時に複数の光セ
ンサからの出力に基づいて論理値１の出力を継続発生さ
せる構成の回転停止センサにおいて、光センサから出力
信号に論理値１側への誤りが発生した時、論理値１の回
転停止通報を発生することがなく、回転停止センサの安
全性能を向上し信頼性を向上できる。In the eleventh and twelfth aspects of the present invention, the first
When the second signal and the second signal are dual signals, a signal abnormality can be monitored with a simple configuration. According to the thirteenth aspect, the output of the logical value of 1 is alternately generated from the plurality of optical sensors with the rotation of the rotating body, and the output of the logical value of 1 is output based on the output from the plurality of optical sensors when the rotating body stops. In the rotation stop sensor configured to continuously generate, when an error occurs in the output signal from the optical sensor to the logical value 1 side, a rotation stop notification of the logical value 1 is not generated, and the safety performance of the rotation stop sensor is improved. And reliability can be improved.
【図１】本発明の信号監視回路の第１実施形態の回路構
成図FIG. 1 is a circuit configuration diagram of a first embodiment of a signal monitoring circuit of the present invention.
【図２】図１の具体的回路図FIG. 2 is a specific circuit diagram of FIG.
【図３】正常な信号波形と誤りの信号波形例を示す図FIG. 3 is a diagram showing an example of a normal signal waveform and an error signal waveform.
【図４】図５の第２実施形態の信号誤りの検出原理を示
す図FIG. 4 is a diagram showing a principle of detecting a signal error according to the second embodiment of FIG. 5;
【図５】本発明の第２実施形態の回路図FIG. 5 is a circuit diagram of a second embodiment of the present invention.
【図６】図５の動作タイムチャートFIG. 6 is an operation time chart of FIG. 5;
【図７】本発明の第３実施形態の回路図図FIG. 7 is a circuit diagram of a third embodiment of the present invention.
【図８】図７の信号正常時の動作タイムチャート8 is an operation time chart when the signal in FIG. 7 is normal.
【図９】図７の信号異常時の動作タイムチャートFIG. 9 is an operation time chart when the signal is abnormal in FIG. 7;
【図１０】図７の別の信号異常時の動作タイムチャートFIG. 10 is an operation time chart when another signal is abnormal in FIG. 7;
【図１１】図７の具体的回路図FIG. 11 is a specific circuit diagram of FIG. 7;
【図１２】本発明の第４実施形態の回路図FIG. 12 is a circuit diagram of a fourth embodiment of the present invention.
【図１３】（Ａ）は図１２の信号正常時の動作タイムチ
ャート、（Ｂ）は図１２の信号異常時の動作タイムチャ
ート13A is an operation time chart when the signal is normal in FIG. 12, and FIG. 13B is an operation time chart when the signal is abnormal in FIG.
【図１４】図１２の回路を合理化した回路図FIG. 14 is a circuit diagram obtained by rationalizing the circuit of FIG.
【図１５】図１４の信号正常時の動作タイムチャートFIG. 15 is an operation time chart when the signal shown in FIG. 14 is normal.
【図１６】図１４の信号異常時の動作タイムチャートFIG. 16 is an operation time chart when the signal is abnormal in FIG. 14;
【図１７】図１４の具体的回路図FIG. 17 is a specific circuit diagram of FIG. 14;
【図１８】図１７の信号正常時の動作タイムチャート18 is an operation time chart when the signal shown in FIG. 17 is normal.
【図１９】図１７の信号異常時の動作タイムチャートFIG. 19 is an operation time chart when the signal is abnormal in FIG. 17;
【図２０】両信号が双対信号である場合の本発明の実施
形態を示す回路図FIG. 20 is a circuit diagram showing an embodiment of the present invention when both signals are dual signals.
【図２１】（Ａ）は図２０の信号正常時の動作タイムチ
ャート、（Ｂ）は図２０の信号異常時の動作タイムチャ
ート21A is an operation time chart when the signal is normal in FIG. 20, and FIG. 21B is an operation time chart when the signal is abnormal in FIG.
【図２２】倍電圧整流回路の回路図FIG. 22 is a circuit diagram of a voltage doubler rectifier circuit.
【図２３】フェールセーフなウィンドウ・コンパレータ
／ＡＮＤゲートの回路図FIG. 23 is a circuit diagram of a fail-safe window comparator / AND gate
【図２４】フェールセーフなオン・ディレー回路の回路
図FIG. 24 is a circuit diagram of a fail-safe on-delay circuit.
【図２５】フェールセーフな自己保持回路の回路図FIG. 25 is a circuit diagram of a fail-safe self-holding circuit.
【図２６】信号監視回路を用いた本発明の回転停止セン
サの実施形態を示す回路図FIG. 26 is a circuit diagram showing an embodiment of a rotation stop sensor of the present invention using a signal monitoring circuit.
【図２７】回転停止センサの別の実施形態の要部構成図FIG. 27 is a main part configuration diagram of another embodiment of the rotation stop sensor.
１ 計数・比較回路 ２ ＵＰ／ＤＯＷＮカウンタ １０ 判定回路 １１，９０，１３０，１３０′，１６０ 論理回路 １３，４４ 自己保持回路 ２０ 第１周波数検定回路 ３０ 第２周波数検定回路 ４０ 時間差検出回路 ５０ 第１セット／リセット回路 ６０ 第２セット／リセット回路 ７０ 第１インバータ ８０ 第２インバータ １００，１４０，１７０ 記憶回路 １１０ 第１計数回路 １２０ 第２計数回路 １１１，１１１′，１１２，１２１，１２１′，１２２
カウンタ １１３，１１３′ 第１立下がり検出回路 １２３，１２３′ 第２立下がり検出回路 ５０２，５０２′ 回転円板 ５０３Ａ、５０３Ｂ 光センサ ５０４Ａ、５０４Ｂ 光源 ５０５Ａ、５０５Ｂ 受光素子 ５０６Ａ、５０６Ｂ 出力回路 ５０９Ａ、５０９Ｂ オン・ディレー回路 ５１０ ＯＲゲート ５１１ 信号監視回路 ５１２ ＡＮＤゲート Ｘ1 〜Ｘ4 透明部分 Ｙ1 〜Ｙ4 不透明部分 Ｘ1 ′〜Ｘ4 ′ 反射部分 Ｙ1 ′〜Ｙ4 ′ 非反射部分REFERENCE SIGNS LIST 1 counting / comparison circuit 2 UP / DOWN counter 10 determination circuit 11, 90, 130, 130 ', 160 logic circuit 13, 44 self-holding circuit 20 first frequency test circuit 30 second frequency test circuit 40 time difference detection circuit 50 first Set / reset circuit 60 second set / reset circuit 70 first inverter 80 second inverter 100, 140, 170 storage circuit 110 first counting circuit 120 second counting circuit 111, 111 ', 112, 121, 121', 122
Counters 113, 113 'First falling detecting circuit 123, 123' Second falling detecting circuit 502, 502 'Rotating disk 503A, 503B Optical sensor 504A, 504B Light source 505A, 505B Light receiving element 506A, 506B Output circuit 509A, 509B ON delay circuit 510 OR gate 511 Signal monitoring circuit 512 AND gate X 1 to X 4 Transparent part Y 1 to Y 4 Opaque part X 1 ′ to X 4 ′ Reflecting part Y 1 ′ to Y 4 ′ Non-reflecting part
Claims (13)
り他方が論理値１の時に一方が論理値０となるよう相互
に関連し、論理値１と０の出力をそれぞれ交互に繰り返
す第１の信号と第２の信号が共に正常か否かを監視する
信号監視回路であって、 第１の信号と第２の信号の各出力発生状態を比較し、比
較結果に対応する出力信号を発生する比較回路と、 該比較回路の出力信号が示す比較結果に基づいて第１及
び第２の信号の出力発生状態が共に正常か否かを判定
し、正常判定時に論理値１の出力を発生して保持し、異
常判定時に出力が論理値０になると共に当該論理値０の
出力を保持する判定回路と、 を備えて構成したことを特徴とする信号監視回路。1. When one of them is a logical value 1, the other is a logical value 0, and when the other is a logical value 1, the other is a logical value 0, and the outputs of the logical values 1 and 0 are alternately repeated. What is claimed is: 1. A signal monitoring circuit that monitors whether a first signal and a second signal are both normal. The signal monitoring circuit compares output generation states of the first signal and the second signal, and outputs an output signal corresponding to the comparison result. And whether the output generation states of the first and second signals are both normal based on the comparison result indicated by the output signal of the comparison circuit. A signal monitoring circuit which comprises: a determination circuit that generates and holds the output, and when the abnormality is determined, the output becomes a logical value 0 and holds the output of the logical value 0.
の同一の論理値出力の数を計数して両者の計数差を出力
する構成であり、前記判定回路は、比較回路から出力さ
れる計数差が所定範囲内の時に論理値１の出力を発生し
て保持し、所定範囲外の時に出力が論理値０となると共
に当該論理値０の出力を保持する構成である請求項１記
載の信号監視回路。2. The comparison circuit according to claim 1, wherein said comparison circuit counts the number of outputs of the same logical value of said first signal and said second signal and outputs a count difference between them. When the output count difference is within a predetermined range, an output of a logical value 1 is generated and held, and when the output is out of the predetermined range, the output becomes a logical value 0 and the output of the logical value 0 is held. 2. The signal monitoring circuit according to 1.
力が入力した時にカウントアップし、第２の信号の論理
値１出力が入力した時にカウントダウンし、第１の信号
の論理値１出力から第２の信号の論理値１出力を減算し
た値を出力する第１カウンタを備え、前記判定回路は、
比較回路からの減算値が所定範囲の時に論理値１出力を
発生し前記所定範囲外の時に出力が論理値０となる第１
論理回路と、該第１論理回路の論理値１出力と論理値０
出力を記憶保持する第１記憶回路とを備えて構成される
請求項２記載の信号監視回路。3. The comparator circuit counts up when a logical 1 output of a first signal is input, counts down when a logical 1 output of a second signal is input, and counts down the logical value of the first signal. A first counter for outputting a value obtained by subtracting one logical value of the second signal from one output, and the determination circuit comprises:
When the subtraction value from the comparison circuit is within a predetermined range, a logical 1 output is generated, and when the subtraction value is out of the predetermined range, the output becomes a logical 0.
A logical circuit, a logical 1 output of the first logical circuit and a logical 0
3. The signal monitoring circuit according to claim 2, comprising a first storage circuit for storing and holding an output.
の各周波数を検定し、前記判定回路は、比較回路の検定
結果に基づいて第１の信号と第２の信号が略同一周波数
の時に論理値１の出力を発生して保持し、同一でない時
に出力が論理値０となると共に当該論理値０の出力を保
持する構成である請求項１記載の信号監視回路。4. The comparison circuit tests each frequency of the first signal and the second signal, and the determination circuit determines whether the first signal and the second signal are substantially based on the test result of the comparison circuit. 2. The signal monitoring circuit according to claim 1, wherein an output of a logical value of 1 is generated and held when the frequency is the same, and the output becomes a logical value 0 and the output of the logical value is held when the output is not the same.
め定めた設定周波数以下になった時に論理値１出力を発
生する第１周波数検定回路と、第２の信号の周波数が前
記設定周波数以下になった時に論理値１出力を発生する
第２周波数検定回路とを備えて構成され、前記判定回路
が、第１及び第２周波数検定回路から論理値１出力が発
生した時間差が所定範囲内の時に論理値１出力を発生し
前記所定範囲外の時に出力が論理値０となる時間差検出
回路と、該時間差検出回路の論理値１出力と論理値０出
力を記憶保持する第２記憶回路とを備えて構成される請
求項４記載の信号監視回路。5. A comparison circuit comprising: a first frequency test circuit for generating a logical 1 output when a frequency of a first signal is lower than a predetermined set frequency; A second frequency test circuit for generating a logical value 1 output when the frequency falls below the frequency, wherein the determination circuit determines that the time difference when the logical value 1 output is generated from the first and second frequency test circuits is within a predetermined range. A time difference detection circuit which generates a logical value 1 when the value is within the range and outputs a logical value 0 when the value is outside the predetermined range, and a second storage circuit which stores and holds the logical value 1 output and the logical value 0 output of the time difference detecting circuit 5. The signal monitoring circuit according to claim 4, comprising:
の同一の論理値出力が交互に発生していることを確認し
た時に所定の形態の出力を発生する構成であり、判定回
路は、比較回路から前記所定の形態の出力が発生した時
に論理値１の出力を発生し記憶保持する構成である請求
項１記載の信号監視回路。6. The comparison circuit according to claim 1, wherein said comparison circuit generates a predetermined form of output when it is confirmed that the same logical value output of said first signal and said second signal is generated alternately. 2. The signal monitoring circuit according to claim 1, wherein the circuit is configured to generate an output of a logical value 1 when the output of the predetermined form is generated from the comparison circuit, and to store and store the output.
時に第２の信号が論理値１に立ち上がるとセットされて
論理値１出力を発生しその後第１の信号が立ち下がった
時にリセットされて出力が論理値となる第１セット／リ
セット回路と、第２の信号が論理値１の時に第１の信号
が論理値１に立ち上がるとセットされて論理値１出力を
発生しその後第２の信号が立ち下がった時にリセットさ
れて出力が論理値０となる第２セット／リセット回路
と、第１の信号を反転する第１インバータと、第２の信
号を反転する第２インバータとを備えて構成され、前記
判定回路は、前記第１と第２セット／リセット回路及び
前記第１及び第２インバータの各出力を入力して論理演
算し、これら各出力のいずれか１つが常に論理値１で、
且つ、同時に２つ以上が論理値１でない時のみ論理値１
出力を発生する第２論理回路と、該第２論理回路の論理
値１出力と論理値０出力を記憶保持する第３記憶回路と
を備えて構成される請求項６記載の信号監視回路。7. The comparison circuit is set when the second signal rises to a logical value 1 when the first signal has a logical value 1, and generates a logical 1 output, and thereafter the first signal falls. A first set / reset circuit which is reset when the output becomes a logical value, and which is set when the first signal rises to a logical value 1 when the second signal is a logical value 1 to generate a logical 1 output and thereafter A second set / reset circuit which is reset when the second signal falls and whose output becomes a logical value 0, a first inverter for inverting the first signal, and a second inverter for inverting the second signal; The determination circuit receives the outputs of the first and second set / reset circuits and the first and second inverters and performs a logical operation, and one of these outputs is always a logical operation. With the value 1,
Logic value 1 only when two or more are not logic value 1 at the same time
7. The signal monitoring circuit according to claim 6, further comprising a second logic circuit that generates an output, and a third storage circuit that stores and holds a logical 1 output and a logical 0 output of the second logical circuit.
方の出力が論理値１である時に他方の出力が１度だけ論
理値０になることを確認した時に所定の形態の出力を発
生する構成であり、判定回路は、比較回路から前記所定
の形態の出力が発生した時に論理値１の出力を発生し記
憶保持する構成である請求項１記載の信号監視回路。8. A comparison circuit according to claim 1, wherein when the output of one of the first and second signals has a logical value of 1, the other circuit has a logical value of 0 only once. 2. The signal monitoring circuit according to claim 1, wherein the determination circuit is configured to generate an output of a logical value 1 when the output of the predetermined form is generated from the comparison circuit and store and hold the output.
に第１の設定時間だけ論理値１出力を発生する第１立下
がり検出回路と、第１の信号の論理値１出力が入力して
いる時に前記第１立下がり検出回路の論理値１出力が入
力すると前記第１の設定時間より長い第２の設定時間後
に論理値１出力を発生し第１の信号が論理値０になると
リセットされて出力が論理値０になる第２カウンタと、
常時は出力が論理値０であり第２カウンタの論理値１出
力が入力している時に第１立下がり検出回路の論理値１
出力が入力すると出力が論理値１になる第３カウンタと
を備える第１計数回路と、第１の信号の立下がり検出時
に前記第１の設定時間だけ論理値１出力を発生する第２
立下がり検出回路と、第２の信号の論理値１出力が入力
している時に前記第２立下がり検出回路の論理値１出力
が入力すると前記第１の設定時間より長い第２の設定時
間後に論理値１出力を発生し第１の信号が論理値０にな
るとリセットされて出力が論理値０になる第４カウンタ
と、常時は出力が論理値０であり第３カウンタの論理値
１出力が入力している時に第２立下がり検出回路の論理
値１出力が入力すると出力が論理値１になる第５カウン
タとを備える第２計数回路とを備えて構成され、前記判
定回路は、前記第１及び第２計数回路の各出力が共に論
理値０の時のみ論理値１出力を発生する第３論理回路
と、該第３論理回路の論理値１出力と論理値０出力を記
憶保持する第４記憶回路とを備えて構成される請求項８
記載の信号監視回路。9. A comparison circuit comprising: a first fall detection circuit for generating a logical 1 output for a first set time upon detecting a fall of a second signal; and a logical 1 output of the first signal. When the logical value 1 output of the first falling detection circuit is input during the operation, a logical value 1 output is generated after a second set time longer than the first set time, and the first signal becomes a logical value 0. A second counter that is reset to output a logical 0,
Normally, when the output is a logical value 0 and the logical value 1 of the second counter is input, the logical value 1 of the first falling detection circuit is
A first counter circuit having a third counter whose output becomes a logical value 1 when an output is input, and a second counter for generating a logical value 1 output for the first set time when a fall of the first signal is detected.
A falling detection circuit, and when a logic 1 output of the second falling detection circuit is inputted while a logic 1 output of the second signal is being inputted, after a second set time longer than the first set time. A fourth counter which generates a logical 1 output and is reset when the first signal becomes a logical 0, and the output becomes a logical 0, and an output which is always a logical 0 and the logical 1 output of the third counter is always And a fifth counter having a fifth counter whose output becomes a logical value 1 when a logical 1 output of the second falling detecting circuit is input while the signal is being input. A third logic circuit for generating a logic 1 output only when both outputs of the 1 and 2 counting circuits are logic 0, and a third logic circuit for storing and holding the logic 1 output and the logic 0 output of the third logic circuit. 9. A memory device comprising four storage circuits.
A signal monitoring circuit as described.
カウンタの代わりに、第１の信号の論理値１出力が入力
している時に前記第１立下がり検出回路の論理値１出力
が入力すると第１の出力を発生すると共に当該第１の出
力発生後所定時間遅れて第２の出力を発生する第６カウ
ンタを備え、前記第２計数回路が、前記第４及び第５カ
ウンタの代わりに、第２の信号の論理値１出力が入力し
ている時に前記第２立下がり検出回路の論理値１出力が
入力すると第３の出力を発生すると共に当該第３の出力
発生後所定時間遅れて第４の出力を発生する第７カウン
タを備え、前記比較回路は、第１及び第２立下がり検出
回路の各出力端子を相互に接続し、前記第６カウンタの
第２の出力の出力端子を第７カウンタの第２の信号の入
力端子に接続し前記第７カウンタの第２の出力の出力端
子を第６カウンタの第１の信号の入力端子に接続する構
成であり、 前記判定回路が、前記第３論理回路の代わりに、前記第
６及び第７カウンタの各第１の出力の排他的論理和演算
を行う第４論理回路を有する構成である請求項９記載の
信号監視回路。10. The apparatus according to claim 1, wherein said first counting circuit is adapted to output said second and third counters.
When the logical value 1 output of the first signal is input while the logical value 1 output of the first signal is input instead of the counter, a first output is generated and after the first output is generated. A sixth counter for generating a second output with a delay of a predetermined time, wherein the second counting circuit is configured to output a logical 1 value of a second signal instead of the fourth and fifth counters; A seventh counter for generating a third output when the logical value 1 output of the second falling detection circuit is input and for generating a fourth output with a delay of a predetermined time after the generation of the third output; Connects the output terminals of the first and second falling detection circuits to each other, connects the output terminal of the second output of the sixth counter to the input terminal of the second signal of the seventh counter, The output terminal of the second output of the seven counter is set to the sixth counter A configuration in which the determination circuit performs an exclusive OR operation on each first output of the sixth and seventh counters instead of the third logic circuit. 10. The signal monitoring circuit according to claim 9, wherein the signal monitoring circuit has a configuration including four logic circuits.
値１の時他方が論理値０であり、一方が論理値０の時に
他方が論理値１であるような双対信号である時、前記比
較回路は、第１の信号と第２の信号の論理加算値が１の
時のみ論理値１を出力する構成であり、前記判定回路
は、比較回路から論理値１出力が発生した時に論理値１
を発生し記憶保持する構成である請求項１記載の信号監
視回路。11. The first signal and the second signal are dual signals such that when one has a logical value 1, the other has a logical value 0, and when one has a logical value 0, the other has a logical value 1. At one time, the comparison circuit is configured to output a logical value of 1 only when the logical addition value of the first signal and the second signal is 1, and the determination circuit generates a logical value of 1 from the comparison circuit. Logical value 1 when
2. The signal monitoring circuit according to claim 1, wherein the signal monitoring circuit is configured to generate and store the data.
号を入力して排他的論理和演算を行う第５論理回路であ
り、前記判定回路は、前記第５論理回路の論理値１出力
と論理値０出力を記憶保持する第５記憶回路である請求
項１１記載の信号監視回路。12. The fifth comparison circuit, wherein the comparison circuit is a fifth logic circuit that inputs a first signal and a second signal to perform an exclusive OR operation, and the determination circuit includes a logic value of the fifth logic circuit. The signal monitoring circuit according to claim 11, wherein the signal monitoring circuit is a fifth storage circuit that stores and holds 1 output and logical 0 output.
部からの光を、受光部が受光した時に論理値１出力を発
生し受光しない時に出力が論理値０となる複数の光セン
サと、前記発光部からの光を前記受光部まで導く光案内
部分及び前記発光部からの光が前記受光部に入光するの
を遮断する光遮断部分を周方向に交互に配置した回転体
と、前記複数の光センサの少なくとも一方の論理値１出
力が所定時間以上継続した時に回転停止を示す論理値１
の出力を発生する回転停止検出部と、前記複数の光セン
サの一方の出力を前記第１の信号として入力し他方を第
２の信号として入力する請求項１〜１２のいずれか１つ
に記載の信号監視回路と、前記回転停止検出部の出力と
前記信号監視回路の出力の論理積演算を行う論理積回路
とを備え、該論理積回路の論理値１の出力を回転体停止
通報とする構成としたことを特徴とする回転停止セン
サ。13. A plurality of photosensors comprising a pair of light-emitting units and a light-receiving unit, wherein when the light-receiving unit receives light from the light-emitting unit, the light-receiving unit generates a logical 1 output and when not receiving the light, outputs a logical 0. And a rotating body in which a light guide portion for guiding light from the light emitting portion to the light receiving portion and a light blocking portion for blocking light from the light emitting portion from entering the light receiving portion are alternately arranged in a circumferential direction. A logical value 1 indicating rotation stop when at least one logical value 1 output of the plurality of optical sensors has continued for a predetermined time or more.
13. A rotation stop detecting unit for generating an output of the plurality of optical sensors, and an output of one of the plurality of optical sensors is input as the first signal, and the other is input as a second signal. And an AND circuit for performing an AND operation of the output of the rotation stop detection unit and the output of the signal monitoring circuit, and the output of the logical value 1 of the AND circuit as a rotating body stop notification. A rotation stop sensor having a configuration.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17068397A JPH1114653A (en) | 1997-06-26 | 1997-06-26 | Signal-monitoring circuit and rotation stop sensor using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17068397A JPH1114653A (en) | 1997-06-26 | 1997-06-26 | Signal-monitoring circuit and rotation stop sensor using it |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1114653A true JPH1114653A (en) | 1999-01-22 |
Family
ID=15909466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17068397A Pending JPH1114653A (en) | 1997-06-26 | 1997-06-26 | Signal-monitoring circuit and rotation stop sensor using it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1114653A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109995358A (en) * | 2019-03-13 | 2019-07-09 | 波达通信设备（广州）有限公司 | State keeps and removes circuit and operating circuit |
-
1997
- 1997-06-26 JP JP17068397A patent/JPH1114653A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109995358A (en) * | 2019-03-13 | 2019-07-09 | 波达通信设备（广州）有限公司 | State keeps and removes circuit and operating circuit |
| CN109995358B (en) * | 2019-03-13 | 2022-12-16 | 波达通信设备（广州）有限公司 | State holding and clearing circuit and working circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5642069A (en) | Clock signal loss detection and recovery apparatus in multiple clock signal system | |
| US20110156714A1 (en) | Battery fault detection apparatus | |
| US5852616A (en) | On-chip operating condition recorder | |
| WO1999059051A1 (en) | Device and apparatus for detecting clock failure | |
| JPH1114653A (en) | Signal-monitoring circuit and rotation stop sensor using it | |
| JPH0286314A (en) | Self-diagnosis type proximity switch | |
| JP2000132226A (en) | Disconnection detection circuit for sensor | |
| JPS5928725A (en) | Logical system | |
| JP2000009809A (en) | Ic test apparatus with wrong setting detection function | |
| US20190146547A1 (en) | Semiconductor integrated circuit device | |
| JPH08274607A (en) | Power voltage monitoring circuit for cpu | |
| KR930008680B1 (en) | Semiconductor with error detecting display circuit | |
| JP5446491B2 (en) | Electric motor safety device | |
| JP2001312931A (en) | Safety switch device having bypass detection function | |
| JPH11122076A (en) | Signal delay circuit using serial memory | |
| JP7128703B2 (en) | Power storage system and control method for power storage system | |
| KR930011571B1 (en) | Rectangular wave frequency & duty error detect circuit | |
| KR0131534B1 (en) | Self checking circuit in video cassette recorder | |
| JPH03191616A (en) | Counter circuit | |
| JPH01145580A (en) | Detecting circuit of abnormal signal | |
| JP2536603B2 (en) | PLA failure detection method | |
| KR930011570B1 (en) | Rectangular duty error detect circuit | |
| KR970002944B1 (en) | Apparatus for detecting a clock abstacle | |
| JPH036063A (en) | Photointerrupter | |
| JPS6275356A (en) | Test circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050418 |
|
| A02 | Decision of refusal |
Effective date: 20050712 Free format text: JAPANESE INTERMEDIATE CODE: A02 |