JPS6275356A - Test circuit - Google Patents

Abstract

PURPOSE:To enable a test which requires no additional special purpose test pins while never impairing the reliability of a semiconductor, by testing a circuit to be measured by a control signal for testing. CONSTITUTION:A test signal with the pulse width too small to pass a filter 11 is inputted from an input terminal 10. As this test signal is not allowed to pass the filter 11, a counter 12 will not be set. Therefore, the input test signal is counted sequentially, the counts thereof vary sequentially and the memory contents at different addresses are outputted in succession from a ROM 13. Previously, the contents of the ROM 13 are determined for testing a logical circuit 14 to be measured. The circuit 14 outputs a specified signal to an output terminal 15 according to changes in the output signal of the ROM 13. A tester (not illustrated) is used to check to see if the signal at the terminal 15 is an intended output signal. This enable the testing of the circuit 14 requiring no input pins for testing and without impairing the reliability of a semiconductor.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置における論理回路をテストするテス
ト回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a test circuit for testing a logic circuit in a semiconductor device.

（発明の技術的背景とその問題点〕 半導体装置が高集積化するにつれ、１チツプに入る論理
回路が大規模化してきている。論理回路が大規模化すれ
ばそれだけ入出力用に多数のビンが必要となる。しかし
ながら論理回路が大規模化しても通常ピン数を増やすこ
とはできない。このためテスト用ビンを増やすことがで
きないばかりでなく、テスト用ビンを設けることさえ困
難となる。(Technical background of the invention and its problems) As semiconductor devices become more highly integrated, the scale of logic circuits that can fit on one chip becomes larger.The larger the logic circuit, the more bins for input and output. However, even if the logic circuit becomes large-scale, it is usually not possible to increase the number of pins.For this reason, not only is it impossible to increase the number of test bins, but it is also difficult to provide test bins.

そこでひとつのビンを通常動作用とテスト用等の多目的
に用いるため第５図に示すような多値論理回路が知られ
ている。高しきい値のインバータ１と低しきい値のイン
バータ２とを並列接続し、これら並列接続されたインバ
ータ１．２が抵抗３を介して入力端子４に接続されてい
る。入力端子４はダイオード５を介して接地されている
。この多値論理回路では入力ビン４に印加する電圧レベ
ルを変化させることにより、複数種類の信号の入力が可
能である。Therefore, in order to use one bin for multiple purposes such as normal operation and testing, a multivalued logic circuit as shown in FIG. 5 is known. An inverter 1 with a high threshold value and an inverter 2 with a low threshold value are connected in parallel, and these inverters 1.2 connected in parallel are connected to an input terminal 4 via a resistor 3. Input terminal 4 is grounded via diode 5. In this multivalued logic circuit, by changing the voltage level applied to the input bin 4, it is possible to input a plurality of types of signals.

しかしながら入力端子４には信号の種類により高電圧が
印加されるため、この多値論理回路を高耐圧回路としな
ければならない。高耐圧回路は素子の信頼性をそこなう
可能性があり、０Ｍ０８回路の場合ラッチアップ現象の
発生を避けることは困難であるという問題があった。ま
た例えばＮＭＯ８ＦＥＴ７のゲート酸化膜が破壊された
り、ダイオード５のＰＮジャンクションがブレークダウ
ンするという問題や高耐圧回路に対して高速なテスト信
号を入力することは困難であるという問題があった。However, since a high voltage is applied to the input terminal 4 depending on the type of signal, this multivalued logic circuit must be a high voltage circuit. There is a problem in that a high voltage circuit may impair the reliability of the device, and in the case of the 0M08 circuit, it is difficult to avoid the latch-up phenomenon. Further, for example, there were problems in that the gate oxide film of the NMO8FET 7 was destroyed, the PN junction of the diode 5 was broken down, and it was difficult to input high-speed test signals to the high voltage circuit.

〔発明の目的〕[Purpose of the invention]

本発明は上記事情を考慮してなされたもので専用テスト
ビンを増設することなく、かつ半導体装置の信頼性を損
うことなくテストすることができる半導体装置内蔵形の
テスト回路を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a test circuit built into a semiconductor device that can perform tests without adding a dedicated test bin and without impairing the reliability of the semiconductor device. shall be.

〔発明の概要〕[Summary of the invention]

上記目的を達成するために本発明によるテスト回路は、
被測定回路の通常動作用の入力信号とこの入力信号と周
波数の異なるテスト信号とを入力する入力端子と、この
入力端子に接続され、前記入力信号と前記テスト信号と
を区別し、これら信号のいずれかを通過させるフィルタ
と、このフィルタにより区別された前記テスト信号に基
づいてテスト用制御信号を出力するテスト制御回路とを
備え、このテスト制御回路からのテスト用制御信号によ
り前記被測定回路をテストすることを特徴とする。In order to achieve the above object, a test circuit according to the present invention has the following features:
An input terminal for inputting an input signal for normal operation of the circuit under test and a test signal having a frequency different from this input signal; A test control circuit that outputs a test control signal based on the test signal distinguished by the filter, and a test control circuit that outputs a test control signal from the test control circuit. Characterized by testing.

〔発明の実施例〕[Embodiments of the invention]

本発明の第１の実施例によるテスト回路を第１図に示す
。入力端子１０にはフィルタ１１とカウンタ１２が接続
されている。フィルタ１１はローパスフィルタ１１であ
り、パルス幅の広いリセット信号は通過するがパルス幅
の狭いテスＩ・信号は通過しないように構成されている
。カウンタ１２は入力端子１０から入力するパルスをカ
ウントする。このカウンタ１２のリセット端にはフィル
タ１１の出力端が接続されている。カウンタ１２のカウ
ント値は制御ＲＯＭ１３のアドレス入力端に入力される
。制御ＲＯＭ１３からはカウンタ１２のカウント値をア
ドレスとする記憶内容が論理回路１４に出力される。論
理回路１４のリセット入力端はフィルタ１１の出力端に
接続される。論理回路１４は被テスト回路であり所定の
出力信号が出力端子１５に出力される。A test circuit according to a first embodiment of the present invention is shown in FIG. A filter 11 and a counter 12 are connected to the input terminal 10. The filter 11 is a low-pass filter 11, and is configured to pass the reset signal with a wide pulse width, but not to pass the TEST I signal with a narrow pulse width. The counter 12 counts pulses input from the input terminal 10. The reset terminal of this counter 12 is connected to the output terminal of the filter 11 . The count value of the counter 12 is input to the address input terminal of the control ROM 13. The control ROM 13 outputs the storage contents having the count value of the counter 12 as an address to the logic circuit 14. A reset input terminal of the logic circuit 14 is connected to an output terminal of the filter 11. The logic circuit 14 is a circuit under test, and a predetermined output signal is outputted to an output terminal 15.

次にこのテスト回路の動作を説明する。テスト時でない
通常動作時には入力端子１０にはパルス幅の広いリセッ
ト信号が入力する。したがってリセット信号はこのフィ
ルタ１１を通過し、論理回路１４及びカウンタ１２をリ
セットさせる。またリセット信号はカウンタ１２にも入
れられカウントされるが、リセットパルスの幅が十分長
いのでフィルタ１１の出力信号によりカウンタ１２はリ
セットされカウント値は増加しない。その後論理回路１
４は通常動作をおこない所定の出力信号を出力端子１５
から出力する。Next, the operation of this test circuit will be explained. During normal operation, not during testing, a reset signal with a wide pulse width is input to the input terminal 10. The reset signal therefore passes through this filter 11 and causes the logic circuit 14 and counter 12 to be reset. The reset signal is also input to the counter 12 and counted, but since the width of the reset pulse is sufficiently long, the counter 12 is reset by the output signal of the filter 11 and the count value does not increase. Then logic circuit 1
4 performs normal operation and outputs a predetermined output signal to the terminal 15.
Output from.

次にテスト時の動作を説明する。テスト時にはテスタ（
図示せず）は入力端子１０から、フィルタ１１を通過し
ないようなパルス幅の狭いテスト信号を入力する。この
テスト信号はフィルタ１１を通過しないから、カウンタ
１２はリセットされず入力するテスト信号が順次カウン
トされる。カウンタ１２のカウント値は順次変化し、そ
れにより制ｔｌｌＲＯＭ１３からは異なるアドレスの記
憶内容が順次出力される。なお、制御ＲＯＭ１３の内容
は論理回路１４のテスト用に予め定めておく。Next, the operation during testing will be explained. During testing, the tester (
(not shown) inputs from an input terminal 10 a test signal with a narrow pulse width that does not pass through the filter 11. Since this test signal does not pass through the filter 11, the counter 12 is not reset and the input test signals are sequentially counted. The count value of the counter 12 changes sequentially, so that the storage contents of different addresses are sequentially output from the control tllROM 13. Note that the contents of the control ROM 13 are determined in advance for testing the logic circuit 14.

論理回路１４は制御ＲＯＭ１３の出力信号の変化に応じ
て所定の信号を出力端子１５に出力する。Logic circuit 14 outputs a predetermined signal to output terminal 15 in response to changes in the output signal of control ROM 13.

テスタは出力端子１５の信号が予定の出力信号であるか
どうかをチェックし、論理回路１４をテストする。The tester checks whether the signal at the output terminal 15 is the expected output signal and tests the logic circuit 14.

本実施例によれば高速なテスト信号を入力して高速テス
トをすることができる。According to this embodiment, a high-speed test can be performed by inputting a high-speed test signal.

第２図は、第１図に示すテスト回路の一興体例を示した
ものである。フィルタ１１は、インバータ１１１，１１
２，１１３．１１４と、ノアゲート１１５と、インバー
タ１１６により構成されている。インバータ１１１，１
１２，１１３゜１１４は直列接続されて遅延回路を構成
している。FIG. 2 shows an integrated example of the test circuit shown in FIG. The filter 11 is connected to the inverters 111, 11
2, 113, 114, a NOR gate 115, and an inverter 116. Inverter 111,1
12, 113 and 114 are connected in series to form a delay circuit.

ノアゲート１１５の一方の入力端にはインバータ１１４
の出力端が接続され、他方の入力端はインバータ１１１
の入力端と共通接続されている。An inverter 114 is connected to one input terminal of the NOR gate 115.
is connected to the output terminal of the inverter 111, and the other input terminal is connected to the inverter 111.
Commonly connected to the input terminal of

カウンタ１２では、２つのフリップフロップ１２１．１
２２が縦続接続されている。フリップ７０ツブ１２１の
クロック入力端にはインバータ１２３を介して入力端子
１０からの信号が入力される。フリップフロップ１２１
の出力端Ｑは入力＠ｉＤに接続されるとともに、フリッ
プフロップ１２２のクロック入力端に接続される。フリ
ップフロップ１２２の出力端Ｑは入力端りに接続される
。なおフィルタ１１の出力端、すなわちインバータ１１
６の出力端は、これらフリップフロップ１２１．１２２
のリセット入力端に接続されている。In the counter 12, two flip-flops 121.1
22 are connected in cascade. A signal from the input terminal 10 is input to the clock input terminal of the flip 70 tube 121 via the inverter 123. flip flop 121
The output terminal Q of is connected to the input @iD and also to the clock input terminal of the flip-flop 122. The output terminal Q of the flip-flop 122 is connected to the input terminal. Note that the output end of the filter 11, that is, the inverter 11
The output terminals of 6 are these flip-flops 121.122
connected to the reset input terminal of the

制御ＲＯＭ１３にはカンウタ１２からの出力信号ＱＯ，
Ｑｌが入力される。これら信号ＱＯ。The control ROM 13 contains the output signal QO from the counter 12,
Ql is input. These signals QO.

Ｑｌはそれぞれインバータ１３１．１３２で反転され、
制御］ＲＯＭ１３のＲＯＭ部１３３には信号ＱＯ，ＱＯ
，Ｑ１．Ｑｌが入力される。ＲＯＭ部１３３はカウンタ
１２のカウント値、すなわち信号ＱＯ，Ｑ１により出力
信号Ｄｉ、Ｄ２．Ｄ３゜Ｄ４のいずれかが１となるよう
に形成されている。Ql are inverted by inverters 131 and 132, respectively,
Control] The ROM section 133 of the ROM 13 has signals QO, QO
,Q1. Ql is input. The ROM section 133 generates output signals Di, D2 . It is formed so that either D3 or D4 is 1.

これら出力信号Ｄｉ、Ｄ２．Ｄ３．Ｄ４は論理回路１４
に入力されている。These output signals Di, D2 . D3. D4 is logic circuit 14
has been entered.

論理回路１４はこの具体例では３つのフリップフロップ
１４１，１４２，１４３とノアゲート１４４により構成
されている。フリップフロップ１４１．１４２，１４３
は縦続接続されている。In this specific example, the logic circuit 14 is composed of three flip-flops 141, 142, 143 and a NOR gate 144. flip-flop 141.142,143
are connected in cascade.

フリップフロップ１４１，１４２．１４３のクロック入
力端には入力端子１０が接続され、リセット入力端には
フィルタ１１の出力端が接続されている。フリップフロ
ップ１４２とフリップフロップ１４３の各出力端Ｑはノ
アゲート１４４の各入力端に接続され、ノアゲート１４
４の出力端はフリップフロップ１４１の入力端りに接続
されている。The input terminal 10 is connected to the clock input terminals of the flip-flops 141, 142, and 143, and the output terminal of the filter 11 is connected to the reset input terminal. Each output terminal Q of the flip-flop 142 and the flip-flop 143 is connected to each input terminal of the NOR gate 144.
The output terminal of 4 is connected to the input terminal of flip-flop 141.

信号Ｄ１．Ｄ２．Ｄ３．Ｄ４により論理回路１４中の各
内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４の状態を外部に出力
するために、ナンドゲート１４５．１４６，１４７．１
４８および４人力すンドゲート１４９が設けられている
。すなわち、内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４をナン
ドゲート１４５，１４６，１４７，１４８の一方の入力
端に接続し、他方の入力端にはそれぞれ信号Ｄ１゜Ｄ２
．Ｄ３．Ｄ４を入力する。これらナンドゲート１４５，
１４６，１４７．１４８の出力端は４人力ナンドゲート
１４９に接続され、この４人力ナンドゲート１４９の出
力端は、出力端子１５に接続されている。これによりカ
ウンタ１２のカウント値により信号Ｄｉ、Ｄ２．Ｄ３．
Ｄ４のいずれかが１となりこれにより出力端子１５から
論理回路１４の内部ノードＮ１．Ｎ２．Ｎ３．Ｎ４の状
態が出力されることになる。Signal D1. D2. D3. D4, each internal node N1 . N2. N3. In order to output the state of N4 to the outside, NAND gates 145.146, 147.1
48 and a four-person powered gate 149 are provided. That is, internal node N1. N2. N3. N4 is connected to one input terminal of NAND gates 145, 146, 147, and 148, and signals D1 and D2 are connected to the other input terminals, respectively.
．． D3. Enter D4. These nand gates 145,
The output ends of 146, 147, and 148 are connected to a four-man power NAND gate 149, and the output ends of this four-man power NAND gate 149 are connected to the output terminal 15. As a result, depending on the count value of the counter 12, the signals Di, D2 . D3.
D4 becomes 1, which causes the output terminal 15 to be connected to the internal node N1.D4 of the logic circuit 14. N2. N3. The state of N4 will be output.

フィルタ１１の他の具体例を第３図に示す。Another specific example of the filter 11 is shown in FIG.

インバータ１１０１．１１０２，１１０３゜１１０４と
ナンドゲート１１０５とインバータ１１０６．１１０７
により構成されている。インバータ１１０１．１１０２
．１１０３．１１０４は直列接続されて遅延回路を構成
している。ナンドゲート１１０５の一方の入力端にはイ
ンバータ１１０４の出力端が接続され、他方の入力端は
インバータ１１０１の入力端と共通接続されている。Inverters 1101, 1102, 1103, 1104, NAND gate 1105, and inverters 1106, 1107
It is made up of. Inverter 1101.1102
．． 1103 and 1104 are connected in series to form a delay circuit. One input terminal of NAND gate 1105 is connected to the output terminal of inverter 1104, and the other input terminal is commonly connected to the input terminal of inverter 1101.

フィルタ１１の入力端とインバータ１１０１どの間には
インバータ１１０６が挿入され、ナンドゲート１１０５
とフィルタ１１の出力端の間にはインバータ１１０７が
挿入されている。An inverter 1106 is inserted between the input end of the filter 11 and the inverter 1101, and a NAND gate 1105
An inverter 1107 is inserted between the output terminal of the filter 11 and the output terminal of the filter 11.

本発明の第２の実施例によるテスト回路を第４図に示す
。入力端子２０にはフィルタ２１と論理回路２４が接続
されている。フィルタ２１は周波数の低いゆっくり変化
する信号は通過するが、周波数の高い速く変化する信号
は通過しないように構成されている。フィルタ２１には
、フィルタ２１からの信号で状態を変化させるフリップ
フロップ２６が接続されている。すなわちフィルタ２１
の出力端はフリップフロップ２６のクロック入力端に接
続されている。フリップフロップ２６の出力端Ｑは入力
ｍＤに接続されている。A test circuit according to a second embodiment of the invention is shown in FIG. A filter 21 and a logic circuit 24 are connected to the input terminal 20. The filter 21 is configured to pass a slowly changing signal with a low frequency, but not to pass a signal with a high frequency that changes quickly. A flip-flop 26 whose state is changed by a signal from the filter 21 is connected to the filter 21 . That is, the filter 21
The output terminal of is connected to the clock input terminal of the flip-flop 26. The output terminal Q of the flip-flop 26 is connected to the input mD.

カウンタ２２はクロック入力端子２８から入力するクロ
ック信号をカウントする。クロック入力端子２８とカウ
ンタ２２の間には、フリップフロップ２６の出力信号Ｑ
を入力したアンドゲート２７が挿入されている。フリッ
プフロップ２６の状態によりカウンタ２２にクロック信
号が入力されたり、その入力が阻止されたりする。カウ
ンタ２２のカウント値は制御ＲＯＭ２３のアドレス入力
端に入力される。制御］ＲＯＭ２３からはカウンタ２２
のカウント値をアドレスとする記憶内容が論理回路２４
に出力される。論理回路２４は被テスト回路であり、制
ｔ１１ＲＯＭからの信号に応じた所定の出力信号が出力
端子２５に出力される。なおリセット信号はリセット入
力端子２つから入力され、カウンタ２２、論理回路２４
、フリップフロップ２６のリセット端はこのリセット入
力端子２９に接続されている。The counter 22 counts clock signals input from the clock input terminal 28. An output signal Q of the flip-flop 26 is connected between the clock input terminal 28 and the counter 22.
An AND gate 27 is inserted. Depending on the state of the flip-flop 26, a clock signal is input to the counter 22 or its input is blocked. The count value of the counter 22 is input to the address input terminal of the control ROM 23. Control] Counter 22 from ROM 23
The memory content whose address is the count value of is stored in the logic circuit 24.
is output to. The logic circuit 24 is a circuit under test, and a predetermined output signal corresponding to the signal from the control t11ROM is outputted to the output terminal 25. Note that the reset signal is input from two reset input terminals, the counter 22 and the logic circuit 24.
, the reset terminal of the flip-flop 26 is connected to this reset input terminal 29.

次にこのテスト回路の動作を説明する。テスト時でない
通常動作時には、入力端子２０は通常の一１ａ信号の入
力用として用いられる。ただしフィルタ２１を通過しな
いように立上りまたは立下りは速く変化するような信号
にする。したがってこの一般信号はフィルタ２１を通過
しないのでフリップフロップ２６はリセットされたまま
状態を変化させず○を出力する。したがってカウンタ２
２にはクロック入力端子２８からのクロック信号が入力
されずカウント値はＯのまま変化しない。論理回路２４
は通常動作をおこない所定の出力信号を出力端子２５か
ら出力する。Next, the operation of this test circuit will be explained. During normal operation, not during testing, the input terminal 20 is used for inputting the normal 11a signal. However, in order to avoid passing through the filter 21, the signal should be such that the rise or fall changes quickly. Therefore, since this general signal does not pass through the filter 21, the flip-flop 26 remains reset and outputs ◯ without changing its state. Therefore counter 2
A clock signal from the clock input terminal 28 is not input to the clock input terminal 2, and the count value remains at O and does not change. logic circuit 24
performs normal operation and outputs a predetermined output signal from the output terminal 25.

次にテスト時の動作を説明する。テスト時にはテスタ（
図示せず）は入力端子２０からフィルタ２１を通過する
ようなゆっくり変化するテスト信号を入力する。このテ
スト信号はフィルタ２１を通過し、フリップフロップ２
６の状態を変化させる。すると出力信号ＱはＯから１に
変化し、アンドゲート２７はクロック信号を通過させる
ので、カウンタ２２はクロック信号をカウントする。カ
ウンタ２２のカウント値は順次変化し、それにより制御
ＲＯＭ２３からは異なるアドレスの内容が順次出力され
る。制御ＲＯＭ２３の内容は論理回路２４のテスト用に
予め定めておく。論理回路２４は制御ＲＯＭ２３の出力
信号の変化に応じて所定の信号を出力端子２５に出力す
る。テスタは出力端子２５の信号が所定の出力信号であ
るかどうかをチェックし、論理回路２４をテストする。Next, the operation during testing will be explained. During testing, the tester (
(not shown) inputs a slowly changing test signal that passes through a filter 21 from an input terminal 20. This test signal passes through a filter 21 and a flip-flop 2
Change the state of 6. Then, the output signal Q changes from O to 1, and the AND gate 27 allows the clock signal to pass, so the counter 22 counts the clock signal. The count value of the counter 22 changes sequentially, so that the contents of different addresses are sequentially output from the control ROM 23. The contents of the control ROM 23 are determined in advance for testing the logic circuit 24. Logic circuit 24 outputs a predetermined signal to output terminal 25 in response to changes in the output signal of control ROM 23. The tester tests the logic circuit 24 by checking whether the signal at the output terminal 25 is a predetermined output signal.

本実施例の場合し高速なりロック信号を用いることによ
り、高速にテストすることができる。In this embodiment, by using a high-speed lock signal, a high-speed test can be performed.

〔発明の効果〕〔Effect of the invention〕

以上の通り本発明によればテスト用の入力ピンを増加さ
せることなく、また半導体装置の信頼性を損うことなく
テストすることができる。また制御ＲＯＭにテストプロ
グラムを書き込んでおけば論理回路の自己診断テストを
容易におこなうことができる。さらに本発明は高耐圧回
路を用いることなく通常の回路で構成できるので、信頼
性の問題を招くこともなく高速テストが可能である。ま
た論理回路を高速で動作さけながらテストすることがで
き従来困難であった回路の最大動作周波数の測定も可能
である。As described above, according to the present invention, it is possible to test a semiconductor device without increasing the number of input pins for testing and without impairing the reliability of the semiconductor device. Furthermore, if a test program is written in the control ROM, a self-diagnosis test of the logic circuit can be easily performed. Furthermore, since the present invention can be configured with a normal circuit without using a high-voltage circuit, high-speed testing is possible without causing reliability problems. In addition, it is possible to test logic circuits at high speed while avoiding operation, and it is also possible to measure the maximum operating frequency of a circuit, which has been difficult in the past.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第１の実施例によるテスト回路のブロ
ック図、第２図、第３図は同テスト回路の具体例を示す
回路図、第４図は本発明の第２の実施例によるテスト回
路のブロック図、第５図は従来のテスト回路に用いられ
た多照論理回路の回路図である。 １０・・・入力端子、１１・・・フィルタ、１２・・・
カウンタ、１３・・・制御ＲＯＭ、１４・・・論理回路
、１５・・・出力端子、 ２０・・・入力端子、２１・・・フィルタ、２２・・・
カウンタ、２３・・・制御ＲＯＭ、２４・・・論理回路
、２５・・・出力端子、２６・・・フリップフロップ、
２７・・・アンドゲート、２８・・・クロック入力端子
、２９・・・リセット入力端子。 出願人代理人　　佐　　藤　　−雄 手続補正音動式） 昭和６１年３月２７日 特許庁長官　宇　賀　道　部　殿 １、事件の表示 昭和６０年　特許願　第　２１６８０９号２、発明の名
称 テスト回路 ３、補正をする者 事件との関係　　特許出願人 （３０７）　　株式会社東芝 ４、代　理　人　（郵便番号１００） ６４２８　　弁理士　　佐　藤　−」 ５、補正命令の日付 昭和６１年２月５日 （発送日　昭和６１年２月２５日） ６、補正の対象 図面 ７、補正の内容FIG. 1 is a block diagram of a test circuit according to a first embodiment of the present invention, FIGS. 2 and 3 are circuit diagrams showing specific examples of the test circuit, and FIG. 4 is a block diagram of a test circuit according to a second embodiment of the present invention. FIG. 5 is a circuit diagram of a multiple-light logic circuit used in a conventional test circuit. 10...Input terminal, 11...Filter, 12...
Counter, 13... Control ROM, 14... Logic circuit, 15... Output terminal, 20... Input terminal, 21... Filter, 22...
Counter, 23... Control ROM, 24... Logic circuit, 25... Output terminal, 26... Flip-flop,
27...AND gate, 28...Clock input terminal, 29...Reset input terminal. Applicant's agent: Sato-Osu procedure amendment sound-motion type) March 27, 1985 Michibe Uga, Commissioner of the Patent Office 1, Indication of the case 1985 Patent application No. 216809 2, Title of invention Test circuit 3 , Relationship with the case of the person making the amendment Patent applicant (307) Toshiba Corporation 4, Agent (zip code 100) 6428 Patent attorney Sato 5. Date of amendment order February 5, 1985 (shipped (February 25, 1986) 6. Drawings subject to amendment 7. Contents of amendment

Claims (1)

【特許請求の範囲】 １、被測定回路の通常動作用の入力信号とこの入力信号
と周波数の異なるテスト信号とを入力する入力端子と、 この入力端子に接続され、前記入力信号と前記テスト信
号とを区別し、これら信号のいずれかを通過させるフィ
ルタと、 このフィルタにより区別された前記テスト信号に基づい
てテスト用制御信号を出力するテスト制御回路とを備え
、 このテスト制御回路からのテスト用制御信号により前記
被測定回路をテストすることを特徴とするテスト回路。 ２、特許請求の範囲第１項記載のテスト回路において、 前記テスト信号は前記入力信号より高い周波数であり、 前記フィルタは前記入力信号を通過して前記被測定回路
に入力し、 前記テスト制御回路は、前記テスト信号をカウントする
カウンタと、このカウンタのカウント値をアドレスとし
前記テスト用制御信号を出力する制御ＲＯＭとを有して
いることを特徴とするテスト回路。 ３、特許請求の範囲第１項記載のテスト回路において、 前記テスト信号は前記入力信号より低い周波数であり、 前記フィルタは前記テスト信号を通過し、 前記テスト制御回路は、前記テスト信号に基づいて起動
するカウンタと、このカウンタのカウント値をアドレス
とし前記テスト用制御信号を出力する制御ＲＯＭとを有
していることを特徴とするテスト回路。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
のテスト回路において、 前記フィルタ回路は、前記入力端子に接続され、直列接
続された偶数のインバータからなる遅延回路と、一方の
入力端がこの遅延回路の出力端に接続され、他方の入力
端が前記入力端子に接続されたノアゲートとを有してい
ることを特徴とするテスト回路。 ５、特許請求の範囲第１項乃至第３項のいずれかに記載
のテスト回路において、 前記フィルタ回路は、前記入力端子に接続され、直列接
続された偶数のインバータからなる遅延回路と、一方の
入力端がこの遅延回路の出力端に接続され、他方の入力
端が前記入力端子に接続されたナンドゲートとを有して
いることを特徴とするテスト回路。[Claims] 1. An input terminal for inputting an input signal for normal operation of the circuit under test and a test signal having a different frequency from this input signal; and a test control circuit that outputs a test control signal based on the test signal differentiated by the filter, A test circuit that tests the circuit under test using a control signal. 2. The test circuit according to claim 1, wherein the test signal has a higher frequency than the input signal, the filter passes the input signal and inputs it to the circuit under test, and the test control circuit A test circuit comprising: a counter that counts the test signal; and a control ROM that uses the count value of the counter as an address and outputs the test control signal. 3. The test circuit according to claim 1, wherein the test signal has a lower frequency than the input signal, the filter passes the test signal, and the test control circuit operates based on the test signal. A test circuit comprising: a counter to be activated; and a control ROM which uses the count value of the counter as an address and outputs the test control signal. 4. The test circuit according to any one of claims 1 to 3, wherein the filter circuit includes a delay circuit connected to the input terminal and consisting of an even number of inverters connected in series; 1. A test circuit comprising: a NOR gate having an input terminal connected to the output terminal of the delay circuit, and a NOR gate having the other input terminal connected to the input terminal. 5. The test circuit according to any one of claims 1 to 3, wherein the filter circuit includes a delay circuit connected to the input terminal and consisting of an even number of inverters connected in series; A test circuit having an input terminal connected to an output terminal of the delay circuit, and a NAND gate whose other input terminal is connected to the input terminal.