KR930011570B1

KR930011570B1 - Rectangular duty error detect circuit

Info

Publication number: KR930011570B1
Application number: KR1019910012044A
Authority: KR
Inventors: 배정환
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-07-15
Filing date: 1991-07-15
Publication date: 1993-12-11
Also published as: KR930003559A

Abstract

The circuit generates control signals when error signal is above an error limitation and determines error limitation of frequency and duty error in the alternative two square waves. The circuit includes a 1st counter (20) for counting the clock of a specified period, a 2nd counter (30) for counting the clock of a specified period in the low voltage of square wave, an error display unit (40) for displaying the error, an absolute period decision and period error allowing logic unit (50), a decision signal saving unit (60), and a normal display unit (90).

Description

구형파의 듀티 에러 검출회로Square wave duty error detection circuit

제1a, b도는 테스트되는 집적소자의 출력1, 출력2에서 교대로 출력되는 두 구형파의 예시도.1A and 1B illustrate two square waves alternately output from outputs 1 and 2 of an integrated device under test.

제1c도는 a, b도에 대한 익스클루시브오아 파형도.FIG. 1C is an exclusive oar waveform diagram for a and b degrees. FIG.

제2도는 일반적인 구형파의 듀티에러 검출 블록도.2 is a block diagram of a duty error detection of a typical square wave.

제3도는 본 발명 구형파의 듀티에러 검출 블록도.3 is a duty error detection block diagram of a square wave of the present invention.

제4도는 측정되는 출력구형파 듀티의 오차가 ±1 카운트범위일때는 정상 듀티 출력으로 판정하기 위한 논리회로의 예시도.4 is an exemplary diagram of a logic circuit for determining a normal duty output when an error of an output square wave duty to be measured is within a ± 1 count range.

제5도는 T1, T3의 저전위 출력이 규격에 맞는 듀티출력일때의 제1카운터의 카운트 출력표.5 is a count output table of the first counter when the low potential output of T1 and T3 is a duty output conforming to the specification.

제6도는 T2, T4의 고전위 출력이 규격에 맞는 듀티출력일때의 제2카운터의 카운트 출력표.6 is a count output table of the second counter when the high potential output of T2 and T4 is a duty output conforming to the specification.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 구형파 출력부 20 : 제1카운터10: square wave output unit 20: first counter

30 : 제2카운터 40 : 에러 표시부30: second counter 40: error display unit

50, 70 : 절대주기판정 및 주기오차허용 논리부50, 70: logic for absolute cycle determination and cycle error tolerance

50A, 70A : 절대주기 판정부 50B, 70B : 정상듀티판정 논리부50A, 70A: Absolute Period Determination Unit 50B, 70B: Normal Duty Determination Logic Unit

60, 80 : 판정신호 저장부 90 : 정상 표시부60, 80: judgment signal storage unit 90: normal display unit

본 발명은 두개의 출력단자에서 교대로 출력되는 두 구형파의 주파수 및 듀티 에러를 검출하는 회로에 관한 것으로, 특히 일정치 이하의 듀티 오차는 허용할 수 있게 하고, 일정치 이상의 듀티오차가 발생될때에는 실시간 처리로 에러 발생에 대한 대응 제어신호를 발생할 수 있도록한 구형파의 듀티 에러 검출회로에 관한 것이다.The present invention relates to a circuit for detecting frequency and duty errors of two square waves alternately output from two output terminals. In particular, a duty error of less than a certain value can be tolerated, and when a duty difference of more than a predetermined value occurs, It relates to a square wave duty error detection circuit capable of generating a control signal corresponding to an error by real time processing.

제1도는 교대로 출력되는 두 구형파의 예시도이고, 제2도는 일반적인 구형파 에러검출 회로도로서 이에 도시한 바와같이, 구형파 출력부(1)의 출력단자(OUT₁),(OUT₂)가 비교기(CP₁,CP₂), (CP₃, CP₄)의 일측 입력단자에 공통접속되고, 상기 비교기(CP₁,CP₂), (CP₃, CP₄)의 출력단자가 콘트롤 로직부(2A),(2B)를 각기 통해 에러 검출신호를 출력하는 오아게이트(OR)의 입력단자에 접속되며, 프로그래밍 제어 콘트롤러(3)에 타이밍 발생기(4A),(4B) 및 예상 출력데이타 메모리(5A),(5B)가 접속되고, 상기 타이밍 발생기 및 예상출력데이타 메모리(4A,5A), (4B,5B)가 상기 콘트롤 로직(2A), (2B)에 각기 접속되어 구성된 것으로, 이와같이 구성된 종래 회로의 작용을 설명하면 다음과 같다.1 is an exemplary diagram of two square waves alternately output, and FIG. 2 is a general square wave error detection circuit diagram. As shown in FIG. 1, output terminals OUT ₁ and OUT _{2 of the} square wave output unit 1 are comparators ( CP ₁ , CP ₂ ) and (CP ₃ , CP ₄ ) are commonly connected to one input terminal, the output terminals of the comparators (CP ₁ , CP ₂ ), (CP ₃ , CP ₄ ) is the control logic unit 2A, (2B) is connected to an input terminal of the OR gate which outputs an error detection signal, respectively, and is connected to a programming control controller 3 with timing generators 4A, 4B and expected output data memory 5A, ( 5B) is connected, and the timing generator and the expected output data memories 4A, 5A and 4B and 5B are connected to the control logics 2A and 2B, respectively. The explanation is as follows.

비교기(CP₁,CP₂), (CP₃,CP₄)로 입력된 구형파 출력은 기준전압(VOH)으로 비교되는 비교기(CP₁,CP₃)에서 구형파가 규정된 고전위주기동안 고전위상태로 출력되는지가 비교되고, 기준전압(VOL)으로 비교되는 비교기(CP₂,CP₄)에서 구형파가 규정돤 저전위주기동안 저전위 상태로 출력되는지가 비교된후, 그 결과가 콘트롤로직부(2A), (2B)로 입력된다.The square wave outputs input to the comparators (CP ₁ , CP ₂ ) and (CP ₃ , CP ₄ ) are in the high potential state during the high potential period in which the square wave is specified in the comparators (CP ₁ , CP ₃ ) compared to the reference voltage (VOH). After comparing the result of the comparison, whether the square wave is output at the low potential state during the prescribed low potential period in the comparators CP ₂ and CP ₄ compared to the reference voltage VOL is compared. 2A), (2B).

한편, 프로그래밍 제어 콘트롤러(3)에 의하여 동작되는 타이밍 발샌기(4A,4B)의 타이밍 출력과 각 타이밍별로 예상되는 출력 데이타 즉, 주기별 고전위 또는 저전위가 저장된 예상출력데이타 메모리(5A,5B)의 출력이 콘트롤로부직부(2A), (2B)로 입력되어 각 타이밍별로 실제 출력되는 구형파가 예상주기별 고전위 또는 저전위데이타와 비교되어 예상데이타와 실제 구형파 출력이 같지 않으면 에러 발생신호를 출력하게 되어 있었다.On the other hand, the timing output of the timing generators 4A and 4B operated by the programming control controller 3 and the expected output data for each timing, that is, the expected output data memories 5A and 5B in which high potential or low potential for each cycle is stored. The output of) is input to the control nonwovens (2A) and (2B), and the square wave actually output at each timing is compared with the high potential or low potential data for each expected period. It was supposed to output.

그러나 이와같은 종래의 회로에 있어서는 구형파의 주파수 및 듀티 에러 검출에 필요한 모든 회로의 구성이 프로그래밍제어 콘트롤러에 의하여 이루어지므로 하나의 콘트롤러로 하나의 집적소자만을 테스트할 수밖에 없는 단점이 있고, 더욱이 측정되는 구형파의 주파수가 낮을수록 에러 검출에 많은 시간이 요구되며, 하드웨어의 구성이 복잡하여 그에따른 원가가 상승되고, 듀티 에러 검출에 있어서, 구형파의 고전위, 저전위 주기를 측정한후, 연산에 의하여 듀티가 산출되므로 검출시간이 많이 소요되는 결함이 있었다.However, in such a conventional circuit, since all circuits necessary for detecting the frequency and duty error of the square wave are made by the programming control controller, only one integrated device can be tested with one controller, and the measured square wave is further measured. The lower the frequency of, the more time is required for error detection, the more complicated the hardware configuration, the higher the cost, and in duty error detection, the duty cycle is measured by measuring the high potential and low potential period of the square wave. Was calculated, there was a defect that takes a lot of detection time.

본 발명은 이와같은 종래의 문제점을 해결하기 위하여 동시에 여러개의 집적소자에 대한 에러를 검출하고, 간단한 구성으로 실시간 처리가 가능하게 창안한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve the above problems, the present invention has been made to detect errors for several integrated devices at the same time and to enable real-time processing with a simple configuration.

제3도는 본 발명의 구형파의 듀티 에러 검출 회로도로서 이에 도시한 바와같이, 익스클루시브 오아게이트(EXOR₁)를 통해 교대 출력되는 두 구형파의 저전위 유지시간(T1,T3)동안 소정주기(10KHz)의 클럭을 카운트하는 제1카운터(20) 및 고전위 유지시간(T2,T4)동안 소정주기(10KHz)의 클럭을 카운트하는 제2카운터(20)와 D형 플립플롭(FF₁-FF₆), 버퍼(B₁), 오아게이트(OR₁-OR₄), 앤드게이트(AD₁,AD₂), 인버터(I₂-I₄), 에러검출 표시용 발광다이오드(LED₁) 및 저항(R₁)으로 구성되어 상기 제1,2카운터(20,30)의 카운트 값이 규정치에서 벗어날때 에러를 표시하는 에러 표시부(40)와, 상기 제1카운터(20)에서 출력되는 저전위 주기시의 카운트데이타(Q₀-Q₈)중 절대주기 측정데이타(Q₄-Q₈)를 출력하는 절대주기판정부(50A) 및 출력주기오차가 ±1로 카운트될때 정상듀티로 판정하는 정상듀티판정 논리부(50B)로 구성된 절대주기판정 및 주기오차허용논리부(50)와 플립플롭(FF₆,FF₈)으로 구성되어 상기 절대주기판정 및 주기오차허용 논리부(50)로부터 정상 판정신호가 연속적으로 두번인가될때(T1,T3), 고전위를 출력하는 판정신호 저장부(60)와, 상기 제2카운터(30)에서 출력되는 고전위 주기시의 카운트데이타(Q₀-Q₁₅)중 절대주기 측정데이타(Q₄-Q₁₃)를 출력하는 절대주기판정부(70) 및 주기의 오차허용을 위한 정상듀티판정, 논리부(70B)로 구성된 절대주기판정 및 주기오차허용논리부(70)와, 플립플롭(FF₉,FF₁₀)으로 구성되어 상기 절대주기판정 및 주기오차허용 논리부(70)로부터 정상 판정신호가 연속적으로 두번 인가될때(T2,T4), 고전위를 출력하는 판정신호 저장부(60)와, 앤드게이트(AD₃), 버퍼(B₄), 인버터(I₅) 및 정상 표시용 발광다이오드(LED₂)로 구성되어 상기 판정 신호 저장부(60),(80)로부터 모두 고전위가 공급될때 출력파형에 대한 주파수 및 듀티가 정상임을 표시하는 정상표시부(90)로 구성한 것으로, 이와같이 구성한 본 고안의 작용 및 효과를 첨부한 제1도, 제4도 내지 제6도를 참조하여 상세히 설명하면 다음과 같다.3 is a duty error detection circuit diagram of a square wave of the present invention, as shown therein, for a predetermined period (10KHz) during the low potential holding time (T1, T3) of two square waves alternately outputted through an exclusive OOR gate (EXOR ₁ ). The first counter 20 to count the clock of the < RTI ID = 0.0 >), the second counter 20 to count the clock for a predetermined period (10 KHz) and the D type flip-flops (FF _{1 to} FF ₆ ) for the high potential holding times T2 and T4. ), Buffer (B ₁ ), oragate (OR ₁ -OR ₄ ), AND gate (AD ₁ , AD ₂ ), inverter (I ₂ -I ₄ ), LED for error detection display (LED ₁ ) and resistor ( R ₁ ) and an error display unit 40 for displaying an error when the count values of the first and second counters 20 and 30 deviate from a prescribed value, and during the low potential period output from the first counter 20. of the count data (Q ₀ -Q ₈₎ when the period of the absolute measurement data to the count (Q ₄ -Q ₈₎ absolute government main substrate (50A) and an output cycle error is ± 1 for outputting a normal-duty Determining from the normal duty decision logic unit (50B) absolute period is determined and the period error allow the logic unit 50 and the flip-flop (FF _6, FF ₈₎ configure the absolute period is determined and the period error allow the logic unit 50 is as consisting of When the normal determination signal is applied twice in succession (T1, T3), the determination signal storage unit 60 outputs a high potential, and the count data during the high potential cycle output from the second counter 30 (Q ₀ −). Q _15), an absolute measurement period data (Q ₄ -Q ₁₃₎ the output absolute main substrate part 70 and the absolute period cycle consisting of a normal duty determination, the logic unit (70B) for the tolerance of the judgment and cycle of tolerance logic And a flip-flop (FF ₉ , FF ₁₀ ), when the normal determination signal is applied twice from the absolute period determination and period error allowance logic unit 70 twice (T2, T4), and an output decision signal storage unit 60 that, the aND gate (AD _3), the buffer (B _4), an inverter (I ₅₎ and normal display That consists of a light emitting diode (LED ₂₎ is configured as a normal display (90) indicating that the decision signal storage unit 60, a high potential is supplied to the frequency and the duty of the output waveform is normal when both from the 80, in this way When described in detail with reference to Figures 1, 4 to 6 attached to the operation and effects of the present invention configured as follows.

제1a, b도에서와 같이 교대출력되는 두 구형파는 익스클루시브 오아게이트(EXOR₁)로 입력되어 출력은 제1c도와 같이 최초의 저전위 상태후, 31.2MS의 고전위상태와 968.8MS의 저전위 상태로 이어지는 구형파로 변환되고, 최초의 저전위 상태시 제1카운터(20)는 리세트된다.As shown in Figs. 1a and b, the two square waves alternately output are input to the exclusive OA gate (EXOR ₁ ), and the output is 31.2MS high potential and 968.8MS low after the initial low potential as shown in Fig. 1c. A square wave is converted into a potential state, and the first counter 20 is reset in the first low potential state.

첫째, T₁주기(31.2MS)의 고전위 구간동안 상기 제1카운터(20)는 10KHz의 클럭을 카운트하여 다음 968.8MS(T₁주기)의 저전위상태 변이전까지 카운트를 계속한다.First, during the high potential period of T ₁ cycle (31.2MS), the first counter 20 counts a clock of 10KHz and continues counting until the next low potential state transition of 968.8MS (T ₁ cycle).

상기 제1카운터(20)가 카운트를 계속하는 동안 그 제1카운터(20)의 출력(Q₄-Q₈)은 T₁의 절대주기 판정 논리회로인 익스쿨루시브 오아게이트(EXOR₂-EXOR₆)의 일측입력으로 공급되고, 그의 하위 4비트 출력(Q₀-Q₃)은 정상듀티를 판정하는 정상듀티판정 논리부(50B)로 입력되어 T₁주기의 카운트 결과를 판정한다.While the first counter 20 continues counting, the output Q ₄ -Q ₈ of the first counter 20 is an exclusive ogate (EXOR ₂ -EXOR) which is an absolute period determination logic circuit of T ₁ . ₆ ), and the lower 4 bit outputs Q ₀ -Q ₃ thereof are input to the normal duty determination logic section 50B for determining the normal duty to determine the count result of the T ₁ cycle.

T₁주기의 고전위 상태 유지시간이 정확하게 31.2MS 동안 계속되면 상기 제1카운터(20)는 결국 31.2MS동안 10Kz의 클럭을 카운트하여 312개의 클럭을 카운트하게되고, 이때 이의 출력은 0100111000(Q₉-Q₀)가 된다.If the high potential state holding time of the T ₁ cycle continues for exactly 31.2 MS, the first counter 20 eventually counts 10Kz of the clock for 31.2 MS to count 312 clocks, and its output is 0100111000 (Q _9). -Q ₀ ).

여기서, 출력주기의 ±1카운트 오차의 허용을 위하여 제4도와 같은 ±1의 오차에러 보정회로를 이용하게 된다.Here, in order to allow ± 1 count error of the output period, an error error correction circuit of ± 1 as shown in FIG. 4 is used.

따라서, 구형파의 T₁주기의 고전위상태 유지시간이 31.2MS±0.1MS 동안 계속될 경우 제 L카운터(20)의 출력은 제5도와 같이된다.Therefore, when the high potential holding time of the T ₁ cycle of the square wave is continued for 31.2MS ± 0.1MS, the output of the L counter 20 becomes as shown in FIG.

상기 제1카운터(20)의 출력이 제5도에서와 같이 출력되는 3가지 경우에만 노아게이트(NOR₂)에 고전위가 출력되고, 이때 그 노아게이트(NOR₂)의 출력에 생성되는 상승 에지에 의하여 플립플롭(FF₇)의 출력단자(Q)에 고전위가 출력되어 플립플롭(FF₈)의 입력단자(D)에 고전위가 제공된다.Rising edge which is the first output of the first counter 20 and outputs a high potential to the NOR gate (NOR ₂₎ 3 gaji Only outputted as shown in FIG. 5, this time produced in the output of the NOR gate (NOR ₂₎ The high potential is output to the output terminal Q of the flip-flop FF ₇ by providing a high potential to the input terminal D of the flip-flop FF ₈ .

둘째, 다음 968.8MS(T₂주기)의 저전위 상태가 시작되는 순간 상기 제1카운터(20)의 클리어 단자()에 저전위가 공급되기 시작하므로 그 제1카운터(20)가 리세트되어 그의 출력단자(Q₀-Q₁₀)에 모든 저전위가 출력되고, 이에따라 노아게이트(NOR₂)에 저전위가 출력됨과 동시에, 제2카운터(30)의 클리어단자()에는 968.8MS동안 인버터(I₄)를 통해 고전위가 공급되므로 10KZ의 클럭을 카운트하기 시작하여 T₃주기의 변이 전까지 카운트를 계속하게 된다.Second, at the start of the next low potential state of 968.8MS (T ₂ cycles), the clear terminal of the first counter 20 ( ), The first counter 20 is reset so that all low potentials are outputted at its output terminals Q ₀ -Q ₁₀ , and thus low potentials are outputted to the noah gate NOR ₂ . At the same time, the clear terminal of the second counter (30) The high potential is supplied through the inverter (I ₄ ) for 968.8MS, so it starts counting the clock of 10KZ and continues counting until the transition of T ₃ cycles.

상기 제2카운터(30)가 카운트를 행하는 동안 그의 출력(Q₄-Q₈)은 T₂의 절대주기 판정 회로인 익스클루시브 오아게이트(EXOR₉-EXOR₁₈)의 일측입력으로 제공되고, 그 제2카운터(30)의 출력(Q₀-Q₃)은 출력주기의 오차가 ±1로 카운트될 때 이를 정상듀티로 판정하는 정상듀티판정 논리부(50B)에 공급되어 이로부터 T₂주기의 카운트 결과가 판정되고, 그 판정결과가 출력된다.While the second counter 30 counts, its outputs Q ₄ -Q ₈ are provided to one side inputs of the exclusive OA gates EXOR ₉ -EXOR ₁₈ , which are absolute period determination circuits of T ₂ . the output of the second counter _{_{(30) (Q 0 -Q 3}} ) when the error of the output period to be counted by ± 1 is supplied it to the normal duty decision logic unit (50B) for determining the normal duty of the period T ₂ from which The count result is determined, and the determination result is output.

T₂주기의 저전위 출력시간이 정확하게 968.8MS 동안 계속 유지되면, 상기 제2카운터(30)는 결국, 968.8MS동안 10Kz의 클럭을 카운트하게 되므로 9688개의 클럭이 카운트되어 이 제2카운터(30)의 출력은 (Q₁₄-Q₀)은 010010111011000이 된다.If the low potential output time of the period T ₂ is maintained for exactly 968.8 MS, the second counter 30 eventually counts a clock of 10Kz for 968.8 MS, so that 9688 clocks are counted and the second counter 30 The output of (Q ₁₄ -Q ₀ ) becomes 010010111011000.

여기서, 출력주기의 ±1카운트 오차의 허용을 위하여 제4도의 오차에러 보정회로를 이용한다.Here, the error error correction circuit of FIG. 4 is used to allow ± 1 count error of the output period.

상기 에러 보정회로의 최종출력인 오아게이트(OR₁₂)는 상기 제2카운터(30)의 출력(Q₃-Q₀)이 각각 ＂0111＂, ＂1000＂, ＂1001＂인 경우에만 저전위를 출력하게 된다.The oragate OR ₁₂ , which is the final output of the error correction circuit, may generate a low potential only when the outputs Q ₃ -Q ₀ of the second counter 30 are '0111', '1000', and '1001', respectively. Will print.

따라서, 구형파의 T₂의 저전위주기가 968.8MS±0.1MS 동안의 제2카운터(30)의 출력은 제6도와 같이된다.Therefore, the output of the second counter 30 while the low potential period of T ₂ of the square wave is 968.8MS ± 0.1MS becomes as shown in FIG.

상기 제2카운터(30)의 출력이 제6도와 같이 출력되는 경우에만 노아게이트(NOR₄)에 고전위가 출력되고, 그 노아게이트(NOR₄)에 출력되는 고전위 상승에지에서 플립플롭(FF₉)의 출력단자(Q)에 고전위가 출력되고, 이 고전위가 다음단 플립플롭(FF₁₀)의 입력단자(D)에 공급된다.Wherein the only the high potential to the NOR gate (NOR ₄₎ If the output of the second counter 30 is output as the sixth assist is output, the flip-flop (FF in the NOR gate (NOR ₄₎ the high potential rising edge is output to the _The high potential is output to the output terminal Q of ₉ ), and this high potential is supplied to the input terminal D of the next flip-flop FF ₁₀ .

셋째, 31.2MS의 제3주기(T₃)가 되면, 상기 첫번째의 동작이 반복되어 플립플롭(FF₈)의 출력단자(Q)에 고전위가 출력된다.Third, when the third period T ₃ of 31.2MS is reached, the first operation is repeated to output a high potential to the output terminal Q of the flip-flop FF ₈ .

넷째, 968.8MS의 제4주기(T₄)가 되면, 상기 둘째의 동작이 반복 수행되어 플립플롭(FF₁₀)의 출력단자(Q)에 고전위가 출력된다.Fourth, when the fourth period T ₄ of 968.8MS is reached, the second operation is repeatedly performed to output a high potential to the output terminal Q of the flip-flop FF ₁₀ .

결국, T₁, T₂, T₃, T₄주기가 모두 정상적으로 출력되는것이 확인되면, 결과적으로 두 구형파는 정상출력되는 것이므로 이때, 앤드게이트(AD₃)에 고전위가 출력되고, 이는 버퍼(B₂) 및 인버터(I₅)를 통해 저전위로 출력되므로 이때, 정상표시용 발광다이오드(LED₂)가 점등되어 사용자는 현재 출력되는 두 구형파가 정상적으로 출력되고 있다는 것을 인지할 수 있게된다.After all, if it is confirmed that the T ₁ , T ₂ , T ₃ , and T ₄ cycles are normally output, as a result, the two square waves are normally output, and at this time, a high potential is output to the AND gate AD ₃ , which is a buffer ( Since B ₂ ) and the inverter I ₅ are output at low potential, the light emitting diode LED ₂ for normal display is turned on so that the user can recognize that two square waves currently being output are normally output.

다섯째, 구형파의 신호가 출력되지 않는 에러의 검출을 살펴보면, 구형파의 신호가 출력되지 않을때, 익스클루시브 오아게이트(EXOR₁)는 계속 저전위를 출력하므로 이때, 제2카운터(30)만 12KHz의 클럭신호를 카운트하여 그 카운터(30)의 출력단자(Q₁₅)에 고전위가 출력되는 순간부터 오아게이트(OR₁)에 고전위가 출력되고, 이는 다시 오아게이트(OR₄) 및 버퍼(B₁) 및 인버터(I₂)에 인가되어 그의 출력단자에 저전위가 출력되므로 이때, 에러검출 표시용 발광다이오드(LED₁)가 점등되고, 이에따라 사용자는 현재 에러가 발생된 사실을 인지하게 된다.Fifth, when looking at the detection of the error that the square wave signal is not output, when the square wave signal is not output, the exclusive OA gate (EXOR ₁ ) continues to output a low potential, at this time, only the second counter 30 12KHz of the clock to the signal count and the output is the high potential to that from the output terminal moment that the high potential is output to the (Q ₁₅₎ of the counter 30 Iowa gate (OR _1), which in turn Iowa gate (OR ₄₎ and a buffer ( B ₁ ) and the inverter (I ₂ ) is applied to the output terminal of the low potential is output at this time, the error detection display LED (LED ₁ ) is turned on, accordingly the user is aware that the current error has occurred. .

여섯째, EXOR(익스클루시브 오아게이트₁)에 출력되는 파형의 고전위 유지시간을 31.2MS, 저전위 유지 시간을 968.8MS로 규정주기를 설정하였다면, 그 출력파형의 고전위 유지시간이 31.4MS보다 크거나 저전위 유지시간이 969.0MS보다 클때 에러 검출신호가 발생되는데, 이하, 각각의 경우에 대한 에러 처리과정을 설명한다.Sixth, if the period specified for the high potential holding time of the waveform output to EXOR (exclusive oragate ₁ ) is 31.2 MS and the low potential holding time is 968.8 MS, the high potential holding time of the output waveform is higher than 31.4 MS. An error detection signal is generated when the large or low potential holding time is larger than 969.0MS. Hereinafter, an error processing procedure for each case will be described.

고전위 주기 ≥ 31.4MS의 에러처리Error handling of high potential period ≥ 31.4MS

제1카운터(20)의 클리어 단자() 및 플립플롭(FF₁)의 클리어 단자()에 고전위가 공급됨에 따라 제1카운터(20)는 카운트를 계속하여 31.1MS를 카운트하는 순간, 이의 출력단자(Q₁₀-Q₀)에 ＂00100110111＂이 출력되므로 노아게이트(NOR₂)의 출력이 고전위로 변환되고, 이에따라 플립플롭(FF₇)의 출력단자(Q)에 고전위가 출력됨과 아울러 플립플롭(FF₁)의 클럭단자(CLK)에 저전위가 공급된다.Clear terminal of the first counter 20 ) And the clear terminal of the flip-flop (FF ₁ ) ), The first counter 20 as the high potential is supplied to the is continuously counting time for counting the 31.1MS, because "00,100,110,111" is output to its output terminal (Q ₀ -Q ₁₀₎ of the NOR gate (NOR ₂₎ The output is converted to high potential, and accordingly, the high potential is output to the output terminal Q of the flip-flop FF ₇ and the low potential is supplied to the clock terminal CLK of the flip-flop FF ₁ .

이와같은 상태에서 상기 제1카운터(20)가 3회 더 카운트하여 그의 카운트 값이 314(31.4MS)가 되는 순간 오아게이트(OR₈)에 고전위가 출력되므로 상기 노아게이트(NOR₂)에 저전위가 출력되고, 이에따라 상기 플립플롭(FF₁)의 클럭단자(CLK)에 상승 에지신호가 공급되어 이의 출력단자(Q)에 고전위가 출력되며, 이 고전위 출력이 오아게이트(OR₂),(OR₄) 및 버퍼(B₁)를 통해 인버터(I₂)에 공급되므로 그 인버터(I₂)의 출력단자에 저전위가 출력되어 에러검출 표시용 발광다이오드(LED₁)가 점등된다.In this state, since the first counter 20 counts three more times and the count value is 314 (31.4MS), the high potential is output to the ORA gate OR ₈ , so that the low value is applied to the NOA gate NOR ₂ . The potential is output, and accordingly, the rising edge signal is supplied to the clock terminal CLK of the flip-flop FF ₁ to output the high potential to the output terminal Q thereof, and the high potential output is the oragate OR ₂ . Since, OR ₄ is supplied to the inverter I ₂ through the buffer B ₁ and a low potential is output to the output terminal of the inverter I ₂ , the LED for detecting an error detection LED ₁ is turned on.

저전위 상태주기 ≥ 969.2MS의 에러처리Error handling of low potential state period ≥ 969.2MS

제2카운터(30)의 클리어 단자() 및 플립플롭(FF₂)의 클리어 단자()에서 고전위가 공급됨에 따라 제2카운터(30)는 카운트를 시작하여 968.7MS를 카운트하는 순간 자신의 출력단자(Q₁₅-Q₀)에 ＂0010010111010111＂이 출력하게되므로 노아게이트(NOR₄)의 출력전위가 고전위로 변환되면서 플립플롭(FF₉)의 출력단자(Q)에 고전위가 출력됨과 아울러 플립플롭(FF₂)의 클럭단자(CLK)에 저전위가 공급된다.Clear terminal of the second counter 30 ( ) And flip terminal (FF ₂ ) ), The second counter 30 as a high potential is supplied at the moment to start the count for counting the 968.7MS to their output terminals (Q ₀ -Q ₁₅₎ so that "0010010111010111", the output NOR gate (NOR ₄₎ As the output potential of is converted into a high potential, the high potential is output to the output terminal Q of the flip-flop FF ₉ and a low potential is supplied to the clock terminal CLK of the flip-flop FF ₂ .

이와같은 상태에서 상기 제2카운터(30)가 3회 더 카운트하여 그의 카운트 값이 9690(969.0MS)가 되는 순간 오아게이트(OR₁₂)에 고전위가 출력되므로 노아게이트(NOR₄)에 저전위가 출력됨과 동시에 상기 플립플롭(FF₂)의 클럭단자(CLK)에 고전위가 공급되면서 이의 출력단자(Q)에 고전위가 출력되므로 상기 에러검출 표시용 발광다이오드(LED₁)가 점등된다.In this state, when the second counter 30 counts three more times and the count value becomes 9690 (969.0MS), the high potential is output to the oragate OR ₁₂ , and thus the low potential to the noagate NOR ₄ . The high potential is output to the output terminal Q while the high potential is supplied to the clock terminal CLK of the flip-flop FF ₂ and the error detection display LED ₁ is turned on.

일곱째, 상기 익스클루시브 오아게이트(EXOR₁)에 출력되는 파형의 고전위 유지시간을 31.2MS, 저전위 유지시간을 968.8MS로 규정주기를 설정하였을때, 규정주기보다 작은 주기에 대한 에러의 검출과정을 설명하면 다음과 같다.Seventh, when a prescribed period is set to have a high potential holding time of 31.2 MS and a low potential holding time of 968.8 MS of a waveform output to the exclusive oragate EXOR ₁ , an error is detected for a period smaller than the prescribed period. The process is as follows.

고전위상태 주기 ≥ 31.0MS의 에러처리Error handling of high potential period ≥ 31.0MS

최초의 상승에지 신호가 공급될때 플립플롭(FF₅, FF₆)의 클럭단자()에 고전위가 공급되고, 이에따라 플립플롭(FF₅)의 출력단자(Q)에 고전위가 출력되고, 이 고전위는 다음단 플립플롭(FF₆)의 입력단자(D)에 공급된다.Clock terminal of flip-flop (FF ₅ , FF ₆ ) when first rising edge signal is supplied Is supplied to the output terminal Q of the flip-flop FF ₅ , and the high potential is supplied to the input terminal D of the next flip-flop FF ₆ .

구형파 신호의 유지시간이 31.1MS보다 작으므로 노아게이트(NOR2)의 출력은 저전위상태로 유지되고, 플립플롭(FF₅),(FF₆)의 클리어 단자()의 전위에는 아무런 변화가 없어 고전위상태가 유지된다.Since the holding time of the square wave signal is less than 31.1 MS, the output of the NOA gate NOR2 is kept at a low potential state, and the clear terminals of the flip-flops FF ₅ and FF ₆ ( There is no change in the potential of) and the high potential state is maintained.

그다음 익스클루시브 오아게이트(EXOR₁)에 출력되는 파형의 고전위 구간인 T₃주기가 될때, 플립플롭(FF₆)의 입력단자(D) 및 클리어 단자()에 고전위 공급되고 있으므로 T₃주기의 상승에지에 의하여 그의 출력단자(Q)에 고전위가 출력되고, 이 고전위는 오아게이트(OR₃),(OR₄) 및 버퍼(B₁)를 통해 인버터(I₂)에 공급되어 그 인버터(I₂)의 출력단자에 저전위가 출력되므로 이때, 에러검출 표시용 발광다이오드(LED₁)가 점등된다.Then, when the period T _3, which is the high potential section of the waveform output to the exclusive oragate EXOR ₁ , is input terminal D of the flip-flop FF ₆ and the clear terminal ( The high potential is supplied to the output terminal Q by the rising edge of the period T _3, and the high potential is supplied to the oragates OR ₃ , OR ₄ and the buffer B ₁ . via an inverter (I ₂₎ is supplied to the inverter, so that the low potential is output to the output terminal of the (I ₂₎ in this case, for the error detection display light-emitting diode (LED ₁₎ is turned on.

저전위 상태 주기 ≥ 968.6MS의 에러처리Error handling of low potential state period ≥ 968.6MS

상기 익스클루시브 오아게이트(EXOR₁)에 출력되는 파형의 T₂주기에서 저전위 상태로될때 발생되는 하강 에지신호가 인버터(I₁)를 통해 상승에지 신호로 반전되어 플립플롭(FF₃),(FF₄)의 클럭단자(CLK)에 인가되고, 이때 그 플립플롭(FF₃),(FF₄)의 클리어단자(CLR)에 고전위가 공급되고, 그 플립플롭(FF₃)의 입력단자(D)에 고전위가 공급되므로 그 플립플롭(FF₃)의 출력단자(Q)에 고전위가 출력되고, 이 고전위는 다음단 플립플롭(FF₄)의 입력단자(D)에 공급된다.The falling edge signal generated when the low potential state is generated in the period T ₂ of the waveform output to the exclusive oragate EXOR ₁ is inverted to the rising edge signal through the inverter I ₁ to flip-flop FF ₃ , is applied to the clock terminal (CLK) of (FF _4), wherein the flip-flop (FF _3), a high potential is supplied to the clear terminal (CLR) of (FF _4), the input terminal of the flip-flop (FF ₃₎ Since the high potential is supplied to (D), the high potential is output to the output terminal Q of the flip-flop FF ₃ , and this high potential is supplied to the input terminal D of the next flip-flop FF ₄ . .

구형파 신호의 T₂주기에서 저전위 유지시간이 968.7MS보다 작으므로 상기 노아게이트(NOR₄)의 출력과 상기 플립플롭(FF₃),(FF₄)의 클리어 단자()에 공급되는 전압에는 아무런 변화가 없게된다.Since the low potential holding time is less than 968.7MS in the T ₂ period of the square wave signal, the output of the NOA gate NOR ₄ and the clear terminals of the flip-flops FF ₃ and FF ₄ ( There is no change in the voltage supplied to).

이후, T₄주기의 저전위가 출력되기 시작할때, 상기 플립플롭(FF₄)의 클리어단자(CLR)와 입력단자(D)에는 고전위가 공급되므로 있으므로 T₄주기의 하강에지신호에 의하여 그 플립플롭(FF₄)의 출력단자(Q)에 고전위가 출력됨에 따라 상기 에러검출 표시용 발광다이오드(LED₁)가 점등된다.Then, when the low potential of the T ₄ cycle starts to be output, since the high potential is supplied to the clear terminal (CLR) and the input terminal (D) of the flip-flop (FF ₄ ), because of the falling edge signal of the T ₄ cycle As the high potential is output to the output terminal Q of the flip-flop FF ₄ , the error detection display LED ₁ is turned on.

여덟째, 상기의 에러 발생 요인에 의하여 오아게이트(OR₄)의 출력단자에 한번이라도 고전위가 출력되면 이 고전위가 인버터(I₆)를 통해 저전위로 반전된 후, 다시 앤드게이트(AD₄)를 통해 플립플롭(FF₇), (FF₈), (FF₉), (FF₁₀)의 클리어 단자()에 공급되어 그 플립플롭(FF₇), (FF₈), (FF₉), (FF₁₀)이 클리어 되므로 이들로부터 저전위가 출력되어 정상 표시용 발광다이오드(LED₂)는 소등상태를 유지하게 된다.Eighth, if the high potential is output to the output terminal of the OR gate OR ₄ at least once due to the error occurrence factor, the high potential is inverted to the low potential through the inverter I ₆ , and then the AND gate AD ₄ is again. Clear terminal of flip-flop (FF ₇ ), (FF ₈ ), (FF ₉ ), (FF ₁₀ ) ) And its flip-flops (FF ₇ ), (FF ₈ ), (FF ₉ ), and (FF ₁₀ ) are cleared, so low potentials are output from them, so that the normal display LED (LED ₂ ) remains off. Done.

단, 외부에서 리세트신호()를 인가하면, 앤드게이트(AD₁-AD₄)를 통해 플립플롭(FF₃-FF₁₀)에 저전위가 공급되므로 그 플립플롭(FF₃-FF₁₀)이 리세트된다.However, externally reset signal ( ) It is applied to, the AND gate (that is a flip-flop (FF ₃ -FF ₁₀₎ is re-set so that the potential is supplied to the flip-flop (FF ₃ -FF ₁₀₎ through the AD ₁ -AD _4).

이상에서 상세히 설명한 바와같이 본 발명은 주파수 및 듀티에러의 검출회로를 간단하게 구성하여 원가를 절감시키고, 이를 병렬로 구성하여 동시에 여러개의 집적소자에 대한 에러 검출이 가능하게 하며, 에러에 대한 허용오차를 설정할 수 있게하고, 더욱이 특정 출력부에서 출력되는 구형파의 주파수 및 듀티를 모니터링하는 회로에 적용시킬 경우 에러 발생주기에서 실시간으로 에러를 검출할 수 있는 이점이 있다.As described in detail above, the present invention simply reduces the cost by configuring the detection circuit of frequency and duty error, and configures them in parallel to allow error detection for multiple integrated devices at the same time, and tolerates errors. In addition, it can be set, and moreover, when applied to a circuit for monitoring the frequency and duty of the square wave output from a specific output unit, there is an advantage that an error can be detected in real time in an error occurrence cycle.

Claims

익스클루시브 오아게이트(EXOR₁)를 통해 교대 출력되는 두 구형파의 고전위 유지시간동안 소정 주기의 클럭을 카운트하는 제1카운트(20)와, 상기 익스클루시브 오아게이트(EXOR₁)에 출력되는 구형파의 저전위 유지시간동안 소정주기의 클럭을 카운트하는 제2카운터(30)와, 상기 제1,2카운터(20,30)의 카운트값이 규정치에서 벗어날때 에러를 표시하는 에러 표시부(40)와, 상기 제1카운터(20)에서 출력되는 고전위 주기 카운트 값에 대하여 절대주기와 오차허용범위 에러에 대한 판정신호를 출력하는 절대주기판정 및 주기오차허용논리부(50)와, 상기 절대주기판정 및 주기오차허용논리부(50)로부터 정상 판정신호가 연속적으로 두번 인가될때 고전위를 출력하는 판정신호 저장부(60)와, 상기 제2카운터(30)에 출력되는 고전위 주기에 대하여 절대주기와 오차허용 범위에러에 대한 판정신호를 출력하는 절대주기판정 및 주기오차허용논리부(70)와, 상기 절대주기판정 및 주기오차허용논리부(70)로 부터 정상 판정신호가 연속적으로 두번 인가될때 고전위를 출력하는 판정신호 저장부(80)와, 상기 판정신호 저장부(60), (80)로 부터 모두 고전위가 공급될때 출력파형에 대한 주파수 및 듀티가 정상임을 표시하는 정상 표시부(90)로 구성한 것을 특징으로하는 구형파의 듀티 에러 검출 회로.Exclusive Iowa gate and a first counter (20) for counting a clock having a predetermined period while the high potential hold time of two square wave are alternately output via the (EXOR _1), which is output to the exclusive Iowa gate (EXOR ₁₎ A second counter 30 for counting a clock of a predetermined period during the low potential holding time of the square wave, and an error display unit 40 for displaying an error when the count values of the first and second counters 20 and 30 deviate from a specified value; And an absolute period determination and periodic error tolerance logic unit 50 for outputting a determination signal for an absolute period and an error allowable range error with respect to the high potential period count value output from the first counter 20, and the absolute period. The determination signal storage unit 60 outputs a high potential when the normal determination signal is applied twice in succession from the determination and period error tolerance logic unit 50, and the absolute high frequency period output to the second counter 30. Period and error tolerance Absolute period determination and periodic error allowable logic unit 70 for outputting a determination signal for the above error, and high potential when the normal determination signal is applied twice in succession from the absolute period determination and period error allowable logic unit 70 A determination signal storage unit 80 to output and a normal display unit 90 indicating that the frequency and duty for the output waveform are normal when high potentials are supplied from the determination signal storage units 60 and 80, respectively. A duty wave detection circuit for square waves.

제1항에 있어서, 에러 표시부(40)는 상기 판정신호 저장부(60)의 출력신호를 클럭신호로 하고, 익스클루시브 오아게이트(EXOR₁)의 출력신호를 클리어신호로 동작하는 플립플롭(FF₁)과, 판정신호 저장부(80)의 출력신호를 클럭신호로 공급받고, 상기 익스클루시브 오아게이트(EXOR₁)에서 출력되는 신호의 반전신호를 클리어신호로 하여 동작하는 플립플롭(FF₂)과, 서로 직렬접속되어 상기 판정신호 저장부(80)의 출력신호를 클리어신호로 공급받고, 상기 익스클루시브 오아게이트(EXOR₁)의 출력신호를 클럭신호로 공급받아 동작하는 플립플롭(FF₃), (FF₄)과, 서로 직렬접속되어 상기 판정신호 저장부(60)의 출력신호를 클리어신호로 공급받고, 상기 익스클루시브 오아게이트(EXOR₁)의 출력신호를 클럭신호로 공급받아 동작하는 플립플롭(FF₅), (FF₆)과, 상기 플립플롭(FF₁-FF₆)의 출력신호와 상기 제1,2 카운터(20),(30)의 최상위 출력신호가 오아링된 신호에 따라 에러검출을 표시하는 에러검출 표시용 발광다이오드(LED₁)로 구성한 것을 특징으로 하는 구형파의 듀티 에러 검출 회로.The flip-flop according to claim 1, wherein the error display unit 40 uses the output signal of the determination signal storage unit 60 as a clock signal and operates the output signal of the exclusive orifice EXOR ₁ as a clear signal. FF ₁ ) and a flip-flop FF which receives the output signal of the determination signal storage unit 80 as a clock signal and operates with the inverted signal of the signal output from the exclusive OR gate EXOR ₁ as a clear signal. ₂ ) and a flip-flop which is connected in series with each other and receives an output signal of the determination signal storage unit 80 as a clear signal, and receives and outputs an output signal of the exclusive oragate EXOR ₁ as a clock signal. FF ₃ ) and (FF ₄ ), which are connected in series with each other, receive the output signal of the determination signal storage unit 60 as a clear signal, and supply the output signal of the exclusive oar gate EXOR ₁ as a clock signal. a flip-flop that accepts the operation _{_{(FF 5), (FF 6}} ) and the Lip-flop (FF ₁ -FF ₆₎ and the output signal of the first and second counters 20, 30, the top-level output signal is Iowa error detection for the light emitting diode display for displaying error detection according to a ring signal (LED of A square wave duty error detection circuit comprising: ₁ ).

제1항에 있어서, 절대주기판정 및 주기오차허용 논리부(50)는 상기 제1카운터(20)의 출력값(Q₄Q₈)을 기준값과 각기 비교하는 익스클루시브 오아게이트(EXOR₂-EXOR₆)와, 상기 제1카운터(20)의 출력값(Q₁,Q₂)을 낸드조합하는 낸드게이트(ND₁) 및 오아링하는 오아게이트(OR₇)와, 상기 제1카운터(20)의 출력값(Q₀,Q₃)을 노아링하는 노아게이트(NOR₁)와, 상기 제1카운터(20)의 출력값(Q₃)과 낸드게이트(ND₁)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(EXOR₇)와, 상기 제1카운터(20)의 출력값(Q₃)과 오아게이트(OR₇)의 출력을 배타적오아링하는 익스클루시브 오아게이트(EXOR₈)와, 상기 각 게이트(EXOR₆-EXOR₈),(NOR₁)의 출력을 노아링하여 출력하는 노아게이트(NOR₂)로 구성한 것을 특징으로 하는 구형파의 듀티 에러 검출 회로.The method of claim 1, wherein the exclusive Iowa gate for determining an absolute period and period tolerance logic unit 50 are each compare the output value (Q ₄ Q ₈₎ of the first counter 20 with a reference value (EXOR ₂ -EXOR ₆ ), the NAND gate ND ₁ for NAND combining the output values Q ₁ and Q _{2 of} the first counter 20, the ora gate OR _{7 for} ringing, and the first counter 20. the output value (Q _0, Q ₃₎ of quinoa ring NOR gate (NOR ₁₎ and, exclusive of the output of the output value (Q ₃₎ and a NAND gate (ND ₁₎ of the first counter 20 ring exclusive Iowa that Iowa gate (EXOR ₇₎ and, with the exclusive Iowa gate (EXOR ₈₎ to ring exclusive Iowa the output of the output value (Q ₃₎ and Iowa gate (OR ₇₎ of the first counter 20, the respective gates ( EXOR _6- EXOR ₈ ), The duty error detection circuit of the square wave, characterized by consisting of a NOR gate (NOR ₂ ) for outputting the output of (NOR ₁ ).

제1항에 있어서, 절대주기판정 및 주기오차허용 논리부(70)는 상기 제2카운터(30)의 출력값(Q₄-Q₁₃)을 기준값과 각기 비교하는 익스클루시브 오아게이트(EXOR₉-EXOR₁₈)와, 상기 제2카운터(30)의 출력값(Q₁,Q₂)을 낸드 조합하는 낸드게이트(ND₂) 및 오아링하는 오아게이트(OR₁₁)와, 상기 제2카운터(30)의 출력값(Q₀,Q₃)을 노아링하는 노아게이트(NOR₃)와, 상기 제2카운터(30)의 출력값(Q₃)과 낸드게이트(ND₂)의 출력을 배타적 오아링하는 익스클루시브 오아게이트(EXOR₁₉)와, 상기 제2카운터(30)의 출력값(Q₃)과 오아게이트(OR₁₁)의 출력을 배타적오아링하는 익스클루시브 오아게이트(EXOR₂₀)와, 상기 각 게이트(EXOR₉-EXOR₂₀),(NOR₃)의 출력을 노아링하여 출력하는 노아게이트(NOR_{4/SB>)로 구성한 것을 특징으로 하는 구형파의 듀티 에러 검출 회로.} Wherein in the first EXOR, the absolute period is determined and a tolerance cycle logic 70 is exclusive Iowa gate for each compare the output value (Q ₄ -Q ₁₃₎ of the second counter 30 and the reference value (in the ₉ - EXOR ₁₈ , a NAND gate ND ₂ that NAND-combines the output values Q ₁ and Q _{2 of} the second counter 30, and an ORing gate OR ₁₁ , and the second counter 30. Exclusive for exclusively ringing the output of the NAND gate (NOR ₃ ) and the output of the second counter 30, the output value (Q ₃ ) and the NAND gate (ND ₂ ) of the output (Q ₀ , Q ₃ ) of the sieve Iowa gate (EXOR ₁₉₎ and said first and exclusive Iowa gate (EXOR _20), which ring exclusive Iowa the output of the output value (Q ₃₎ and Iowa gate (OR ₁₁₎ of the second counter 30, each of the gate _{A square wave duty error detection circuit comprising a} NOA gate (NOR _{4 / SB>) for} outputting the output of (EXOR ₉ -EXOR ₂₀ ) and (NOR ₃ ) _.