KR930011571B1

KR930011571B1 - Rectangular wave frequency & duty error detect circuit

Info

Publication number: KR930011571B1
Application number: KR1019910012123A
Authority: KR
Inventors: 배정환
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1991-07-16
Filing date: 1991-07-16
Publication date: 1993-12-11
Also published as: KR930003560A

Abstract

The detection circuit decides the error limitation of frequency and duty error and generates the control signals when error is over the error limitation. The circuit includes a counter (100) for counting periods (T1),(T2),(T3),(T4) by to the outputted square waves, a normal period decision unit (200) for outputting the decision signal whether the normal duty or not, a normal display unit (200') for displaying the normal square wave duty, and a duty error detection unit (300) for displaying the error.

Description

반전대칭형 구형파의 주파수 및 듀티 에러 검출회로Frequency and Duty Error Detection Circuit of Inverted Symmetric Square Wave

제1도는 반전대칭 구형파의 예시도.1 is an illustration of an inverted symmetric square wave.

제2도는 일반적인 구형파 주파수 도 듀티 에러 검출회로도.2 is a typical square wave frequency diagram duty error detection circuit.

제3도는 본 발명 반전대칭형 구형파의 주파수 및 듀티 에러 검출회로도.3 is a frequency and duty error detection circuit diagram of the inverted symmetric square wave of the present invention.

제4a도는 측정되는 구형파의 듀티의 오차가 ±1카운트 범위일때는 정상듀티출력으로 판정하도록 에러보정을 위한 논리회로 예시도이고, b는 a도의 진리표.4A is an example of a logic circuit for error correction to determine a normal duty output when an error of a measured square wave duty is within a range of ± 1 count, and b is a truth table of FIG.

제 5 도는 카운터부의 출력표.5 is an output table of the counter unit.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 구형파 발생부 20 : 제1카운터10: square wave generator 20: the first counter

30 : 제2카운터 40 : 제3카운터30: second counter 40: third counter

50 : 제4카운터 60-90 : 정상주기 판정회로50: fourth counter 60-90: normal cycle determination circuit

60A-90A : 절대주기 판정회로60A-90A: Absolute Period Judgment Circuit

60B-90B : 듀티오차 에러보정 논리부60B-90B: Duty difference correction logic

60C-90C : 주기별 듀티 에러 검출회로 100 : 카운터부60C-90C: Cycle duty detection circuit 100: Counter

200 : 정상주기 판정부 200' : 정상 표시부200: normal cycle determination unit 200 ': normal display unit

300 : 듀티에러 검출부300: duty error detection unit

EXOR1-EXOR24 : 익스클루시브 오아게이트EXOR1-EXOR24: Exclusive Oagate

EXNOR1-EXNOR4 : 익스클루시브 노아게이트EXNOR1-EXNOR4: Exclusive Noah Gate

OR1-OR18 : 오아게이트 AD1-AD6 : 앤드게이트OR1-OR18: Oagate AD1-AD6: Endgate

NOR1-NOR8 : 노아게이트 B1 : 버퍼NOR1-NOR8: Noah gate B1: Buffer

LED1 : 에러 검출표시용 발광다이오드LED1: LED for error detection display

LED2 : 정상표시용 발광다이오드LED2: Normal display light emitting diode

본 발명은 구형파의 주파수 및 듀티 에러 검출에 관한 것으로, 특히 주파수 및 듀티의 한계 에러를 허용할 수 있게 하고, 한계 에러를 초과하는 에러 발생시 실시간 처리로 에러 발생에 대한 대응 제어 신호를 발생할 수 있도록 한 반전대칭형 구형파의 주파수 및 듀티 에러 검출회로에 관한 것이다.The present invention relates to the detection of frequency and duty errors of square waves, and in particular, to tolerate limiting errors of frequency and duty, and to generate corresponding control signals for error generation in real time when an error exceeding the limiting error occurs. A frequency and duty error detection circuit of an inverted symmetric square wave.

제1도는 교대로 대칭출력되는 두 구형파의 예시도이고, 제2도는 일반적인 구형파의 주파수 및 듀티 에러 검출회로도로서 이에 도시한 바와같이, 구형파 출력(1)의 출력단자(OUT₁),(OUT₂)가 비교기(CP₁,CP₂),(CP₃,CP₄)의 일측 입력단자에 공통접속되고, 상기 비교기(CP₁,CP₂),(CP₃,CP₄)의 출력단자가 콘트롤 로직부(2A),(2B)를 각기 통해 에러 검출신호를 출력하는 오아게이트(OR)의 입력단자에 접속되며, 프로그래밍 제어 콘트롤러(3)에 타이밍 발생기(4A),(4B) 및 예상 출력데이타 메모리(5A),(5B)가 접속되고, 상기 타이밍 발생기 및 예상 출력데이타 메모리(4A,5A)(4B,5B)가 상기 콘트롤 로직(2A),(2B)에 각기 접속되어 구성된 것으로, 이와 같이 구성된 종래 회로의 작용을 설명하면 다음과 같다.1 is an exemplary diagram of two square waves alternately symmetrically output, and FIG. 2 is a frequency and duty error detection circuit diagram of a typical square wave. As shown therein, the output terminals OUT ₁ and OUT ₂ of the square wave output _{1 are} shown. ), a comparator _{_{(CP 1, CP 2),}} (CP 3, CP 4) being connected in common to one input terminal of the comparator _{_{(CP 1, CP 2),}} (CP 3, CP 4) output terminal control logic portion of the It is connected to an input terminal of the OR gate which outputs an error detection signal through (2A) and (2B), respectively, and is connected to a programming control controller 3 with a timing generator 4A, 4B and an expected output data memory ( 5A) and 5B are connected, and the timing generator and the expected output data memories 4A and 5A and 4B and 5B are connected to the control logic 2A and 2B, respectively. The operation of the circuit is as follows.

비교기(CP₁,CP₂),(CP₃,CP₄)로 입력된 구형파 출력은 기준전압(VOH)으로 비교되는 비교기(CP₁,CP₃)에서 제12도의 T₁, T₄주기시에 구형파가 고전위 상태로 출력되는지가 비교되고, 기준전압(VOL)으로 비교되는 비교기(CP₂,CP₄)에서 제1도의 T₂, T₃주기시에 구형파가 저전위 상태로 출력되는지가 비교된 후, 그 결과가 콘트롤 로직부(2A),(2B)로 입력된다.When the comparator _{_{(CP 1, CP 2),}} (CP 3, CP 4) a square wave output of the comparator (CP _1, CP ₃₎ of claim 12 degrees T _1, at which comparison with a reference voltage (VOH) input to the T ₄ cycles It is compared whether or not the square wave is output in the high potential state, and whether the square wave is output in the low potential state in the periods T ₂ and T ₃ of FIG. 1 in the comparators CP ₂ and CP ₄ compared to the reference voltage VOL. After that, the result is input to the control logic sections 2A and 2B.

한편, 프로그래밍 제어 콘트롤러(3)에 의하여 동작되는 타이밍 발생기(4A,4B)의 타이밍 출력과 각 타이밍별로 예상되는 출력 데이타가 저장된 예상데이타 메모리(5A,5B)의 출력이 콘트롤 조직부(2A),(2B)로 입력되어 각 타이밍별로 실제 출력되는 구형파가 예상출력데이타와 비교되어 예상출력데이타와 실제 구형파 출력이 같지 않으면 에러 발생신호를 출력하게 되어 있었다.On the other hand, the timing outputs of the timing generators 4A and 4B operated by the programming control controller 3 and the outputs of the predictive data memories 5A and 5B in which the output data to be predicted for each timing are stored are included in the control organization 2A, ( The square wave inputted by 2B) and actually outputted at each timing are compared with the expected output data, and if the expected output data and the actual square wave output are not the same, an error occurrence signal is output.

그러나 이와 같은 종래의 회로에 있어서는 구형파의 주파수 및 듀티 에러 검출에 필요한 모든 회로의 구성이 프로그래밍 제어 콘트롤러에 의하여 이루어지므로 하나의 콘트롤러로 하나의 직접소자만을 테스트할 수 밖에 없는 단점이 있고, 더욱이 측정되는 구형파의 주파수가 낮을수록 에러 검출에 많은 시간이 요구되며, 하드웨어의 구성이 복잡하여 그에 따른 원가가 상승되고, 듀티 에러 검출에 있어서, 구형파의 고전위, 저전위 주기를 측정한 후, 연산에 의하여 듀티가 산출되므로 검출시간이 많이 소요되는 결함이 있었다.However, in such a conventional circuit, since all circuits necessary for the detection of the frequency and duty error of the square wave are made by the programming control controller, only one direct device can be tested with one controller. The lower the frequency of the square wave, the more time is required for error detection, the more complicated the hardware configuration, the higher the cost, and in the duty error detection, after measuring the high potential and low potential period of the square wave, Since the duty is calculated, there is a defect that takes a long time for detection.

본 발명은 이와 같은 종래의 결함을 해결하기 위하여 동시에 여러개의 집적소자에 대한 에러를 검출하고, 간단한 구성으로 실시간 처리가 가능하게 창안한 것으로, 이를 첨부한 도면에 의하여 상세히 설명한다.The present invention has been made in order to solve such a conventional defect to detect the errors for a plurality of integrated devices at the same time, real-time processing with a simple configuration, which will be described in detail with the accompanying drawings.

제3도는 본 발명 대전대칭형으로 출력되는 두 구형파의 주파수 및 듀티 에러 검출회로도로서 이에 도시한 바와 같이, 테스트되는 집적소자의 출력부인 구형파 출력부(10)에서 출력되는 구형파에 대하여 각각의 주기(T1),(T2),(T3),(T4)를 카운트하는 카운터부(100)와, 상기 카운터부(100)에서 출력되는 파형의 각 주기(T1),(T2),(T3),(T4)를 각기 카운트하여 그 카운트 값이 허용된 에러 범위내에 속할때 정상신호를 출력하는 정상주기 판정부(200)와, 상기 정상주기 판정부(200)내의 주기별 정상주기 판정회로(60),(70),(80),(90)에서 모두 정상신호가 출력될때 정상을 표시하는 정상표시부(200')와, 상기 구형파 출력부(10)의 출력신호를 클리어신호로 공급받고, 상기 정상주기 판정부(200)의 주기별 정상주기 판정회로(60),(70),(80),(90)에서 출력되는 신호를 각기 확인하여 한주기라도 정상신호가 출력되지 않을때 에러를 표시하는 듀티 에러 검출부(300)로 구성한 것으로 이와 같이 구성된 본 발명의 작용 및 효과를 첨부한 제1도, 제4도 및 제5도를 참조하여 상세히 설명하면 다음과 같다.FIG. 3 is a frequency and duty error detection circuit diagram of two square waves output by the anti-symmetry type of the present invention. As shown in FIG. ), (T2), (T3), and (T4), the counter unit 100 counts, and each period (T1), (T2), (T3), (T4) of the waveform output from the counter unit 100. ) And a normal period determining unit 200 which outputs a normal signal when the count value is within the allowable error range, and the normal period determining circuit 60 for each cycle in the normal period determining unit 200. 70), 80, and 90 are both supplied with a clear signal when the normal signal is output, the normal display unit 200 'indicating normal and the output signal of the square wave output unit 10 as a clear signal, and the normal period plate Check the signals output from the normal period determination circuits 60, 70, 80, and 90 of each cycle of the government 200 by one cycle. Referring to FIG. 1, FIG. 4 and FIG. 5 attached to the operation and effect of the present invention configured as a duty error detector 300 for displaying an error when the normal signal is not output As follows.

여기서는 제1도에서와 같은 50MS 타임의 주기를 갖는 반전대칭형태로 출력 두 구형파를 예로하고, 그 구형파의 주파수 및 듀티 에러 검출을 위해 제3도와 같은 회로를 예로하여 이의 동작을 설명한다.Here, the output two square waves in an inverted symmetrical form with a period of 50MS time as in FIG. 1 will be taken as an example, and the operation thereof will be described using a circuit as shown in FIG. 3 to detect the frequency and duty error of the square wave.

반전 대칭형태로 출력되는 두 구형파는 50MS의 주기를 갖고, 서로 대응되게 고전위 상태와 저전위 상태를 반복 출력하는데, 이와 같이 출력되는 두 구형파에 대한 듀티 에러 검출과정을 각 단계별로 설명하면 다음과 같다.The two square waves outputted in the inverted symmetrical form have a period of 50 ms and repeatedly output high and low potential states corresponding to each other. same.

첫째, 구형파 출력부(10)의 출력단자(OUT1),(OUT2)를 통해 구형파가 출력되면 제3카운터(40)는 리세트되고, 제1카운터(20)가 50MS의 고전위 주기동안 10KHz의 클럭을 카운트하면 제1카운터(20)의 출력(Q10-Q0)은 ＂00111110100＂이 되며, 이는 500개의 클럭을 카운트한 결과이다.First, when the square wave is output through the output terminals OUT1 and OUT2 of the square wave output unit 10, the third counter 40 is reset, and the first counter 20 is 10KHz at a high potential period of 50MS. When the clock is counted, the outputs Q10-Q0 of the first counter 20 are '00111110100', which is the result of counting 500 clocks.

±1의 카운의 듀티오차를 보정하기 위하여 제4도의 보정회로를 그 카운터(20)의 출력(Q0-Q0)에 사용하였다.In order to correct the duty difference of the count of ± 1, the correction circuit of FIG. 4 was used for the outputs Q0-Q0 of the counter 20.

그리고, T₁주기의 고전위 유지시간이 50MS±0.1MS인 경우, 상기 제1카운터(20)의 출력은 제5도와 같이 된다. 여기서, 10KHZ 클럭의 1개 카운트오차는 0.1MS 듀티출력의 오차를 나타낸다.When the high potential holding time of the T ₁ cycle is 50MS ± 0.1MS, the output of the first counter 20 is as shown in FIG. Here, one count error of the 10KHZ clock represents an error of 0.1MS duty output.

상기 제1카운터(20)의 출력이 제5도와 같이 출력되는 3가지의 경우에 있어서만 노아게이트(NOR2)에서 고전위가 출력되고, 이 고전위의 상승에지시 플립플롭(FF1)은 고전위를 출력하게 된다.Only in three cases in which the output of the first counter 20 is output as shown in FIG. 5, the high potential is output from the NOA gate NOR2, and the flip-flop FF1 of the rising edge of the high potential is high potential. Will print

이때, 상기 노아게이트(NOR2)에서 출력되는 고전위가 인버터(I3)를 통하여 저전위의 변환되어 플립플롭(FF5)의 클럭단자(CLK5)에 공급되므로 그 클럭단자(CLK5)에 상승에지 신호가 제공하지만, T₁주기가 정상출력인 50MS±0.1MS인 경우에 있어서는 이의 클리어단자()가 먼저 출력(OUT₁)의 T₃주기에 의하여 저전위 상태로 된후, 그의 클럭단자(CLK5)에 상승에지 신호가 공급되므로 그 플립플롭(FF5)의 출력단자(Q5)는 저전위 상태를 유지하게 되고, 또한, 플립플롭(FF6),(FF7)의 클리어단자(),()에는 저전위의 하강에지 클럭신호가 제공되어 리세트되므로 이 플립플롭(FF6),(FF7)의 출력단자(Q6),(Q7)에도 계속 저전위가 출력된다.At this time, the high potential output from the NOA gate NOR2 is converted to a low potential through the inverter I3 and supplied to the clock terminal CLK5 of the flip-flop FF5, so that the rising edge signal is applied to the clock terminal CLK5. However, when the T ₁ cycle is 50MS ± 0.1MS, the output terminal is clear. ) Is first set to the low potential state by the period T ₃ of the output OUT ₁ , and then the rising edge signal is supplied to its clock terminal CLK5, so that the output terminal Q5 of the flip-flop FF5 has a low potential state. And the clear terminals of the flip-flops FF6 and FF7 ), ( The low potential falling edge clock signal is provided and reset, so that the low potential continues to be output to the output terminals Q6 and Q7 of the flip-flops FF6 and FF7.

둘째, 상기 구형파 출력부10)의 출력단자(OUT2)에 최초의 구형파가 출력되면, 제4카운터(50)는 리세트되고, 제2카운터(30)는 T₂주기의 50MS 저전위 유지시간 동안 10KHZ의 클럭을 카운트하여 카운트된 클럭수가 500개가 되고, 여기서 0.1MS의 듀티에러를 허용하였다면 제2카운터(30)에서 499,500,501이 카운트될때, 이를 정상주기로 판정하게 된다. 이 경우 T₂주기의 저전위 상태 유지시간은 50MS±0.1MS이며, 이때, 상기 제2카운터(30)의 출력은 상기 제5도의 표와 같이된다.Second, when the first square wave is output to the output terminal OUT2 of the square wave output unit 10, the fourth counter 50 is reset, and the second counter 30 is maintained for 50 ms low potential holding time of the T ₂ cycle. The number of clocks counted by counting the clock of 10KHZ is 500. Here, if the duty error of 0.1MS is allowed, when 499,500,501 is counted in the second counter 30, it is determined as a normal period. In this case, the low potential state holding time of the T ₂ cycle is 50MS ± 0.1MS, and the output of the second counter 30 is as shown in the table of FIG. 5.

상기 제2카운터(30)의 출력이 제5도의 표에서와 같이 출력되는 3가지의 경우에 있어서만 노아게이트(NOR4)에서 고전위가 출력되고, 이 출력의 상승에지시 플립플롭(FF2)은 고전위의 상승에지 신호를 출력하게 되며, 상기 노아게이트(NOR4)에서 출력되는 고전위가 인버터(I4)를 통하여 저전위의 변환되어 플립플롭(FF8)의 클럭단자(CLK8)에 상승에지 신호가 공급되지만, 구형파 T₂의 주기가 정상출력인 50MS±0.1MS인 경우, 그 플립플롭(FF8)의 클리어단자()가 먼저 출력(OUT₂)의 T₄주기에 의하여 저전위가 공급된후, 그의 클럭단자(CLK8)에 상승에지 신호가 공급되므로 이의 출력단자(Q8)은 저전위 상태를 유지하게 되고, 플립플롭(FF9),(FF10)의 클리어단자(),()에는 저전위의 하강에지 클럭신호가 인가되므로 그 플립플롭(FF9),(FF10)의 출력단자(Q9),(Q10)도 계속 저전위 상태를 유지하게 된다.Only in three cases in which the output of the second counter 30 is output as shown in the table of FIG. 5, the high potential is output from the NOR gate NOR4, and the flip-flop FF2 at the rising edge of the output is The high potential rising edge signal is output, and the high potential output from the NOA gate NOR4 is converted to low potential through the inverter I4 so that the rising edge signal is applied to the clock terminal CLK8 of the flip-flop FF8. When the period of the square wave T ₂ is supplied, but the normal output is 50MS ± 0.1MS, the clear terminal of the flip-flop FF8 ( ) Is first supplied with the low potential by the period T ₄ of the output (OUT ₂ ), and then the rising edge signal is supplied to its clock terminal (CLK8) so that its output terminal (Q8) maintains the low potential state, and flips Clear terminal of flop FF9, FF10 ), ( Since the low potential falling edge clock signal is applied to the output terminal, the output terminals Q9 and Q10 of the flip-flops FF9 and FF10 also maintain the low potential state.

셋째, 상기 구형파 출력(10)의 출력단자(OUT1)를 통해 T₃주기의 저전위가 출력되면, 상기 제1카운터(20)는 리세트되고, 제3카운터(40)는 T₃주기의 50MS 저전위 유지시간 동안 10KHZ의 클럭을 카운트하여 모두 500개의 클럭을 카운트하게 되며, 여기서 0.1MS의 듀티에러를 허용하게되면, 그 제3카운터(40)에서 499,500,501이 카운트될때만 이를 정상주기로 판정하게 된다. 이 경우 T₃주기의 저전위 유지 시간은 50MS±0.1MS이며, 이때, 상기 제3카운터(40)의 출력은 제5도의 표와 같다.Third, when the low potential of the T ₃ cycle is output through the output terminal OUT1 of the square wave output 10, the first counter 20 is reset, and the third counter 40 is 50MS in the T ₃ cycle. During the low potential holding time, the clock of 10KHZ is counted to count all 500 clocks, and if the duty error of 0.1MS is allowed, it is determined as the normal cycle only when 499,500,501 is counted in the third counter 40. . In this case, the low potential holding time of the T ₃ cycle is 50MS ± 0.1MS, and the output of the third counter 40 is as shown in FIG.

상기 제3카운터(40)의 출력이 상기 제5도의 표에서와 같이 출력되는 3가지의 경우에 있어서만 노아게이트(NOR6)에 고전위가 출력되고, 이 고전위의 상승에지시 플립플롭(FF3)은 고전위를 출력하게 되며, 상기 노아게이트(NOR6)의 고전위 출력이 인버터(I5)를 통해 저전위로 반전되어 플립플롭(FF11)의 클럭단자(CLK11)에 상승에지 신호가 공급되지만, T₃의 주기가 정상출력인 50MS±0.1MS인 경우 플립플롭(FF11)의 클리어단자()에 먼저 출력(OUT₁)의 T₃다음 주기의 고전위가 반전되어 저전위가 공급된후, 그의 클럭단자(CLK)에 상승에지 신호가 공급되므로 그 플립플롭(FF11)의 출력단자(Q11)은 계속 저전위 상태를 유지하게 되며, 플립플롭(FF12),(FF13)의 클리어단자()()는 저전위의 액티브 신호(하강에지)가 공급되므로, 이때, 그 플립플롭(FF13)의 출력단자(Q13)에도 계속 저전위가 출력된다.Only in three cases in which the output of the third counter 40 is output as shown in the table of FIG. 5, the high potential is output to the NOA gate NOR6, and the flip-flop FF3 at the rising edge of the high potential is FF3. ) Outputs a high potential, and the high potential output of the NOA gate NOR6 is inverted to a low potential through the inverter I5 so that a rising edge signal is supplied to the clock terminal CLK11 of the flip-flop FF11. _When the period of ₃ is 50MS ± 0.1MS, the normal output, the clear terminal of the flip-flop (FF11) The output terminal Q11 of the flip-flop FF11 is supplied to the clock terminal CLK after the high potential of the next period T ₃ of the output OUT ₁ is inverted, and then the rising edge signal is supplied to its clock terminal CLK. ) Will continue to maintain the low potential, and the clear terminal ((FF12), (FF13) ) ( Is supplied with a low potential active signal (falling edge), and at this time, the low potential is continuously output to the output terminal Q13 of the flip-flop FF13.

넷째, 상기 구형파 출력(10)의 출력단자(OUT2)를 통해, T₄주기의 고전위가 출력되면, 제2카운터(30)가 리세트되고, 제4카운터(50)는 그 T₄주기의 50MS 고전위 유지시간동안 10KHZ의 클럭을 카운트하여 모두 500개의 클럭을 카운트하게 되는데, 여기서 0.1MS의 에러를 허용하게 되면, 그 제4카운터(50)에 499,500,501이 카운트될때만 이를 정상주기로 판정하게 된다. 이 경우 T₄주기의 유지 시간은 50MS±0.1MS이며, 이때, 상기 제4카운터(50)의 출력은 제5도의 표와 같이 된다.Fourth, when the high potential of T ₄ cycles is output through the output terminal OUT2 of the square wave output 10, the second counter 30 is reset, and the fourth counter 50 of the T ₄ cycles is output. During the 50MS high potential holding time, the clock of 10KHZ is counted and all 500 clocks are counted. If the error of 0.1MS is allowed, it is determined as the normal cycle only when 499,500,501 is counted in the fourth counter 50. . In this case, the holding time of the T ₄ cycle is 50MS ± 0.1MS, and at this time, the output of the fourth counter 50 is as shown in the table of FIG.

상기 제4카운터(50)의 출력이 상기 제5도의 표에서와 같이 출력되는 3가지의 경우에 있어서만 노아게이트(NOR8)에서 고전위의 상승에지 신호가 출력되고, 그 노아게이트(NOR8)에서 상승에지 신호가 출력될때, 플립플롭(FF4)은 고전위를 출력하게 되며, 상기 노아게이트(NOR8)의 고전위 출력은 인버터(I6)를 통하여 저전위의 반전되어 플립플롭(FF14)의 클럭단자(CLK8)에 상승에지 신호가 공급되지만, 구형파 T₄주기가 정상출력인 50MS±0.1MS인 경우, 그 플립플롭(FF14)의 클리어단자(CLR₁₄)에 먼저 출력(OUT₄)의 T₄주기의 다음 주기인 저전위가 공급된후, 그 클럭단자(CLK14)에 상승에지 신호가 공급되므로 이때, 플립플롭(FF16)의 출력단자(Q16)는 계속 저전위 상태를 유지한다.Only in three cases in which the output of the fourth counter 50 is output as shown in the table of FIG. 5, a high potential rising edge signal is output from the NOR gate NOR8. When the rising edge signal is output, the flip-flop FF4 outputs a high potential, and the high-potential output of the NOA gate NOR8 is inverted at a low potential through the inverter I6 to invert the clock terminal of the flip-flop FF14. When the rising edge signal is supplied to (CLK8), but the square wave T ₄ period is 50MS ± 0.1MS which is the normal output, the T ₄ period of the output (OUT ₄ ) to the clear terminal CLR ₁₄ of the flip-flop FF14 first. After the low potential, which is the next period, is supplied, the rising edge signal is supplied to the clock terminal CLK14. At this time, the output terminal Q16 of the flip-flop FF16 keeps the low potential state.

다섯째, 상기 구형파 출력부(10)에서 구형파가 출력되지 않는 경우의 에러 검출과정을 살펴보면, 상기 구형파 출력부(10)의 출력단자(OUT₁),(OUT₂)의 둘중 어느 하나라도 구형파가 출력되지 않을때, 상기 제3, 4 카운터(40),(50)는 카운터를 계속하게 되므로 각 주기의 규정시간인 50.1MS가 경과되는 순간 그 제3카운터(40)의 출력단자(3Q₁₀) 또는 제4카운터(50)의 출력단자(4Q₁₀)에 고전위가 출력되어 오아게이트(OR1)에 고전위가 출력되고, 이는 버퍼(B₁)를 통해 인버터(I₈)에 공급되어 그 인버터(I₈)의 출력단자가 저전위 상태로 되므로 이때, 에러검출표시용 발광다이오드(LED1)가 점등되어 사용자는 현재 에러가 발생되었음을 인지하게 된다.Fifth, referring to the error detection process when the square wave is not output from the square wave output unit 10, the square wave outputs any one of the output terminals OUT ₁ and OUT _{2 of} the square wave output unit 10. If not, the third and fourth counters 40 and 50 continue the counter, so the output terminal 3Q ₁₀ of the third counter 40 at the moment 50.1MS, which is the prescribed time of each cycle, has elapsed. The high potential is output to the output terminal 4Q ₁₀ of the fourth counter 50, and the high potential is output to the OR gate OR1, which is supplied to the inverter I ₈ through the buffer B ₁ , and the inverter ( Since the output terminal of I ₈ ) is in the low potential state, the error detection display LED 1 is turned on to recognize that the current error has occurred.

여섯째, 규정주기 보다 큰 주기(T₁,T₂,T₃,T₄≥50.2MS)의 에러 검출과정을 설명하면 다음과같다.Sixth, the error detection process of a period larger than the prescribed period (T ₁ , T ₂ , T ₃ , T ₄ ≥ 50.2MS) is described as follows.

T₁주기≥50.2MS인 경우,If T ₁ cycle≥50.2MS,

제1카운터(20)가 502를 카운트하는 순간 T₁의 듀티오차 에러보정 논리부(60B)에서 출력되는 고전위에 의해 노아게이트(NOR2)에 출력되던 고전위가 저전위로 반전출력되고, 이 저전위가 인버터(I3)를 통해 고전위로 반전되어 플립플립(FF5)의 클럭단자(CLK5)에 상승에지 신호가 공급될때, 그 플립플롭(FF5)의 클리어단자()에 계속 고전위가 출력되므로 이의 출력단자(Q5)에 고전위가 출력되고, 이는 오아게이트(OR14), (OR18) 및 버퍼(B1)를 통해 인버터(I8)에 공급되어 이의 출력단자에 저전위가 출력되므로 에러 검출표시용 발광다이오드(LED1)가 점등된다.When the first counter 20 counts 502, the high potential output to the noar gate NOR2 is inverted to a low potential by the high potential output from the duty difference error correction logic 60B of T ₁ , and this low potential Is inverted to a high potential through the inverter I3 so that the rising edge signal is supplied to the clock terminal CLK5 of the flip-flop FF5, the clear terminal of the flip-flop FF5 ( ), The high potential is continuously output to the output terminal Q5 thereof, which is supplied to the inverter I8 through the OR gates OR14, OR18 and the buffer B1, and is low on its output terminal. Since the potential is output, the light emitting diode LED1 for error detection display is turned on.

T₂주기≥50.2MS인 경우,If T ₂ cycles≥50.2MS,

제2카운터(30)가 502를 카운트하는 순간 T₂의 듀티오차 에러보정 논리부(70B)에서 고전위가 출력되므로 이때, 상기 노아게이트(NOR4)에서 저전위의 하강에지 신호가 출력되고, 이 저전위가 인버터(I4)를 통해 고전위로 반전되어 플립플립(FF8)의 클럭단자(CLK8)에 상승에지 신호가 공급되며, 이때 그 플립플롭(FF8)의 클리어단자()에 계속 고전위가 공급되고 있으므로 이의 출력단자(Q₈)에 고전위가 출력되어 상기 에러 검출표시용 발광다이오드(LED1)가 점등된다.At the moment when the second counter 30 counts 502, a high potential is output from the duty difference error correction logic unit 70B of T _2. At this time, a low potential falling edge signal is output from the noar gate NOR 4. The low potential is inverted to high potential through the inverter I4 so that the rising edge signal is supplied to the clock terminal CLK8 of the flip-flop FF8, and at this time, the clear terminal of the flip-flop FF8 ( ) Continuing the high potential is supplied to it is the high potential output on its output terminal (Q ₈₎ is a light emitting diode (LED1) for the display error is detected is lit.

T₃주기≥50.2MS인 경우,If T ₃ cycles≥50.2MS,

제3카운터(40)가 502를 카운트하는 순간 T₃의 듀티오차 에러보정 논리부(80B)에 출력되는 고전위에 의하여 노아게이트(NOR6)에 출력되던 고전위가 저전위로 출력되고, 이 저전위가 인버터(I5)를 통해 고전위로 반전되어 플립플립(FF11)의 클럭단자(CLK11)에 상승에지 신호가 공급되며, 이때 그 플립플롭(FF11)의 클리어단자()에 계속 고전위가 공급되고 있으므로 이의 출력단자(Q11)에 고전위가 출력되어 상기 에러 검출표시용 발광다이오드(LED1)가 점등된다.When the third counter 40 counts 502, the high potential output to the noar gate NOR6 is output at a low potential by the high potential output to the duty difference error correcting logic unit 80B of T ₃ . Inverted to a high potential through the inverter I5, a rising edge signal is supplied to the clock terminal CLK11 of the flip-flop FF11, and at this time, the clear terminal of the flip-flop FF11 ( ), Since the high potential is continuously supplied to the output terminal Q11, the light emitting diode LED1 for error detection display is turned on.

T₄주기≥50.2MS인 경우,If T ₄ cycles≥50.2MS,

제4카운터(50)가 502를 카운트하는 순간 T₄의 듀티오차 에러보정 논리부(90B)에서 고전위가 출력되므로 이때, 상기 노아게이트(NOR8)에서 저전위가 출력되고, 이 저전위가 인버터(I6)를 통해 고전위로 반전되어 플립플립(FF14)의 클럭단자(CLK14)에 상승에지 신호가 공급되며, 이때 그 플립플롭(FF14)의 클리어단자()에 계속 고전위가 공급되고 있으므로 이의 출력단자(FF14)에 고전위가 출력되어 상기 에러 검출표시용 발광다이오드(LED1)가 점등된다.At the moment when the fourth counter 50 counts 502, the high potential is output from the duty difference error correction logic unit 90B of T ₄ , and at this time, the low potential is output from the noah gate NOR8, and the low potential is the inverter. The rising edge signal is supplied to the clock terminal CLK14 of the flip-flop FF14 by being inverted to high potential through I6, and at this time, the clear terminal of the flip-flop FF14 ( ), Since the high potential is continuously supplied to the output terminal FF14, the light emitting diode LED1 for error detection display is turned on.

일곱째, 규정주기보다 작은 주기(T₁,T₂,T₃,T₄≤49.8MS)의 에러 검출과정을 살펴보면, 먼저 최초의 T₁,T₂주기의 파형이 출력될때, 플립플롭(FF6),(FF9)의 클리어단자(),()에 고전위가 공급되고 있으므로 그 T₁,T₂주기의 상승에지 출력파형에 의하여 플립플롭(FF6),(FF9)의 출력단자(Q6),(Q9)에 고전위가 출력되고, 이 고전위 출력은 각각 다음단 플립플롭(FF7),(FF10)의 입력단자(D7),(D10)에 각기 공급된다.Seventh, the error detection process of a period smaller than the prescribed period (T ₁ , T ₂ , T ₃ , T ₄ ≤ 49.8MS) is described _first , when the waveform of the first T ₁ , T ₂ period is outputted, the flip-flop (FF6) , (FF9) clear terminal ( ), ( ), The high potential is output to the output terminals Q6 and Q9 of the flip-flops FF6 and FF9 by the rising edge output waveform of the T ₁ and T ₂ cycles. The above output is supplied to the input terminals D7 and D10 of the next flip-flops FF7 and FF10, respectively.

이와 같은 상태에서 상기 T₁,T₂의 주기가 규정주기 보다 짧으면 노아게이트(NOR2),(NOR4)의 출력에는 아무런 변화가 없게 되므로 상기 플립플롭(FF6),(FF8)은 리세트되지 않고, 이에 따라 그 다음 T₁,T₂주기와 같은 파형이 출력되는 순간, 상기 플립플롭(FF7),(FF10)의 출력단자(Q7),(Q10)에 고전위가 출력되며, 이 고전위가 상기 노아게이트(OR18)에 공급되므로 에러 검출용 발광다이오드 (LED1)가 점등된다.In this state, if the period of T ₁ , T ₂ is shorter than the prescribed period, since there is no change in the outputs of the NOR gates NOR ₂ and NOR 4, the flip-flops FF 6 and FF 8 are not reset. Accordingly, the high potential is output to the output terminals Q7 and Q10 of the flip-flops FF7 and FF10 at the moment when the waveform such as the next T ₁ , T ₂ period is output, and the high potential is Since it is supplied to the NOA gate OR18, the error detection light emitting diode LED1 is turned on.

이후, T₃, T₄주기의 파형이 출력될때, 플립플롭(FF12),(FF15)의 클리어단자(),()에서 고전위가 공급되고 있으므로 T₃, T₄주기의 출력파형에 의하여 플립플롭(FF12),(FF15)의 출력단자(Q12),(Q15)에 고전위가 출력되고, 이 고전위 출력은 각각 다음단 플립플롭(FF13),(FF16)의 입력단자(D13),(D16)에 각기 공급된다.Thereafter, when the waveforms of the T ₃ and T ₄ cycles are output, the clear terminals of the flip-flops FF12 and FF15 ( ), ( Since the high potential is supplied from the power source, the high potential is output to the output terminals Q12 and Q15 of the flip-flops FF12 and FF15 by the output waveforms of the periods T ₃ and T _4. They are respectively supplied to the input terminals D13 and D16 of the next flip-flops FF13 and FF16, respectively.

이와 같은 상태에서 상기 T₃, T₄의 주기가 규정주기 보다 짧으면, 노아게이트(NOR6),(NOR8)의 출력에는 아무런 변화가 없게 되므로 상기 플립플롭(FF12),(FF15)은 리세트되지 않고, 이에 따라 그 다음 T₃, T₄주기와 같은 파형이 출력되는 순간 상기 플립플롭(FF13),(FF16)의 출력단자(Q13),(Q16)에 고전위가 출력되며, 이 고전위가 상기 노아게이트(OR18)에 공급되므로 에러 검출표시용 발광다이오드 (LED1)가 점등된다.In this state, if the period of T ₃ and T ₄ is shorter than the prescribed period, there is no change in the outputs of the NOA gates NOR6 and NOR8, so that the flip-flops FF12 and FF15 are not reset. Accordingly, the high potential is output to the output terminals Q13 and Q16 of the flip-flops FF13 and FF16 at the moment when the next waveforms such as the periods T ₃ and T ₄ are output. Since it is supplied to the NOA gate OR18, the light emitting diode LED1 for error detection display is turned on.

여덟째, 사용자가 외부에서 리세트 신호()를 공급하면, 이는 앤드게이트(AD1), (AD2), (AD3), (AD4), (AD5)를 통해 플립플롭(FF1-FF4), (FF6,FF7), (FF9,FF10), (FF12,FF13), (FF15,FF16)의 클리어단자(), (), (), (), ()에 각기 공급되므로 그 플립플롭(FF1-FF4), (FF6,FF7), (FF9,FF10), (FF12,FF13), (FF15,FF16)이 모두 리세트 된다.Eighth, the user can externally reset the signal ( ), It is flip-flops (FF1-FF4), (FF6, FF7), (FF9, FF10), (through AND gates (AD1), (AD2), (AD3), (AD4), (AD5). Clear terminal (FF12, FF13), (FF15, FF16) ), ( ), ( ), ( ), ( ), The flip-flops (FF1-FF4), (FF6, FF7), (FF9, FF10), (FF12, FF13), and (FF15, FF16) are all reset.

이상에서 상세히 설명한 바와 같이 본 발명은 주파수 및 듀티에러의 검출회로를 간단하게 구성하여 원가를 절감시키고, 이를 병렬로 구성하여 동시에 여러개의 직접소자에 대한 에러 검출이 가능하게 하며, 에러에 대한 허용오차를 설정할 수 있게하고, 더욱이 특정 출력부에서 출력되는 구형파의 주파수 및 듀티를 모니터링하는 회로에 적용시킬 경우 에러 발생주기에서 실시간으로 에러를 검출할 수 있는 이점이 있다.As described in detail above, the present invention simply reduces the cost by configuring the detection circuit of frequency and duty error, and configures them in parallel to allow error detection for several direct devices at the same time, and tolerates errors. In addition, it is possible to set, and furthermore, when applied to a circuit for monitoring the frequency and duty of the square wave output from a specific output unit, there is an advantage that the error can be detected in real time in the error occurrence cycle.

Claims

테스트되는 직접소자의 출력부인 구형파 출력부(10)에서 출력되는 구형파에 대하여 각각의 주기(T1),(T2),(T3),(T4)를 카운트하는 카운터부(100)와, 상기 카운터부(100)에서 출력되는 파형의 각 주기(T1),(T2),(T3),(T4)를 각기 카운트하여 그 카운트 값이 허용된 에러 범위내에 속할때, 듀티가 정상임을 판정하는 신호를 출력하는 정상주기 판정부(200)와, 상기 정상주기 판정부(200)내의 각각의 주기(T₁,T₂,T₃,T₄)를 판정하는 주기별 정상주기 판정회로(60),(70),(70),(80)에서 모두 정상주기로 판정될때, 정상구형파 듀티가 출력되고 있음을 표시하는 정상표시부(200')와, 상기 구형파 출력부(100)의 출력신호를 클리어신호로 공급받고, 상기 정상주기 판정부(200)내의 주기별 정상주기 판정회로(60),(70),(80),(90)에서 출력되는 주기에러 발생신호를 각기 확인하여 한주기라도 정상신호가 출력되지 않을때, 에러를 표시하는 듀티에러 검출부(300)로 구성한 것을 특징으로 하는 반전대칭형 구형파의 주파수 및 듀티 에러 검출회로.A counter unit 100 for counting periods T1, T2, T3, and T4 with respect to the square wave output from the square wave output unit 10, which is an output unit of the direct element under test, and the counter unit Counts each period T1, T2, T3, and T4 of the waveform output from 100 and outputs a signal to determine that the duty is normal when the count value is within the allowed error range. The normal period determination circuit 200 and the periodic period determination circuits 60 and 70 for determining the periods T ₁ , T ₂ , T ₃ , and T _{4 in the} normal period determination unit 200. ), (70) and (80), when it is determined that the normal cycle, the normal display unit 200 'indicating that the normal square wave duty is being output, and the output signal of the square wave output unit 100 is supplied as a clear signal In addition, each cycle check signal generated by the normal cycle determination circuits 60, 70, 80, and 90 of each cycle in the normal cycle determination unit 200 is checked to determine even one cycle. When no signal is output, that is configured as a duty error detecting section 300 to display the error frequency of the inverted symmetrical square wave, characterized in duty and an error detection circuit.

제1항에 있어서, 카운터부(100)는 상기 구형파 출력부(10)의 출력단자(OUT1)를 직접 제1카운터(20)의 클리어단자()에 접속함과 아울러 인버터(I2)를 통해 제3카운터(40)의 클리어단자()에 접속하고, 상기 구형파 출력부(10)의 출력단자(OUT2)를 직접 제4카운터(50)의 클리어단자()에 접속함과 아울러 인버터(I1)를 통해 제2카운터(30)의 클리어단자()에 접속하여 구성한 것을 특징으로 하는 반전 출력되는 반전대칭형 구형파의 주파수 및 듀티 에러 검출회로.The counter terminal 100 of claim 1, the counter terminal 100 directly outputs the output terminal OUT1 of the square wave output unit 10 to the clear terminal (1) of the first counter (20). ) And the clear terminal (3) of the third counter 40 through the inverter I2 ), And the output terminal OUT2 of the square wave output unit 10 is directly connected to the clear terminal of the fourth counter 50. ) And the clear terminal (2) of the second counter (30) through the inverter (I1) And a frequency and duty error detection circuit for the inverted-output inverted symmetric square wave, comprising:

제1항에 있어서, 정상주기 판정부(200)는 상기 제1카운터(20)의 상위 출력(1Q3-1Q8)을 기 설정된 값과 각기 비교하는 익스클루시브 오아게이트(EXOR₁-EXOR₆)와, 하위 출력(1Q0-1Q2)을 기 설정된 에러 허용값과 각기 비교하는 익스클루시브 오아게이트(EXNOR₁) 및 노아게이트(NOR₁)와, 상기 익스클루시브 오아게이트(EXOR₁-EXOR₃), (EXOR₄-EXOR₆)의 출력을 각기 오아링하는 오아게이트(OR₂),(OR₃)와, 익스클루시브 노아게이트(EXNOR₁) 및 노아게이트(NOR₁)의 출력을 오아링하는 오아게이트(OR₄)와, 상기 오아게이트(OR₂-OR₄)의 출력을 노아링하는 오아게이트(NOR₂)와, 상기 노아게이트(NOR₂)의 출력을 클럭신호로 하여 정상주기 판정신호를 출력하는 플립플롭(FF1)으로 주기별 정상주기 판정회로(60)를 구성하고, 상기 제2,3,4카운터(30),(40),(50)에 대하여 상기 주기별 판정회로(60)와 같이 주기별 정상주기 판정회로(70),(80),(90)를 구성한 것을 특징으로 하는 반전대칭형 구형파의 주파수 및 듀티 에러 검출회로.According to claim 1, The normal period determination unit 200 and the exclusive oragate (EXOR ₁ -EXOR ₆ ) for comparing the upper output (1Q3-1Q8) of the first counter 20 with a predetermined value, respectively; An exclusive oragate EXNOR ₁ and a noor gate NOR _{1 for} comparing the lower outputs 1Q0-1Q2 with a preset error tolerance value, and the exclusive oragate EXOR ₁ -EXOR ₃ , Ora gates (OR ₂ ) and (OR ₃ ) to ring the output of (EXOR ₄ -EXOR ₆ ), respectively, and ora ring to the outputs of the exclusive noagate (EXNOR ₁ ) and the noagate (NOR ₁ ) gate (OR _4), and the Iowa gate (OR ₂ -OR ₄₎ the output of the Iowa gate (NOR ₂₎ to Noah ring output, the NOR gate (NOR ₂₎ the normal cycle is determined by the signal as a clock signal of the The periodic cycle determination circuit 60 for each cycle is constituted by an output flip-flop FF1, and the determination cycle for each cycle is performed for the second, third, and fourth counters 30, 40, and 50. A frequency and duty error detection circuit of an inverted symmetric square wave, characterized in that the periodic period determination circuits (70), (80), and (90) for each cycle are configured as in the furnace (60).

제1항에 있어서, 듀티에러 검출부(300)는 상기 주기별 정상주기 판정회로(60)의 출력신호를 클럭신호로 공급받아 출력을 발생하는 플립플롭(FF₅)과, 상기 구형파 출력부(10)의 출력(OUT₁)을 클럭신호로 하고, 주기별 정상주기 판정회로(60)의 출력신호와 리세트신호()가 앤드조합된 신호를 클리어신호로 하여 출력을 발생하는 플립플롭(FF₆)과, 상기 구형파 출력부(10)의 출력(OUT₁)을 클럭신호로 하고, 주기별 정상주기 판정회로(60)의 출력신호와 리세트신호(RE)가 앤드조합된 신호를 클리어신호로 하며, 상기 플립플롭(FF₆)의 출력을 입력데이타로 하여 출력을 발생하는 플립플롭(FF₇)으로 주기별 듀티 에러 검출회로(60C)를 구성하고, 각각의 주기에 대하여 상기 주기별 듀티 에러 검출회로(60C)와 같이 구성된 주기별 듀티 에러 검출회로(70C-90C)와, 상기 주기별 듀티 에러 검출부(60C-90C)의 오아링된 신호에 의해 온, 오프되는 발광다이오드(LED1)로 구성한 것을 특징으로 하는 반전대칭형 구형파의 주파수 및 듀티 에러 검출회로.The flip-flop FF ₅ according to claim 1, wherein the duty error detector 300 receives an output signal of the normal period determination circuit 60 for each cycle as a clock signal to generate an output, and the square wave output unit 10. Output signal OUT ₁ is a clock signal, and the output signal and reset signal ) Is a clear signal, and the flip-flop FF ₆ for generating an output and the output OUT ₁ of the square wave output unit 10 are clock signals. The duty cycle for each cycle is a flip-flop (FF ₇ ) that generates an output signal obtained by performing an AND-combined output signal and a reset signal (RE) as a clear signal, and outputs the output of the flip-flop (FF ₆ ) as input data. An error detection circuit 60C, a periodic duty error detection circuit 70C-90C configured in the same manner as the duty cycle error detection circuit 60C for each cycle, and the duty cycle error detection unit 60C- for each cycle. A frequency and duty error detection circuit of an inverted symmetrical square wave, comprising a light emitting diode (LED1) turned on and off by an ORed signal of 90C).