JPH11145807A

JPH11145807A - 信号制御回路

Info

Publication number: JPH11145807A
Application number: JP9307375A
Authority: JP
Inventors: Kunio Yamagishi; 邦男山岸
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】クロック信号を使用するディジタル回路にお
いて、貫通電流による高周波ノイズと、高調波成分によ
る高調波漏れを抑える。【解決手段】信号反転回路１１において、電位の立ち
上がり／立ち下がり時間ｔａ１の反転クロック信号を出
力ラインＤへ出力する。信号演算回路１２においては、
前記反転クロック信号と、電位の立ち上がり／立ち下が
り時間ｔａ２（ｔａ２＜＜ｔａ１）の制御クロック信号
とを演算して、電位の立ち上がり／立ち下がり時間ｔａ
３（ｔａ２＜ｔａ３＜ｔａ１）の出力クロック信号を生
成する。この出力クロック信号は電位の立ち上がり／立
ち下がりがなまるので、貫通電流が分散される。また、
出力クロック信号の波形はサイン波に近似した波形とな
るので、クロック自体の高調波成分が削減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック信号を
使用するディジタル回路に関し、とくにマイクロプロセ
ッサ、半導体メモリなどを構成するＰ−ＭＯＳ、Ｎ−Ｍ
ＯＳのような高速・大規模のディジタル集積回路に関す
る。

【０００２】

【従来の技術】一般的なディジタル回路では、回路にお
ける動作のタイミングをとるための信号としてクロック
が用いられている。しかし、クロックとして使用される
パルス信号において、電位の立ち上がり／立ち下がり
（トランジスタがオンする時／オフする時）の変化が急
峻であると、回路には瞬間的に大きな電流（貫通電流）
が流れる。このような短時間に生じる電流変化は、不要
輻射を発生させ、とくに高速・大規模なディジタル（Ｉ
Ｃ）回路では、高周波ノイズとなって周辺機器の誤動作
を引き起こすという問題点があった。

【０００３】また、クロックとして使用される方形波
は、基本波であるサイン（ｓｉｎ）波と３次高調波以上
の奇数高調波成分を含んで形成されているため、クロッ
ク自体の高調波成分による高調波漏れがノイズとなり、
高周波ノイズの場合と同様に周辺機器の誤動作を生じさ
せるという問題点があった。

【０００４】このため、従来では出力段のトランジスタ
を細かく分割し、各トランジスタの動作に意図的に時間
差を付けるなどの対策をとっていた。

【０００５】

【発明が解決しようとする課題】ここで、上述した貫通
電流対策の一例を説明する。図５に示すようなインバー
タ回路において、Ｐチャネルトランジスタ２１とＮチャ
ネルトランジスタ２２が、共に能力の大きな（大型の）
トランジスタで構成されているとすると、図６に示すよ
うに、トランジスタがオンした際の出力は信号の立ち上
がりが急峻になるため、過大な貫通電流が流れる。一
方、能力の大きなトランジスタを、能力の小さな（小型
の）複数のトランジスタに分割し、遅延素子で接続して
各トランジスタのオン／オフに時間差を付けるようにす
ると、図７に示すように、出力信号の立ち上がりは緩や
かになり、貫通電流のピークが平坦化するので、不要輻
射による高周波ノイズが抑えられる。また、方形波であ
るクロックの高調波成分が削減されるので、高調波漏れ
も抑えることができる。

【０００６】しかし、上述したような能力の小さな複数
のトランジスタで回路を構成した場合は、さらに遅延素
子やＯＲゲートなどが必要となるため、回路規模が大き
くなってしまうという問題点があった。

【０００７】この発明は、回路規模を大幅に増加させる
ことなしに、高周波ノイズや高調波漏れを抑えることが
できる信号制御回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、入力クロック信号の反転電位で
あって、電位の立ち上がり／立ち下がり時間ｔａ１の反
転クロック信号を出力する信号反転回路と、前記反転ク
ロック信号と、電位の立ち上がり／立ち下がり時間ｔａ
２（ｔａ２＜＜ｔａ１）の制御クロック信号とを演算し
て、電位の立ち上がり／立ち下がり時間ｔａ３（ｔａ２
＜ｔａ３＜ｔａ１）の出力クロック信号を生成する信号
演算回路とを備えたことを特徴とする。

【０００９】上記電位の立ち上がり／立ち下がり時間ｔ
ａ１、ｔａ２及びｔａ３とは、図８に示すように、それ
ぞれの信号電位の立ち上がり／立ち下がりに要する時間
をいう。なお、図８では電位の立ち上がりのみを例示し
ているが、立ち下がりについても同じである。

【００１０】請求項２の発明は、請求項１において、
前記反転クロック信号は、入力クロック信号の電位に応
じてオン・オフする能力の小さな２つのトランジスタに
より形成され、前記制御クロック信号は、電位の立ち上
がり／立ち下がり時間の短いクロック信号の電位に応じ
てオン・オフする能力の大きな２つのトランジスタによ
り形成されることを特徴とする。

【００１１】ここで、能力の小さなトランジスタとは、
トランジスタ内を流れる電流の電位の立ち上がり／立ち
下がり時間の長いトランジスタをいい、能力の大きなト
ランジスタとは、電位の立ち上がり／立ち下がり時間の
短いトランジスタをいう。

【００１２】請求項３の発明は、請求項２において、前
記電位の立ち上がり／立ち下がり時間の短いクロック信
号は、前記入力クロック信号を２分周した信号から形成
されたクロック信号であることを特徴とする。

【００１３】

【発明の実施の形態】以下、この発明に係わる信号制御
回路をインバータ回路に適用した場合の実施形態につい
て説明する。

【００１４】図１は、この実施形態に係わるインバータ
回路の構成図である。このインバータ回路１０は、出力
ラインＤで結ばれた信号反転回路１１と信号演算回路１
２から構成されている。

【００１５】信号反転回路１１は、能力の小さな２つの
トランジスタ１３、１４により構成されたインバータ回
路であり、入力クロック信号である入力Ａの電位レベル
に応じて交互にオン・オフし、このタイミングに合わせ
てＶＤＤ（主電源）の電位が入力クロック信号の反転電
位（反転クロック信号）として出力ラインＤに出力され
る。この反転クロック信号の電位の立ち上がり／立ち下
がり時間をｔａ１とする。

【００１６】信号演算回路１２は、能力の大きな２つの
トランジスタ１５、１６が接続されるとともに、２つの
トランジスタの間は出力ラインＤと接続されている。前
記トランジスタ１５、１６には、電位の立ち上がり／立
ち下がり時間の短いクロック信号として入力Ｂ、入力Ｃ
が供給される。前記トランジスタ１５、１６が、この入
力Ｂ、入力Ｃの電位レベルに応じてオン・オフすると、
ＶＤＤから流れる電流は、電位の立ち上がり／立ち下が
り時間の短いクロック信号（以下、制御クロック信号）
として出力ラインＤに出力される。この制御クロック信
号の電位の立ち上がり／立ち下がり時間をｔａ２（ｔａ
２＜＜ｔａ１）とする。そして、この制御クロック信号
と前記反転クロック信号が出力ラインＤ上で演算され、
後述するような出力クロック信号が出力される。この出
力クロック信号の電位の立ち上がり／立ち下がり時間を
ｔａ３（ｔａ２＜ｔａ３＜ｔａ１）とする。

【００１７】前記入力Ｂ、入力Ｃは、入力クロック信号
である入力Ａを２分周した信号から形成されたクロック
信号である。このクロック信号は、図示しない公知の分
周回路により形成することができる。

【００１８】なお、上記トランジスタ１３及び１５は、
例えばＰチャネルのＭＯＳトランジスタで、またトラン
ジスタ１４、１６はＮチャネルのＭＯＳトランジスタで
構成することができる。

【００１９】次に、図１の等価回路図である図２を用い
て、上述したインバータ回路の基本的な動作について説
明する。

【００２０】信号反転回路１１において、トランジスタ
１３は入力ＡのレベルがＬの時にオンし、トランジスタ
１４は入力ＡのレベルがＨの時にオンする。したがっ
て、入力Ａのレベルが交互にＨ、Ｌに変化するのに応じ
て、トランジスタ１３、１４は交互にオン・オフを繰り
返す。トランジスタ１３がオンした時には、ＶＤＤの電
位に応じた信号が出力ラインＤへ出力されるが、トラン
ジスタ１３は能力が小さいため、出力ラインＤには電位
の立ち上がり時間の長い（ｔａ１）信号が出力される。
また、トランジスタ１４がオンしたときには、出力ライ
ンＤに出力された電位がＶＳＳへ放電されるが、トラン
ジスタ１４は能力が小さいため、電位の立ち下がり時間
の長い（ｔａ１）信号が放電される。したがって、信号
反転回路１１からは、入力クロック信号である入力Ａの
反転電位であって、電位の立ち上がり／立ち下がり時間
ｔａ１の反転クロック信号が出力される。

【００２１】一方、信号演算回路１２において、トラン
ジスタ１５は入力ＣのレベルがＬの時にオンし、トラン
ジスタ１６は入力ＢのレベルがＨの時にオンする。入力
Ｂ、入力Ｃは、１／４周期ずれた位相でそれぞれＨ、Ｌ
が出現するため、トランジスタ１５、１６は、入力クロ
ック信号である入力Ａの１／４周期ごとにオン・オフす
ることになる。トランジスタ１５がオンした時には、Ｖ
ＤＤの電位に応じた制御クロック信号が出力ラインＤへ
出力されるが、トランジスタ１５は能力が大きいため、
トランジスタ１５がオンした時の制御クロック信号の立
ち上がりは急峻なものとなる。また、トランジスタ１６
がオンした時には、出力ラインＤの電位がＶＳＳへ放電
されるが、トランジスタ１６は能力が大きいため、トラ
ンジスタ１６がオンした時の制御クロック信号の立ち下
がりは急峻なものとなる。このように、トランジスタ１
５、１６がオンした時の立ち上がり／立ち下がりはとも
に変化が急峻なものとなるため、ＶＤＤの電位に応じた
制御クロック信号は、電位の立ち上がり／立ち下がり時
間の短い（ｔａ２、（ｔａ２＜＜ｔａ１））信号とな
る。そして、電位の立ち上がり／立ち下がり時間（ｔａ
２）の制御クロック信号と、出力ラインＤを流れる電位
の立ち上がり／立ち下がり時間（ｔａ１）の反転クロッ
ク信号とを演算すると、電位の立ち上がり／立ち下がり
時間ｔａ３（ｔａ２＜ｔａ３＜ｔａ１）の出力クロック
信号が生成されることになる。この電位の立ち上がり／
立ち下がり時間ｔａ３の出力クロック信号においては、
波形の立ち上がり／立ち下がりの変化が途中までは緩や
かで途中から急峻になるような波形となる。

【００２２】次に、図１に示すインバータ回路１０の動
作を、図３に示すタイミングチャートで説明する。ここ
では、任意の１周期であるＴ０〜Ｔ４の期間について説
明する。

【００２３】まず、Ｔ０からＴ１の間は入力Ａのレベル
がＬなので、トランジスタ１３がオン（このときトラン
ジスタ１４はオフ）し、ＶＤＤの電位に応じた信号はト
ランジスタ１３を通って出力ラインＤへ流れる。ここ
で、トランジスタ１３は能力が小さいために、出力ライ
ンＤの電位は徐々に増加する。ここでは、トランジスタ
１５、１６もオフなので、前記出力ラインＤの電位がそ
のまま出力クロック信号となる。

【００２４】次にＴ１になると、入力ＣのレベルがＬと
なるので、トランジスタ１５がオンし（このときトラン
ジスタ１６はオフ）、ＶＤＤの電位に応じた信号がトラ
ンジスタ１５から出力ラインＤに流れる。ここで、トラ
ンジスタ１５は能力が大きいために、出力ラインＤの電
位は急激に増加する。その後、Ｔ１からＴ２にかけて
は、ＶＤＤのレベルの電圧がホールドされる。

【００２５】次にＴ２になると、入力ＡのレベルがＨと
なるので、トランジスタ１４がオン（このときトランジ
スタ１３はオフ）し、出力ラインＤ上のＶＤＤの電位は
トランジスタ１４を通ってＶＳＳへ放電される。ここ
で、トランジスタ１４は能力が小さいために、Ｔ２から
Ｔ３にかけて出力ラインＤの電位は徐々に減少する。こ
こでは、トランジスタ１５、１６もオフなので、前記出
力ラインＤの電位がそのまま出力クロック信号となる。

【００２６】次にＴ３になると、入力ＢのレベルがＨと
なるので、トランジスタ１６がオンし（このときトラン
ジスタ１５はオフ）、出力ラインＤ上のＶＤＤの電位は
トランジスタ１６を通ってＶＳＳへ放電される。ここ
で、トランジスタ１６は能力が大きいために、出力ライ
ンＤの電位は急激に減少する。その後、Ｔ３からＴ４に
かけては、ＶＳＳの電圧レベルがホールドされる。

【００２７】図３の出力クロック信号の波形からも明ら
かなように、電位の立ち上がり／立ち下がりの遅い反転
クロック信号と、電位の立ち上がり／立ち下がりの速い
制御クロック信号とを演算すると、出力されるクロック
信号は電位の立ち上がり／立ち下がりがなまり、サイン
波に近似した信号となる。

【００２８】このように、出力クロック信号の立ち上が
り／立ち下がりの変化が緩やかになると、貫通電流が流
れにくくなり、不要輻射による高周波ノイズの影響をな
くすことができる。ちなみに、この実施形態のインバー
タ回路により発生する貫通電流は、図６に対応する図７
に示すように、パルス幅が短く波高が低い信号となるた
め、不要輻射を大幅に削減することができる。

【００２９】また、出力クロック信号の波形は基本波で
あるサイン波に近似した波形となるので、クロック自体
の高調波成分が削減され、高調波漏れをなくすことがで
きる。

【００３０】なお、図３に示す出力クロック信号ではＶ
ＤＤの電位を保持しているが、ＶＤＤ以下の所定のしき
い値レベルの電位で出力クロック信号を形成することも
できる。

【００３１】さらに、この実施形態に係わるインバータ
回路では、入力Ａを２分周して入力Ｂと入力Ｃとを形成
するための２分周回路が必要となるが、従来技術のよう
に能力の大きなトランジスタを複数のトランジスタに分
割し、遅延素子で接続する構成に比べて、回路規模の増
加をはるかに少なくすることができるので、回路規模の
大幅な増加を招くことなしに、高周波ノイズや高調波漏
れを抑えることが可能となる。

【００３２】

【発明の効果】以上説明したように、この発明に係わる
信号制御回路によれば、出力クロック信号の電位の立ち
上がり／立ち下がりがなまるので、貫通電流が分散さ
れ、不要輻射による高周波ノイズが抑えることができ
る。また、出力クロック信号の波形をサイン波に近似し
た波形とすることができるので、クロック自体の高調波
成分が削減され、高調波漏れを抑えることができる。し
かも、従来のように能力の小さな複数のトランジスタで
回路を構成する場合に比べて、回路規模の増加をはるか
に少なく抑えることができる。

【００３３】したがって、この発明に係わる信号制御回
路では、回路規模を大幅に増加することなしに、高周波
ノイズや高調波漏れを抑えることができ、周辺機器の誤
動作を引き起こすという不具合を防止することが可能と
なる。

【図面の簡単な説明】

【図１】実施形態に係わるインバータ回路の構成図。

【図２】図１の等価回路図。

【図３】実施形態に係わるインバータ回路の動作を示す
タイミングチャート。

【図４】実施形態における貫通電流を示す電流波形図。

【図５】従来のインバータ回路の構成図。

【図６】従来のインバータ回路における入出力と貫通電
流の関係を示すタイミングチャート。

【図７】貫通電流対策を施した従来回路における入出力
と貫通電流の関係を示すタイミングチャート。

【図８】電位の立ち上がり／立ち下がり時間ｔａ１、ｔ
ａ２及びｔａ３の説明図。

【符号の説明】

１０インバータ回路１１信号反転回路１２信号演算回路１３、１４能力の小さなトランジスタ１５、１６能力の大きなトランジスタ

Claims

【特許請求の範囲】

【請求項１】入力クロック信号の反転電位であって、
電位の立ち上がり／立ち下がり時間ｔａ１の反転クロッ
ク信号を出力する信号反転回路と、前記反転クロック信号と、電位の立ち上がり／立ち下が
り時間ｔａ２（ｔａ２＜＜ｔａ１）の制御クロック信号
とを演算して、電位の立ち上がり／立ち下がり時間ｔａ
３（ｔａ２＜ｔａ３＜ｔａ１）の出力クロック信号を生
成する信号演算回路とを備えたことを特徴とする信号制
御回路。
【請求項２】前記反転クロック信号は、入力クロック
信号の電位に応じてオン・オフする能力の小さな２つの
トランジスタにより形成され、前記制御クロック信号
は、電位の立ち上がり／立ち下がり時間の短いクロック
信号の電位に応じてオン・オフする能力の大きな２つの
トランジスタにより形成されることを特徴とする請求項
１記載の信号制御回路。
【請求項３】前記電位の立ち上がり／立ち下がり時間
の短いクロック信号は、前記入力クロック信号を２分周
した信号から形成されたクロック信号であることを特徴
とする請求項２記載の信号制御回路。