JPH11145807A - 信号制御回路 - Google Patents
信号制御回路Info
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- JPH11145807A JPH11145807A JP9307375A JP30737597A JPH11145807A JP H11145807 A JPH11145807 A JP H11145807A JP 9307375 A JP9307375 A JP 9307375A JP 30737597 A JP30737597 A JP 30737597A JP H11145807 A JPH11145807 A JP H11145807A
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- potential
- signal
- transistor
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- Electronic Switches (AREA)
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Abstract
(57)【要約】
【課題】 クロック信号を使用するディジタル回路にお
いて、貫通電流による高周波ノイズと、高調波成分によ
る高調波漏れを抑える。 【解決手段】 信号反転回路11において、電位の立ち
上がり/立ち下がり時間ta1の反転クロック信号を出
力ラインDへ出力する。信号演算回路12においては、
前記反転クロック信号と、電位の立ち上がり/立ち下が
り時間ta2(ta2<<ta1)の制御クロック信号
とを演算して、電位の立ち上がり/立ち下がり時間ta
3(ta2<ta3<ta1)の出力クロック信号を生
成する。この出力クロック信号は電位の立ち上がり/立
ち下がりがなまるので、貫通電流が分散される。また、
出力クロック信号の波形はサイン波に近似した波形とな
るので、クロック自体の高調波成分が削減される。
いて、貫通電流による高周波ノイズと、高調波成分によ
る高調波漏れを抑える。 【解決手段】 信号反転回路11において、電位の立ち
上がり/立ち下がり時間ta1の反転クロック信号を出
力ラインDへ出力する。信号演算回路12においては、
前記反転クロック信号と、電位の立ち上がり/立ち下が
り時間ta2(ta2<<ta1)の制御クロック信号
とを演算して、電位の立ち上がり/立ち下がり時間ta
3(ta2<ta3<ta1)の出力クロック信号を生
成する。この出力クロック信号は電位の立ち上がり/立
ち下がりがなまるので、貫通電流が分散される。また、
出力クロック信号の波形はサイン波に近似した波形とな
るので、クロック自体の高調波成分が削減される。
Description
【0001】
【発明の属する技術分野】この発明は、クロック信号を
使用するディジタル回路に関し、とくにマイクロプロセ
ッサ、半導体メモリなどを構成するP−MOS、N−M
OSのような高速・大規模のディジタル集積回路に関す
る。
使用するディジタル回路に関し、とくにマイクロプロセ
ッサ、半導体メモリなどを構成するP−MOS、N−M
OSのような高速・大規模のディジタル集積回路に関す
る。
【0002】
【従来の技術】一般的なディジタル回路では、回路にお
ける動作のタイミングをとるための信号としてクロック
が用いられている。しかし、クロックとして使用される
パルス信号において、電位の立ち上がり/立ち下がり
(トランジスタがオンする時/オフする時)の変化が急
峻であると、回路には瞬間的に大きな電流(貫通電流)
が流れる。このような短時間に生じる電流変化は、不要
輻射を発生させ、とくに高速・大規模なディジタル(I
C)回路では、高周波ノイズとなって周辺機器の誤動作
を引き起こすという問題点があった。
ける動作のタイミングをとるための信号としてクロック
が用いられている。しかし、クロックとして使用される
パルス信号において、電位の立ち上がり/立ち下がり
(トランジスタがオンする時/オフする時)の変化が急
峻であると、回路には瞬間的に大きな電流(貫通電流)
が流れる。このような短時間に生じる電流変化は、不要
輻射を発生させ、とくに高速・大規模なディジタル(I
C)回路では、高周波ノイズとなって周辺機器の誤動作
を引き起こすという問題点があった。
【0003】また、クロックとして使用される方形波
は、基本波であるサイン(sin)波と3次高調波以上
の奇数高調波成分を含んで形成されているため、クロッ
ク自体の高調波成分による高調波漏れがノイズとなり、
高周波ノイズの場合と同様に周辺機器の誤動作を生じさ
せるという問題点があった。
は、基本波であるサイン(sin)波と3次高調波以上
の奇数高調波成分を含んで形成されているため、クロッ
ク自体の高調波成分による高調波漏れがノイズとなり、
高周波ノイズの場合と同様に周辺機器の誤動作を生じさ
せるという問題点があった。
【0004】このため、従来では出力段のトランジスタ
を細かく分割し、各トランジスタの動作に意図的に時間
差を付けるなどの対策をとっていた。
を細かく分割し、各トランジスタの動作に意図的に時間
差を付けるなどの対策をとっていた。
【0005】
【発明が解決しようとする課題】ここで、上述した貫通
電流対策の一例を説明する。図5に示すようなインバー
タ回路において、Pチャネルトランジスタ21とNチャ
ネルトランジスタ22が、共に能力の大きな(大型の)
トランジスタで構成されているとすると、図6に示すよ
うに、トランジスタがオンした際の出力は信号の立ち上
がりが急峻になるため、過大な貫通電流が流れる。一
方、能力の大きなトランジスタを、能力の小さな(小型
の)複数のトランジスタに分割し、遅延素子で接続して
各トランジスタのオン/オフに時間差を付けるようにす
ると、図7に示すように、出力信号の立ち上がりは緩や
かになり、貫通電流のピークが平坦化するので、不要輻
射による高周波ノイズが抑えられる。また、方形波であ
るクロックの高調波成分が削減されるので、高調波漏れ
も抑えることができる。
電流対策の一例を説明する。図5に示すようなインバー
タ回路において、Pチャネルトランジスタ21とNチャ
ネルトランジスタ22が、共に能力の大きな(大型の)
トランジスタで構成されているとすると、図6に示すよ
うに、トランジスタがオンした際の出力は信号の立ち上
がりが急峻になるため、過大な貫通電流が流れる。一
方、能力の大きなトランジスタを、能力の小さな(小型
の)複数のトランジスタに分割し、遅延素子で接続して
各トランジスタのオン/オフに時間差を付けるようにす
ると、図7に示すように、出力信号の立ち上がりは緩や
かになり、貫通電流のピークが平坦化するので、不要輻
射による高周波ノイズが抑えられる。また、方形波であ
るクロックの高調波成分が削減されるので、高調波漏れ
も抑えることができる。
【0006】しかし、上述したような能力の小さな複数
のトランジスタで回路を構成した場合は、さらに遅延素
子やORゲートなどが必要となるため、回路規模が大き
くなってしまうという問題点があった。
のトランジスタで回路を構成した場合は、さらに遅延素
子やORゲートなどが必要となるため、回路規模が大き
くなってしまうという問題点があった。
【0007】この発明は、回路規模を大幅に増加させる
ことなしに、高周波ノイズや高調波漏れを抑えることが
できる信号制御回路を提供することを目的とする。
ことなしに、高周波ノイズや高調波漏れを抑えることが
できる信号制御回路を提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するた
め、請求項1の発明は、入力クロック信号の反転電位で
あって、電位の立ち上がり/立ち下がり時間ta1の反
転クロック信号を出力する信号反転回路と、前記反転ク
ロック信号と、電位の立ち上がり/立ち下がり時間ta
2(ta2<<ta1)の制御クロック信号とを演算し
て、電位の立ち上がり/立ち下がり時間ta3(ta2
<ta3<ta1)の出力クロック信号を生成する信号
演算回路とを備えたことを特徴とする。
め、請求項1の発明は、入力クロック信号の反転電位で
あって、電位の立ち上がり/立ち下がり時間ta1の反
転クロック信号を出力する信号反転回路と、前記反転ク
ロック信号と、電位の立ち上がり/立ち下がり時間ta
2(ta2<<ta1)の制御クロック信号とを演算し
て、電位の立ち上がり/立ち下がり時間ta3(ta2
<ta3<ta1)の出力クロック信号を生成する信号
演算回路とを備えたことを特徴とする。
【0009】上記電位の立ち上がり/立ち下がり時間t
a1、ta2及びta3とは、図8に示すように、それ
ぞれの信号電位の立ち上がり/立ち下がりに要する時間
をいう。なお、図8では電位の立ち上がりのみを例示し
ているが、立ち下がりについても同じである。
a1、ta2及びta3とは、図8に示すように、それ
ぞれの信号電位の立ち上がり/立ち下がりに要する時間
をいう。なお、図8では電位の立ち上がりのみを例示し
ているが、立ち下がりについても同じである。
【0010】請求項2の発明は、 請求項1において、
前記反転クロック信号は、入力クロック信号の電位に応
じてオン・オフする能力の小さな2つのトランジスタに
より形成され、前記制御クロック信号は、電位の立ち上
がり/立ち下がり時間の短いクロック信号の電位に応じ
てオン・オフする能力の大きな2つのトランジスタによ
り形成されることを特徴とする。
前記反転クロック信号は、入力クロック信号の電位に応
じてオン・オフする能力の小さな2つのトランジスタに
より形成され、前記制御クロック信号は、電位の立ち上
がり/立ち下がり時間の短いクロック信号の電位に応じ
てオン・オフする能力の大きな2つのトランジスタによ
り形成されることを特徴とする。
【0011】ここで、能力の小さなトランジスタとは、
トランジスタ内を流れる電流の電位の立ち上がり/立ち
下がり時間の長いトランジスタをいい、能力の大きなト
ランジスタとは、電位の立ち上がり/立ち下がり時間の
短いトランジスタをいう。
トランジスタ内を流れる電流の電位の立ち上がり/立ち
下がり時間の長いトランジスタをいい、能力の大きなト
ランジスタとは、電位の立ち上がり/立ち下がり時間の
短いトランジスタをいう。
【0012】請求項3の発明は、請求項2において、前
記電位の立ち上がり/立ち下がり時間の短いクロック信
号は、前記入力クロック信号を2分周した信号から形成
されたクロック信号であることを特徴とする。
記電位の立ち上がり/立ち下がり時間の短いクロック信
号は、前記入力クロック信号を2分周した信号から形成
されたクロック信号であることを特徴とする。
【0013】
【発明の実施の形態】以下、この発明に係わる信号制御
回路をインバータ回路に適用した場合の実施形態につい
て説明する。
回路をインバータ回路に適用した場合の実施形態につい
て説明する。
【0014】図1は、この実施形態に係わるインバータ
回路の構成図である。このインバータ回路10は、出力
ラインDで結ばれた信号反転回路11と信号演算回路1
2から構成されている。
回路の構成図である。このインバータ回路10は、出力
ラインDで結ばれた信号反転回路11と信号演算回路1
2から構成されている。
【0015】信号反転回路11は、能力の小さな2つの
トランジスタ13、14により構成されたインバータ回
路であり、入力クロック信号である入力Aの電位レベル
に応じて交互にオン・オフし、このタイミングに合わせ
てVDD(主電源)の電位が入力クロック信号の反転電
位(反転クロック信号)として出力ラインDに出力され
る。この反転クロック信号の電位の立ち上がり/立ち下
がり時間をta1とする。
トランジスタ13、14により構成されたインバータ回
路であり、入力クロック信号である入力Aの電位レベル
に応じて交互にオン・オフし、このタイミングに合わせ
てVDD(主電源)の電位が入力クロック信号の反転電
位(反転クロック信号)として出力ラインDに出力され
る。この反転クロック信号の電位の立ち上がり/立ち下
がり時間をta1とする。
【0016】信号演算回路12は、能力の大きな2つの
トランジスタ15、16が接続されるとともに、2つの
トランジスタの間は出力ラインDと接続されている。前
記トランジスタ15、16には、電位の立ち上がり/立
ち下がり時間の短いクロック信号として入力B、入力C
が供給される。前記トランジスタ15、16が、この入
力B、入力Cの電位レベルに応じてオン・オフすると、
VDDから流れる電流は、電位の立ち上がり/立ち下が
り時間の短いクロック信号(以下、制御クロック信号)
として出力ラインDに出力される。この制御クロック信
号の電位の立ち上がり/立ち下がり時間をta2(ta
2<<ta1)とする。そして、この制御クロック信号
と前記反転クロック信号が出力ラインD上で演算され、
後述するような出力クロック信号が出力される。この出
力クロック信号の電位の立ち上がり/立ち下がり時間を
ta3(ta2<ta3<ta1)とする。
トランジスタ15、16が接続されるとともに、2つの
トランジスタの間は出力ラインDと接続されている。前
記トランジスタ15、16には、電位の立ち上がり/立
ち下がり時間の短いクロック信号として入力B、入力C
が供給される。前記トランジスタ15、16が、この入
力B、入力Cの電位レベルに応じてオン・オフすると、
VDDから流れる電流は、電位の立ち上がり/立ち下が
り時間の短いクロック信号(以下、制御クロック信号)
として出力ラインDに出力される。この制御クロック信
号の電位の立ち上がり/立ち下がり時間をta2(ta
2<<ta1)とする。そして、この制御クロック信号
と前記反転クロック信号が出力ラインD上で演算され、
後述するような出力クロック信号が出力される。この出
力クロック信号の電位の立ち上がり/立ち下がり時間を
ta3(ta2<ta3<ta1)とする。
【0017】前記入力B、入力Cは、入力クロック信号
である入力Aを2分周した信号から形成されたクロック
信号である。このクロック信号は、図示しない公知の分
周回路により形成することができる。
である入力Aを2分周した信号から形成されたクロック
信号である。このクロック信号は、図示しない公知の分
周回路により形成することができる。
【0018】なお、上記トランジスタ13及び15は、
例えばPチャネルのMOSトランジスタで、またトラン
ジスタ14、16はNチャネルのMOSトランジスタで
構成することができる。
例えばPチャネルのMOSトランジスタで、またトラン
ジスタ14、16はNチャネルのMOSトランジスタで
構成することができる。
【0019】次に、図1の等価回路図である図2を用い
て、上述したインバータ回路の基本的な動作について説
明する。
て、上述したインバータ回路の基本的な動作について説
明する。
【0020】信号反転回路11において、トランジスタ
13は入力AのレベルがLの時にオンし、トランジスタ
14は入力AのレベルがHの時にオンする。したがっ
て、入力Aのレベルが交互にH、Lに変化するのに応じ
て、トランジスタ13、14は交互にオン・オフを繰り
返す。トランジスタ13がオンした時には、VDDの電
位に応じた信号が出力ラインDへ出力されるが、トラン
ジスタ13は能力が小さいため、出力ラインDには電位
の立ち上がり時間の長い(ta1)信号が出力される。
また、トランジスタ14がオンしたときには、出力ライ
ンDに出力された電位がVSSへ放電されるが、トラン
ジスタ14は能力が小さいため、電位の立ち下がり時間
の長い(ta1)信号が放電される。したがって、信号
反転回路11からは、入力クロック信号である入力Aの
反転電位であって、電位の立ち上がり/立ち下がり時間
ta1の反転クロック信号が出力される。
13は入力AのレベルがLの時にオンし、トランジスタ
14は入力AのレベルがHの時にオンする。したがっ
て、入力Aのレベルが交互にH、Lに変化するのに応じ
て、トランジスタ13、14は交互にオン・オフを繰り
返す。トランジスタ13がオンした時には、VDDの電
位に応じた信号が出力ラインDへ出力されるが、トラン
ジスタ13は能力が小さいため、出力ラインDには電位
の立ち上がり時間の長い(ta1)信号が出力される。
また、トランジスタ14がオンしたときには、出力ライ
ンDに出力された電位がVSSへ放電されるが、トラン
ジスタ14は能力が小さいため、電位の立ち下がり時間
の長い(ta1)信号が放電される。したがって、信号
反転回路11からは、入力クロック信号である入力Aの
反転電位であって、電位の立ち上がり/立ち下がり時間
ta1の反転クロック信号が出力される。
【0021】一方、信号演算回路12において、トラン
ジスタ15は入力CのレベルがLの時にオンし、トラン
ジスタ16は入力BのレベルがHの時にオンする。入力
B、入力Cは、1/4周期ずれた位相でそれぞれH、L
が出現するため、トランジスタ15、16は、入力クロ
ック信号である入力Aの1/4周期ごとにオン・オフす
ることになる。トランジスタ15がオンした時には、V
DDの電位に応じた制御クロック信号が出力ラインDへ
出力されるが、トランジスタ15は能力が大きいため、
トランジスタ15がオンした時の制御クロック信号の立
ち上がりは急峻なものとなる。また、トランジスタ16
がオンした時には、出力ラインDの電位がVSSへ放電
されるが、トランジスタ16は能力が大きいため、トラ
ンジスタ16がオンした時の制御クロック信号の立ち下
がりは急峻なものとなる。このように、トランジスタ1
5、16がオンした時の立ち上がり/立ち下がりはとも
に変化が急峻なものとなるため、VDDの電位に応じた
制御クロック信号は、電位の立ち上がり/立ち下がり時
間の短い(ta2、(ta2<<ta1))信号とな
る。そして、電位の立ち上がり/立ち下がり時間(ta
2)の制御クロック信号と、出力ラインDを流れる電位
の立ち上がり/立ち下がり時間(ta1)の反転クロッ
ク信号とを演算すると、電位の立ち上がり/立ち下がり
時間ta3(ta2<ta3<ta1)の出力クロック
信号が生成されることになる。この電位の立ち上がり/
立ち下がり時間ta3の出力クロック信号においては、
波形の立ち上がり/立ち下がりの変化が途中までは緩や
かで途中から急峻になるような波形となる。
ジスタ15は入力CのレベルがLの時にオンし、トラン
ジスタ16は入力BのレベルがHの時にオンする。入力
B、入力Cは、1/4周期ずれた位相でそれぞれH、L
が出現するため、トランジスタ15、16は、入力クロ
ック信号である入力Aの1/4周期ごとにオン・オフす
ることになる。トランジスタ15がオンした時には、V
DDの電位に応じた制御クロック信号が出力ラインDへ
出力されるが、トランジスタ15は能力が大きいため、
トランジスタ15がオンした時の制御クロック信号の立
ち上がりは急峻なものとなる。また、トランジスタ16
がオンした時には、出力ラインDの電位がVSSへ放電
されるが、トランジスタ16は能力が大きいため、トラ
ンジスタ16がオンした時の制御クロック信号の立ち下
がりは急峻なものとなる。このように、トランジスタ1
5、16がオンした時の立ち上がり/立ち下がりはとも
に変化が急峻なものとなるため、VDDの電位に応じた
制御クロック信号は、電位の立ち上がり/立ち下がり時
間の短い(ta2、(ta2<<ta1))信号とな
る。そして、電位の立ち上がり/立ち下がり時間(ta
2)の制御クロック信号と、出力ラインDを流れる電位
の立ち上がり/立ち下がり時間(ta1)の反転クロッ
ク信号とを演算すると、電位の立ち上がり/立ち下がり
時間ta3(ta2<ta3<ta1)の出力クロック
信号が生成されることになる。この電位の立ち上がり/
立ち下がり時間ta3の出力クロック信号においては、
波形の立ち上がり/立ち下がりの変化が途中までは緩や
かで途中から急峻になるような波形となる。
【0022】次に、図1に示すインバータ回路10の動
作を、図3に示すタイミングチャートで説明する。ここ
では、任意の1周期であるT0〜T4の期間について説
明する。
作を、図3に示すタイミングチャートで説明する。ここ
では、任意の1周期であるT0〜T4の期間について説
明する。
【0023】まず、T0からT1の間は入力Aのレベル
がLなので、トランジスタ13がオン(このときトラン
ジスタ14はオフ)し、VDDの電位に応じた信号はト
ランジスタ13を通って出力ラインDへ流れる。ここ
で、トランジスタ13は能力が小さいために、出力ライ
ンDの電位は徐々に増加する。ここでは、トランジスタ
15、16もオフなので、前記出力ラインDの電位がそ
のまま出力クロック信号となる。
がLなので、トランジスタ13がオン(このときトラン
ジスタ14はオフ)し、VDDの電位に応じた信号はト
ランジスタ13を通って出力ラインDへ流れる。ここ
で、トランジスタ13は能力が小さいために、出力ライ
ンDの電位は徐々に増加する。ここでは、トランジスタ
15、16もオフなので、前記出力ラインDの電位がそ
のまま出力クロック信号となる。
【0024】次にT1になると、入力CのレベルがLと
なるので、トランジスタ15がオンし(このときトラン
ジスタ16はオフ)、VDDの電位に応じた信号がトラ
ンジスタ15から出力ラインDに流れる。ここで、トラ
ンジスタ15は能力が大きいために、出力ラインDの電
位は急激に増加する。その後、T1からT2にかけて
は、VDDのレベルの電圧がホールドされる。
なるので、トランジスタ15がオンし(このときトラン
ジスタ16はオフ)、VDDの電位に応じた信号がトラ
ンジスタ15から出力ラインDに流れる。ここで、トラ
ンジスタ15は能力が大きいために、出力ラインDの電
位は急激に増加する。その後、T1からT2にかけて
は、VDDのレベルの電圧がホールドされる。
【0025】次にT2になると、入力AのレベルがHと
なるので、トランジスタ14がオン(このときトランジ
スタ13はオフ)し、出力ラインD上のVDDの電位は
トランジスタ14を通ってVSSへ放電される。ここ
で、トランジスタ14は能力が小さいために、T2から
T3にかけて出力ラインDの電位は徐々に減少する。こ
こでは、トランジスタ15、16もオフなので、前記出
力ラインDの電位がそのまま出力クロック信号となる。
なるので、トランジスタ14がオン(このときトランジ
スタ13はオフ)し、出力ラインD上のVDDの電位は
トランジスタ14を通ってVSSへ放電される。ここ
で、トランジスタ14は能力が小さいために、T2から
T3にかけて出力ラインDの電位は徐々に減少する。こ
こでは、トランジスタ15、16もオフなので、前記出
力ラインDの電位がそのまま出力クロック信号となる。
【0026】次にT3になると、入力BのレベルがHと
なるので、トランジスタ16がオンし(このときトラン
ジスタ15はオフ)、出力ラインD上のVDDの電位は
トランジスタ16を通ってVSSへ放電される。ここ
で、トランジスタ16は能力が大きいために、出力ライ
ンDの電位は急激に減少する。その後、T3からT4に
かけては、VSSの電圧レベルがホールドされる。
なるので、トランジスタ16がオンし(このときトラン
ジスタ15はオフ)、出力ラインD上のVDDの電位は
トランジスタ16を通ってVSSへ放電される。ここ
で、トランジスタ16は能力が大きいために、出力ライ
ンDの電位は急激に減少する。その後、T3からT4に
かけては、VSSの電圧レベルがホールドされる。
【0027】図3の出力クロック信号の波形からも明ら
かなように、電位の立ち上がり/立ち下がりの遅い反転
クロック信号と、電位の立ち上がり/立ち下がりの速い
制御クロック信号とを演算すると、出力されるクロック
信号は電位の立ち上がり/立ち下がりがなまり、サイン
波に近似した信号となる。
かなように、電位の立ち上がり/立ち下がりの遅い反転
クロック信号と、電位の立ち上がり/立ち下がりの速い
制御クロック信号とを演算すると、出力されるクロック
信号は電位の立ち上がり/立ち下がりがなまり、サイン
波に近似した信号となる。
【0028】このように、出力クロック信号の立ち上が
り/立ち下がりの変化が緩やかになると、貫通電流が流
れにくくなり、不要輻射による高周波ノイズの影響をな
くすことができる。ちなみに、この実施形態のインバー
タ回路により発生する貫通電流は、図6に対応する図7
に示すように、パルス幅が短く波高が低い信号となるた
め、不要輻射を大幅に削減することができる。
り/立ち下がりの変化が緩やかになると、貫通電流が流
れにくくなり、不要輻射による高周波ノイズの影響をな
くすことができる。ちなみに、この実施形態のインバー
タ回路により発生する貫通電流は、図6に対応する図7
に示すように、パルス幅が短く波高が低い信号となるた
め、不要輻射を大幅に削減することができる。
【0029】また、出力クロック信号の波形は基本波で
あるサイン波に近似した波形となるので、クロック自体
の高調波成分が削減され、高調波漏れをなくすことがで
きる。
あるサイン波に近似した波形となるので、クロック自体
の高調波成分が削減され、高調波漏れをなくすことがで
きる。
【0030】なお、図3に示す出力クロック信号ではV
DDの電位を保持しているが、VDD以下の所定のしき
い値レベルの電位で出力クロック信号を形成することも
できる。
DDの電位を保持しているが、VDD以下の所定のしき
い値レベルの電位で出力クロック信号を形成することも
できる。
【0031】さらに、この実施形態に係わるインバータ
回路では、入力Aを2分周して入力Bと入力Cとを形成
するための2分周回路が必要となるが、従来技術のよう
に能力の大きなトランジスタを複数のトランジスタに分
割し、遅延素子で接続する構成に比べて、回路規模の増
加をはるかに少なくすることができるので、回路規模の
大幅な増加を招くことなしに、高周波ノイズや高調波漏
れを抑えることが可能となる。
回路では、入力Aを2分周して入力Bと入力Cとを形成
するための2分周回路が必要となるが、従来技術のよう
に能力の大きなトランジスタを複数のトランジスタに分
割し、遅延素子で接続する構成に比べて、回路規模の増
加をはるかに少なくすることができるので、回路規模の
大幅な増加を招くことなしに、高周波ノイズや高調波漏
れを抑えることが可能となる。
【0032】
【発明の効果】以上説明したように、この発明に係わる
信号制御回路によれば、出力クロック信号の電位の立ち
上がり/立ち下がりがなまるので、貫通電流が分散さ
れ、不要輻射による高周波ノイズが抑えることができ
る。また、出力クロック信号の波形をサイン波に近似し
た波形とすることができるので、クロック自体の高調波
成分が削減され、高調波漏れを抑えることができる。し
かも、従来のように能力の小さな複数のトランジスタで
回路を構成する場合に比べて、回路規模の増加をはるか
に少なく抑えることができる。
信号制御回路によれば、出力クロック信号の電位の立ち
上がり/立ち下がりがなまるので、貫通電流が分散さ
れ、不要輻射による高周波ノイズが抑えることができ
る。また、出力クロック信号の波形をサイン波に近似し
た波形とすることができるので、クロック自体の高調波
成分が削減され、高調波漏れを抑えることができる。し
かも、従来のように能力の小さな複数のトランジスタで
回路を構成する場合に比べて、回路規模の増加をはるか
に少なく抑えることができる。
【0033】したがって、この発明に係わる信号制御回
路では、回路規模を大幅に増加することなしに、高周波
ノイズや高調波漏れを抑えることができ、周辺機器の誤
動作を引き起こすという不具合を防止することが可能と
なる。
路では、回路規模を大幅に増加することなしに、高周波
ノイズや高調波漏れを抑えることができ、周辺機器の誤
動作を引き起こすという不具合を防止することが可能と
なる。
【図1】実施形態に係わるインバータ回路の構成図。
【図2】図1の等価回路図。
【図3】実施形態に係わるインバータ回路の動作を示す
タイミングチャート。
タイミングチャート。
【図4】実施形態における貫通電流を示す電流波形図。
【図5】従来のインバータ回路の構成図。
【図6】従来のインバータ回路における入出力と貫通電
流の関係を示すタイミングチャート。
流の関係を示すタイミングチャート。
【図7】貫通電流対策を施した従来回路における入出力
と貫通電流の関係を示すタイミングチャート。
と貫通電流の関係を示すタイミングチャート。
【図8】電位の立ち上がり/立ち下がり時間ta1、t
a2及びta3の説明図。
a2及びta3の説明図。
10 インバータ回路 11 信号反転回路 12 信号演算回路 13、14 能力の小さなトランジスタ 15、16 能力の大きなトランジスタ
Claims (3)
- 【請求項1】 入力クロック信号の反転電位であって、
電位の立ち上がり/立ち下がり時間ta1の反転クロッ
ク信号を出力する信号反転回路と、 前記反転クロック信号と、電位の立ち上がり/立ち下が
り時間ta2(ta2<<ta1)の制御クロック信号
とを演算して、電位の立ち上がり/立ち下がり時間ta
3(ta2<ta3<ta1)の出力クロック信号を生
成する信号演算回路とを備えたことを特徴とする信号制
御回路。 - 【請求項2】 前記反転クロック信号は、入力クロック
信号の電位に応じてオン・オフする能力の小さな2つの
トランジスタにより形成され、前記制御クロック信号
は、電位の立ち上がり/立ち下がり時間の短いクロック
信号の電位に応じてオン・オフする能力の大きな2つの
トランジスタにより形成されることを特徴とする請求項
1記載の信号制御回路。 - 【請求項3】 前記電位の立ち上がり/立ち下がり時間
の短いクロック信号は、前記入力クロック信号を2分周
した信号から形成されたクロック信号であることを特徴
とする請求項2記載の信号制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9307375A JPH11145807A (ja) | 1997-11-10 | 1997-11-10 | 信号制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9307375A JPH11145807A (ja) | 1997-11-10 | 1997-11-10 | 信号制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11145807A true JPH11145807A (ja) | 1999-05-28 |
Family
ID=17968312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9307375A Pending JPH11145807A (ja) | 1997-11-10 | 1997-11-10 | 信号制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11145807A (ja) |
-
1997
- 1997-11-10 JP JP9307375A patent/JPH11145807A/ja active Pending
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