JP2937591B2 - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
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- H02M3/073—Charge pumps of the Schenkel-type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置等の半
導体集積回路において、ラッチアップ防止や、接合容量
を減らして高速化等を図るため、基板電圧を一定に保つ
ための基板バイアス電圧を発生する基板バイアス発生回
路、特にその発振回路に関するものである。
導体集積回路において、ラッチアップ防止や、接合容量
を減らして高速化等を図るため、基板電圧を一定に保つ
ための基板バイアス電圧を発生する基板バイアス発生回
路、特にその発振回路に関するものである。
【０００２】
【従来の技術】図２は、従来の半導体集積回路における
基板バイアス発生回路の一構成例を示す回路図である。
この基板バイアス発生回路は、半導体集積回路の基板１
に基板バイアス電圧Ｖｂｂを印加して該基板１を例えば
−３Ｖにするための回路であり、所定周期のパルス信号
Ｓ１０を出力するリングオシレータ構成の発振回路１０
を備えている。この出力側には、チャージポンプ回路２
０が接続され、該チャージポンプ回路２０の出力が基板
バイアスレベル検出回路３０を介してフィードバック入
力されている。チャージポンプ回路２０は、キャパシタ
及びトランジスタ等で構成され、パルス信号Ｓ１０によ
り充放電して基板バイアス電圧Ｖｂｂを生成する回路で
ある。基板バイアスレベル検出回路３０は、基板バイア
ス電圧Ｖｂｂを検出してそのレベルに応じた“Ｈ”レベ
ルまたは“Ｌ”レベルの制御信号Ｓ３０をチャージポン
プ回路２０へ出力し、該チャージポンプ回路２０の動作
をオン，オフ制御する回路である。
基板バイアス発生回路の一構成例を示す回路図である。
この基板バイアス発生回路は、半導体集積回路の基板１
に基板バイアス電圧Ｖｂｂを印加して該基板１を例えば
−３Ｖにするための回路であり、所定周期のパルス信号
Ｓ１０を出力するリングオシレータ構成の発振回路１０
を備えている。この出力側には、チャージポンプ回路２
０が接続され、該チャージポンプ回路２０の出力が基板
バイアスレベル検出回路３０を介してフィードバック入
力されている。チャージポンプ回路２０は、キャパシタ
及びトランジスタ等で構成され、パルス信号Ｓ１０によ
り充放電して基板バイアス電圧Ｖｂｂを生成する回路で
ある。基板バイアスレベル検出回路３０は、基板バイア
ス電圧Ｖｂｂを検出してそのレベルに応じた“Ｈ”レベ
ルまたは“Ｌ”レベルの制御信号Ｓ３０をチャージポン
プ回路２０へ出力し、該チャージポンプ回路２０の動作
をオン，オフ制御する回路である。
【０００３】発振回路１０は、カスケード接続された奇
数個の反転回路１１〜１５と、波形整形用のバッファ回
路１６とを備えている。各反転回路１１〜１５は、Ｐチ
ャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）
１１ａ〜１５ａ及びＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳという）１１ｂ〜１５ｂからなるＣＭ
ＯＳインバータと、該ＣＭＯＳインバータのドレインと
電源電位Ｖｃｃ間に接続された負荷用のＰＭＯＳ１１ｃ
〜１５ｃと、該ＣＭＯＳインバータのソースと接地電位
Ｖｓｓ間に接続された負荷用のＮＭＯＳ１１ｄ〜１５ｄ
とで、それぞれ構成されている。各反転回路１１〜１５
の出力側ノードＮ１１〜Ｎ１５は順次リング状に接続さ
れ、その最終段出力側ノードＮ１５がバッファ回路１６
に接続されている。
数個の反転回路１１〜１５と、波形整形用のバッファ回
路１６とを備えている。各反転回路１１〜１５は、Ｐチ
ャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳという）
１１ａ〜１５ａ及びＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳという）１１ｂ〜１５ｂからなるＣＭ
ＯＳインバータと、該ＣＭＯＳインバータのドレインと
電源電位Ｖｃｃ間に接続された負荷用のＰＭＯＳ１１ｃ
〜１５ｃと、該ＣＭＯＳインバータのソースと接地電位
Ｖｓｓ間に接続された負荷用のＮＭＯＳ１１ｄ〜１５ｄ
とで、それぞれ構成されている。各反転回路１１〜１５
の出力側ノードＮ１１〜Ｎ１５は順次リング状に接続さ
れ、その最終段出力側ノードＮ１５がバッファ回路１６
に接続されている。
【０００４】バッファ回路１６は、最終段反転回路１５
の出力側ノードＮ１５の立上がり及び立下がり波形を急
峻な立上がり及び立下がり波形に波形整形してパルス信
号Ｓ１０をチャージポンプ回路２０へ出力する回路であ
り、電源電位Ｖｃｃと接地電位Ｖｓｓ間に接続されたＰ
ＭＯＳ１６ａ及びＮＭＯＳ１６ｂからなるＣＭＯＳイン
バータで構成されている。
の出力側ノードＮ１５の立上がり及び立下がり波形を急
峻な立上がり及び立下がり波形に波形整形してパルス信
号Ｓ１０をチャージポンプ回路２０へ出力する回路であ
り、電源電位Ｖｃｃと接地電位Ｖｓｓ間に接続されたＰ
ＭＯＳ１６ａ及びＮＭＯＳ１６ｂからなるＣＭＯＳイン
バータで構成されている。
【０００５】次に、図３を参照しつつ、図２の動作を説
明する。図３は、図２中の発振回路１０の動作波形図で
ある。図３中のＴは発振回路１０から出力されるパルス
信号Ｓ１０の電源電位Ｖｃｃに対する所定の周期であ
る。Ｉは各反転回路１１中の電源電位Ｖｃｃと接地電位
Ｖｓｓとの間に流れる貫通電流である。
明する。図３は、図２中の発振回路１０の動作波形図で
ある。図３中のＴは発振回路１０から出力されるパルス
信号Ｓ１０の電源電位Ｖｃｃに対する所定の周期であ
る。Ｉは各反転回路１１中の電源電位Ｖｃｃと接地電位
Ｖｓｓとの間に流れる貫通電流である。
【０００６】発振回路１０は、図３に示すように、各反
転回路１１〜１５が反転動作を行うことによってそれら
の各出力側ノードＮ１１〜Ｎ１５からパルス波形が生成
される。各反転回路１１〜１５内の負荷用ＰＭＯＳ１１
ｃ〜１５ｃ及びＮＭＯＳ１１ｄ〜１５ｄにより、各ＰＭ
ＯＳ１１ａ〜１５ａ及びＮＭＯＳ１１ｂ〜１５ｂからな
るＣＭＯＳインバータが、外観上、相互インダクタンス
が小さくなったときと同様な波形動作を行う。この波形
動作のため、ノードＮ１５，Ｎ１１〜Ｎ１４の入力に対
するノードＮ１１〜Ｎ１５の出力の応答が遅くなり、該
ノードＮ１１〜Ｎ１５がその立上がり及び立下がりにお
いて緩慢な波形動作となる。このようなノードＮ１１〜
Ｎ１５の緩慢な動作波形により、少ない反転回路数によ
る出力パルス信号Ｓ１０の長い周期Ｔを可能にしてい
る。
転回路１１〜１５が反転動作を行うことによってそれら
の各出力側ノードＮ１１〜Ｎ１５からパルス波形が生成
される。各反転回路１１〜１５内の負荷用ＰＭＯＳ１１
ｃ〜１５ｃ及びＮＭＯＳ１１ｄ〜１５ｄにより、各ＰＭ
ＯＳ１１ａ〜１５ａ及びＮＭＯＳ１１ｂ〜１５ｂからな
るＣＭＯＳインバータが、外観上、相互インダクタンス
が小さくなったときと同様な波形動作を行う。この波形
動作のため、ノードＮ１５，Ｎ１１〜Ｎ１４の入力に対
するノードＮ１１〜Ｎ１５の出力の応答が遅くなり、該
ノードＮ１１〜Ｎ１５がその立上がり及び立下がりにお
いて緩慢な波形動作となる。このようなノードＮ１１〜
Ｎ１５の緩慢な動作波形により、少ない反転回路数によ
る出力パルス信号Ｓ１０の長い周期Ｔを可能にしてい
る。
【０００７】最終段反転回路１５の出力側ノードＮ１５
のパルス波形がバッファ回路１６へ出力されると、該バ
ッファ回路１６では、波形整形によって立上がり及び立
下がりを急峻にして所定周期Ｔのパルス信号Ｓ１０をチ
ャージポンプ回路２０へ出力する。
のパルス波形がバッファ回路１６へ出力されると、該バ
ッファ回路１６では、波形整形によって立上がり及び立
下がりを急峻にして所定周期Ｔのパルス信号Ｓ１０をチ
ャージポンプ回路２０へ出力する。
【０００８】このように発振回路１０が所定周期Ｔのパ
ルス信号Ｓ１０をチャージポンプ回路２０へ出力し続け
ると、基板バイアスレベル検出回路３０では、チャージ
ポンプ回路２０によって基板１に供給される基板バイア
ス電圧Ｖｂｂのレベルを検出し、該基板バイアス電圧Ｖ
ｂｂが例えば所定電位よりも高いときには出力制御信号
Ｓ３０を“Ｈ”レベルにし、逆に該基板バイアス電圧Ｖ
ｂｂが所定電位よりも低いときには出力制御信号Ｓ３０
を“Ｌ”レベルにする。チャージポンプ回路２０は、制
御信号Ｓ３０を入力し、該制御信号Ｓ３０が“Ｈ”レベ
ルのときにはチャージポンプ動作を開始し、該制御信号
Ｓ３０が“Ｌ”レベルのときにはチャージポンプ動作を
停止する。これにより、基板１は例えば所定電位以下に
なるように制御される。
ルス信号Ｓ１０をチャージポンプ回路２０へ出力し続け
ると、基板バイアスレベル検出回路３０では、チャージ
ポンプ回路２０によって基板１に供給される基板バイア
ス電圧Ｖｂｂのレベルを検出し、該基板バイアス電圧Ｖ
ｂｂが例えば所定電位よりも高いときには出力制御信号
Ｓ３０を“Ｈ”レベルにし、逆に該基板バイアス電圧Ｖ
ｂｂが所定電位よりも低いときには出力制御信号Ｓ３０
を“Ｌ”レベルにする。チャージポンプ回路２０は、制
御信号Ｓ３０を入力し、該制御信号Ｓ３０が“Ｈ”レベ
ルのときにはチャージポンプ動作を開始し、該制御信号
Ｓ３０が“Ｌ”レベルのときにはチャージポンプ動作を
停止する。これにより、基板１は例えば所定電位以下に
なるように制御される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記構
成の回路では、次のような課題があった。発振回路１０
において、例えば初段の反転回路１１を例にとると、最
終段反転回路１５の出力側ノードＮ１５の緩慢な入力波
形を、ＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂからなるＣＭ
ＯＳインバータで反転する際に、ノードＮ１１を経由し
て電源電位Ｖｃｃと接地電位Ｖｓｓ間に貫通電流Ｉが流
れる。貫通電流Ｉは、他の各反転回路１２〜１５におい
てもそれぞれ同様に発生する。このような貫通電流Ｉが
発生すると、発振回路１０における消費電力が大きくな
るという問題がある。
成の回路では、次のような課題があった。発振回路１０
において、例えば初段の反転回路１１を例にとると、最
終段反転回路１５の出力側ノードＮ１５の緩慢な入力波
形を、ＰＭＯＳ１１ａ及びＮＭＯＳ１１ｂからなるＣＭ
ＯＳインバータで反転する際に、ノードＮ１１を経由し
て電源電位Ｖｃｃと接地電位Ｖｓｓ間に貫通電流Ｉが流
れる。貫通電流Ｉは、他の各反転回路１２〜１５におい
てもそれぞれ同様に発生する。このような貫通電流Ｉが
発生すると、発振回路１０における消費電力が大きくな
るという問題がある。
【００１０】また、チャージポンプ回路２０は、基板バ
イアス電圧Ｖｂｂが所定の電位よりも高い条件で動作
し、該基板バイアス電圧Ｖｂｂが所定の電位よりも低い
条件で停止する。これに対して発振回路１０は、チャー
ジポンプ停止期間中も常に不必要な所定周期Ｔのパルス
信号Ｓ１０を出力し続ける。そのため、発振回路１０の
消費電力が大きいという問題があり、それらを解決する
ことが困難であった。
イアス電圧Ｖｂｂが所定の電位よりも高い条件で動作
し、該基板バイアス電圧Ｖｂｂが所定の電位よりも低い
条件で停止する。これに対して発振回路１０は、チャー
ジポンプ停止期間中も常に不必要な所定周期Ｔのパルス
信号Ｓ１０を出力し続ける。そのため、発振回路１０の
消費電力が大きいという問題があり、それらを解決する
ことが困難であった。
【００１１】本発明は、前記従来技術が持っていた課題
として、発振回路１０における消費電力が大きいという
点について解決した基板バイアス発生回路を提供するも
のである。
として、発振回路１０における消費電力が大きいという
点について解決した基板バイアス発生回路を提供するも
のである。
【００１２】
【課題を解決するための手段】前記課題を回路するため
に、本発明のうちの第１の発明は、所定周期のパルス信
号を出力する発振回路と、前記パルス信号により充電さ
れて基板バイアス電圧を生成するチャージポンプ回路と
を有する基板バイアス発生回路において、前記発振回路
は、カスケード接続された奇数段の反転回路を有し、該
反転回路は、第１の電位と第２の電位とに電気的に接続
可能であって、入力される前段の反転回路の出力レベル
を反転して後段の反転回路へ与えるインバータと、該イ
ンバータと該第１の電位との間に接続された第１のスイ
ッチ手段と、該インバータと該第２の電位との間に接続
された第２のスイッチ手段とを有し、該第１及び第２の
スイッチ手段が２Ｋ（但し、Ｋは整数）段前の反転回路
に入力される電位により活性化が制御されるようにして
いる。
に、本発明のうちの第１の発明は、所定周期のパルス信
号を出力する発振回路と、前記パルス信号により充電さ
れて基板バイアス電圧を生成するチャージポンプ回路と
を有する基板バイアス発生回路において、前記発振回路
は、カスケード接続された奇数段の反転回路を有し、該
反転回路は、第１の電位と第２の電位とに電気的に接続
可能であって、入力される前段の反転回路の出力レベル
を反転して後段の反転回路へ与えるインバータと、該イ
ンバータと該第１の電位との間に接続された第１のスイ
ッチ手段と、該インバータと該第２の電位との間に接続
された第２のスイッチ手段とを有し、該第１及び第２の
スイッチ手段が２Ｋ（但し、Ｋは整数）段前の反転回路
に入力される電位により活性化が制御されるようにして
いる。
【００１３】第２の発明は、第１の発明において、前記
基板バイアス発生回路は、前記発振回路から出力される
パルス信号により充電されて基板バイアス電圧を生成す
るチャージポンプ回路と、前記基板バイアス電圧を検出
してそのレベルに応じた電位レベルを有する制御信号を
出力し、該チャージポンプ回路の動作を制御する基板バ
イアスレベル検出回路とを有している。
基板バイアス発生回路は、前記発振回路から出力される
パルス信号により充電されて基板バイアス電圧を生成す
るチャージポンプ回路と、前記基板バイアス電圧を検出
してそのレベルに応じた電位レベルを有する制御信号を
出力し、該チャージポンプ回路の動作を制御する基板バ
イアスレベル検出回路とを有している。
【００１４】第３の発明は、所定周期のパルス信号を出
力する発振回路と、前記パルス信号により充電されて基
板バイアス電圧を生成するチャージポンプ回路と、前記
基板バイアス電圧を検出してそのレベルに応じた電位レ
ベルを有する制御信号を出力し、該チャージポンプ回路
の動作を制御する基板バイアスレベル検出回路とを有す
る基板バイアス発生回路において、前記発振回路は、カ
スケード接続された奇数段の反転回路を有し、該反転回
路は、前段の反転回路の出力を反転して後段の反転回路
へ与えるインバータと、該インバータと第１の電位との
間に並列接続された第１のトランジスタ及び第１の制御
トランジスタと、該インバータと第２の電位との間に並
列接続された第２のトランジスタ及び第２の制御トラン
ジスタとを備え、前記第１及び第２のトランジスタはノ
ーマリオンに制御され、前記第１及び第２の制御トラン
ジスタは前記制御信号に応じて制御されるようになって
いる。
力する発振回路と、前記パルス信号により充電されて基
板バイアス電圧を生成するチャージポンプ回路と、前記
基板バイアス電圧を検出してそのレベルに応じた電位レ
ベルを有する制御信号を出力し、該チャージポンプ回路
の動作を制御する基板バイアスレベル検出回路とを有す
る基板バイアス発生回路において、前記発振回路は、カ
スケード接続された奇数段の反転回路を有し、該反転回
路は、前段の反転回路の出力を反転して後段の反転回路
へ与えるインバータと、該インバータと第１の電位との
間に並列接続された第１のトランジスタ及び第１の制御
トランジスタと、該インバータと第２の電位との間に並
列接続された第２のトランジスタ及び第２の制御トラン
ジスタとを備え、前記第１及び第２のトランジスタはノ
ーマリオンに制御され、前記第１及び第２の制御トラン
ジスタは前記制御信号に応じて制御されるようになって
いる。
【００１５】
【作用】第１及び第２の発明によれば、以上のように基
板バイアス発生回路を構成したので、発振回路における
各反転回路内の第１または第２のスイッチ手段は、発振
動作中、そのいずれかがオフ状態となるので、該各反転
回路に流れる貫通電流を大幅に小さくでき、それによっ
て消費電力の低減化が図れる。さらに、第１及び第２の
スイッチ手段の制御信号を各反転回路の出力より得てい
るので、該制御信号の生成回路が不要となって占有面積
の削減化が図れる。
板バイアス発生回路を構成したので、発振回路における
各反転回路内の第１または第２のスイッチ手段は、発振
動作中、そのいずれかがオフ状態となるので、該各反転
回路に流れる貫通電流を大幅に小さくでき、それによっ
て消費電力の低減化が図れる。さらに、第１及び第２の
スイッチ手段の制御信号を各反転回路の出力より得てい
るので、該制御信号の生成回路が不要となって占有面積
の削減化が図れる。
【００１６】第３の発明によれば、各反転回路内におけ
る第１及び第２の制御トランジスタがチャージポンプ回
路の停止時にオフ状態となるので、各第１及び第２のス
イッチ手段の等価抵抗値が大きくなり、発振回路から出
力されるパルス信号の周期が長くなる。これにより、発
振回路での消費電力の低減化が図れる。従って、前記課
題を解決できるのである。
る第１及び第２の制御トランジスタがチャージポンプ回
路の停止時にオフ状態となるので、各第１及び第２のス
イッチ手段の等価抵抗値が大きくなり、発振回路から出
力されるパルス信号の周期が長くなる。これにより、発
振回路での消費電力の低減化が図れる。従って、前記課
題を解決できるのである。
【００１７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す基板バイアス発生
回路の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。この基板バイアス発生
回路では、従来と異なるリングオシレータ構成の発振回
路１００を有し、その出力側には従来と同様のチャージ
ポンプ回路２０が接続され、さらにその出力側に基板バ
イアスレベル検出回路３０が接続されている。
回路の回路図であり、従来の図２中の要素と共通の要素
には共通の符号が付されている。この基板バイアス発生
回路では、従来と異なるリングオシレータ構成の発振回
路１００を有し、その出力側には従来と同様のチャージ
ポンプ回路２０が接続され、さらにその出力側に基板バ
イアスレベル検出回路３０が接続されている。
【００１８】発振回路１００は、周波数可変のパルス信
号Ｓ１００をチャージポンプ回路２０へ出力する回路で
ある。この発振回路１００は、奇数段（例えば、５段）
の反転回路１１０〜１５０を有し、それらの各出力側ノ
ードＮ１１１〜Ｎ１５１が順次カスケード接続され、さ
らに最終段反転回路１５０の出力側ノードＮ１５１に、
波形整形用のバッファ回路１６０及びＣＭＯＳインバー
タ１６４が接続されている。
号Ｓ１００をチャージポンプ回路２０へ出力する回路で
ある。この発振回路１００は、奇数段（例えば、５段）
の反転回路１１０〜１５０を有し、それらの各出力側ノ
ードＮ１１１〜Ｎ１５１が順次カスケード接続され、さ
らに最終段反転回路１５０の出力側ノードＮ１５１に、
波形整形用のバッファ回路１６０及びＣＭＯＳインバー
タ１６４が接続されている。
【００１９】各反転回路１１０〜１５０は、前段の反転
回路の出力を反転して後段の反転回路へ与える各ＰＭＯ
Ｓ１１１ａ〜１５１ａ及びＮＭＯＳ１１１ｂ〜１５１ｂ
からなるＣＭＯＳインバータ１１１〜１５１と、ＰＭＯ
Ｓ１１１ａ〜１５１ａと第１の電位（例えば、電源電位
Ｖｃｃ）との間に接続された第１のスイッチ手段（例え
ば、ＰＭＯＳ）１１２〜１５２と、ＮＭＯＳ１１１ｂ〜
１５１ｂのソースと第２の電位（例えば、接地電位Ｖｓ
ｓ）との間に接続された第２のスイッチ手段（例えば、
ＮＭＯＳ）１１３〜１５３とで、それぞれ構成されてい
る。各反転回路１１０〜１５０内のＰＭＯＳ１１２〜１
５２及びＮＭＯＳ１１３〜１５３のゲートは、２段前の
反転回路のＣＭＯＳインバータの入力側にそれぞれ接続
されている。
回路の出力を反転して後段の反転回路へ与える各ＰＭＯ
Ｓ１１１ａ〜１５１ａ及びＮＭＯＳ１１１ｂ〜１５１ｂ
からなるＣＭＯＳインバータ１１１〜１５１と、ＰＭＯ
Ｓ１１１ａ〜１５１ａと第１の電位（例えば、電源電位
Ｖｃｃ）との間に接続された第１のスイッチ手段（例え
ば、ＰＭＯＳ）１１２〜１５２と、ＮＭＯＳ１１１ｂ〜
１５１ｂのソースと第２の電位（例えば、接地電位Ｖｓ
ｓ）との間に接続された第２のスイッチ手段（例えば、
ＮＭＯＳ）１１３〜１５３とで、それぞれ構成されてい
る。各反転回路１１０〜１５０内のＰＭＯＳ１１２〜１
５２及びＮＭＯＳ１１３〜１５３のゲートは、２段前の
反転回路のＣＭＯＳインバータの入力側にそれぞれ接続
されている。
【００２０】バッファ回路１６０、及びその出力側に接
続されたＰＭＯＳ１６４ａ及びＮＭＯＳ１６４ｂからな
るＣＭＯＳインバータ１６４は、最終段反転回路１５０
の出力側ノードＮ１５１の立上がり及び立下がり波形を
急峻にするための波形整形機能を有している。バッファ
回路１６０は、最終段反転回路１５０の出力側ノードＮ
１５１の波形を反転して出力側ノードＮ１６１からＣＭ
ＯＳインバータ１６４へ出力するＰＭＯＳ１６１ａ及び
ＮＭＯＳ１６１ｂからなるＣＭＯＳインバータ１６１
と、ＰＭＯＳ１６１ａのドレインと電源電位Ｖｃｃ間に
接続された第１のスイッチ手段（例えば、ＰＭＯＳ）１
６２と、ＮＭＯＳ１６１ｂのソースと接地電位Ｖｓｓ間
に接続された第２のスイッチ手段（例えば、ＮＭＯＳ）
１６３とで、構成されている。ＰＭＯＳ１６２及びＮＭ
ＯＳ１６３のゲートは、２段前の反転回路１４０内のＣ
ＭＯＳインバータ１４１の入力側に接続されている。
続されたＰＭＯＳ１６４ａ及びＮＭＯＳ１６４ｂからな
るＣＭＯＳインバータ１６４は、最終段反転回路１５０
の出力側ノードＮ１５１の立上がり及び立下がり波形を
急峻にするための波形整形機能を有している。バッファ
回路１６０は、最終段反転回路１５０の出力側ノードＮ
１５１の波形を反転して出力側ノードＮ１６１からＣＭ
ＯＳインバータ１６４へ出力するＰＭＯＳ１６１ａ及び
ＮＭＯＳ１６１ｂからなるＣＭＯＳインバータ１６１
と、ＰＭＯＳ１６１ａのドレインと電源電位Ｖｃｃ間に
接続された第１のスイッチ手段（例えば、ＰＭＯＳ）１
６２と、ＮＭＯＳ１６１ｂのソースと接地電位Ｖｓｓ間
に接続された第２のスイッチ手段（例えば、ＮＭＯＳ）
１６３とで、構成されている。ＰＭＯＳ１６２及びＮＭ
ＯＳ１６３のゲートは、２段前の反転回路１４０内のＣ
ＭＯＳインバータ１４１の入力側に接続されている。
【００２１】次に、図４を参照しつつ、図１の動作を説
明する。図４は、図１中の発振回路１００の動作波形図
である。図４中のＩは、各反転回路１１０内の電源電位
Ｖｃｃから接地電位Ｖｓｓへ流れる貫通電流である。
明する。図４は、図１中の発振回路１００の動作波形図
である。図４中のＩは、各反転回路１１０内の電源電位
Ｖｃｃから接地電位Ｖｓｓへ流れる貫通電流である。
【００２２】発振回路１００において、各反転回路１１
０〜１５０は前段の反転回路の出力を反転して後段の反
転回路へ与えることにより、所定周期のパルス信号を最
終段反転回路１５０の出力側ノードＮ１５１からバッフ
ァ回路１６０へ出力する。バッファ回路１６０は出力側
ノードＮ１５１の電位を反転し、ノードＮ１６１からＣ
ＭＯＳインバータ１６４へ出力する。ＣＭＯＳインバー
タ１６４では、ノードＮ１６１の電位を反転して所定周
期のパルス信号Ｓ１００をチャージポンプ回路２０へ出
力する。このバッファ回路１６０及びＣＭＯＳインバー
タ１６４により、ノードＮ１５１の波形の立上がり及び
立下がりが急峻な立上がり及び立下がりに波形整形さ
れ、パルス信号Ｓ１００としてチャージポンプ回路２０
へ所定の周期で出力される。
０〜１５０は前段の反転回路の出力を反転して後段の反
転回路へ与えることにより、所定周期のパルス信号を最
終段反転回路１５０の出力側ノードＮ１５１からバッフ
ァ回路１６０へ出力する。バッファ回路１６０は出力側
ノードＮ１５１の電位を反転し、ノードＮ１６１からＣ
ＭＯＳインバータ１６４へ出力する。ＣＭＯＳインバー
タ１６４では、ノードＮ１６１の電位を反転して所定周
期のパルス信号Ｓ１００をチャージポンプ回路２０へ出
力する。このバッファ回路１６０及びＣＭＯＳインバー
タ１６４により、ノードＮ１５１の波形の立上がり及び
立下がりが急峻な立上がり及び立下がりに波形整形さ
れ、パルス信号Ｓ１００としてチャージポンプ回路２０
へ所定の周期で出力される。
【００２３】基板バイアスレベル検出回路３０は、チャ
ージポンプ回路２０より基板１へ供給される基板バイア
ス電圧Ｖｂｂが、所定の電位よりも例えば高いときには
制御信号Ｓ３０を“Ｈ”レベルにし、逆に基板バイアス
電圧Ｖｂｂが所定の電位よりも低いときには制御信号Ｓ
３０を“Ｌ”レベルにする。チャージポンプ回路２０
は、制御信号Ｓ３０が“Ｈ”レベルのときにはチャージ
ポンプ動作を開始し、該制御信号Ｓ３０が“Ｌ”レベル
のときにはチャージポンプ動作を停止する。これによ
り、基板１の基板バイアス電圧Ｖｂｂが常に所定の電位
以下になるように制御される。
ージポンプ回路２０より基板１へ供給される基板バイア
ス電圧Ｖｂｂが、所定の電位よりも例えば高いときには
制御信号Ｓ３０を“Ｈ”レベルにし、逆に基板バイアス
電圧Ｖｂｂが所定の電位よりも低いときには制御信号Ｓ
３０を“Ｌ”レベルにする。チャージポンプ回路２０
は、制御信号Ｓ３０が“Ｈ”レベルのときにはチャージ
ポンプ動作を開始し、該制御信号Ｓ３０が“Ｌ”レベル
のときにはチャージポンプ動作を停止する。これによ
り、基板１の基板バイアス電圧Ｖｂｂが常に所定の電位
以下になるように制御される。
【００２４】ここで、各反転回路１１０〜１５０におい
て、ＣＭＯＳインバータ１１１〜１５１のゲート入力
と、ＰＭＯＳ１１２〜１５２及びＮＭＯＳ１１３〜１５
３のゲート入力とが、それぞれ異なる反転回路の出力と
接続されているため、ＣＭＯＳインバータ１１１〜１５
１のゲート入力とＰＭＯＳ１１２〜１５２及びＮＭＯＳ
１１３〜１５３のゲート入力とでは位相差が生じる。
て、ＣＭＯＳインバータ１１１〜１５１のゲート入力
と、ＰＭＯＳ１１２〜１５２及びＮＭＯＳ１１３〜１５
３のゲート入力とが、それぞれ異なる反転回路の出力と
接続されているため、ＣＭＯＳインバータ１１１〜１５
１のゲート入力とＰＭＯＳ１１２〜１５２及びＮＭＯＳ
１１３〜１５３のゲート入力とでは位相差が生じる。
【００２５】例えば、図４の時刻ｔにおいて、反転回路
１１０内のＣＭＯＳインバータ１１１のゲート入力には
最終段反転回路１５０の出力側ノードＮ１５１上の中間
電位が入力されるため、ＰＭＯＳ１１１ａ及びＮＭＯＳ
１１１ｂが共にオン状態となるが、ＰＭＯＳ１１２及び
ＮＭＯＳ１１３のゲートには反転回路１４０の入力側ノ
ードＮ１３１の“Ｈ”レベルが入力されるため、該ＰＭ
ＯＳ１１２がオフ状態、該ＮＭＯＳ１１３がオン状態と
なる。ＰＭＯＳ１１２がオフ状態となるので、電源電位
Ｖｃｃから接地電位Ｖｓｓへ流れる貫通電流Ｉを阻止す
ることができる。
１１０内のＣＭＯＳインバータ１１１のゲート入力には
最終段反転回路１５０の出力側ノードＮ１５１上の中間
電位が入力されるため、ＰＭＯＳ１１１ａ及びＮＭＯＳ
１１１ｂが共にオン状態となるが、ＰＭＯＳ１１２及び
ＮＭＯＳ１１３のゲートには反転回路１４０の入力側ノ
ードＮ１３１の“Ｈ”レベルが入力されるため、該ＰＭ
ＯＳ１１２がオフ状態、該ＮＭＯＳ１１３がオン状態と
なる。ＰＭＯＳ１１２がオフ状態となるので、電源電位
Ｖｃｃから接地電位Ｖｓｓへ流れる貫通電流Ｉを阻止す
ることができる。
【００２６】他の反転回路１２０〜１５０についても同
様に、電源電位Ｖｃｃから接地電位Ｖｓｓに至るいずれ
か一つの素子が常にオフ状態となるので、無用な貫通電
流Ｉを効果的に防止できる。さらに、本実施例では、波
形整形用のバッファ回路１６０についても、ＣＭＯＳイ
ンバータ１６１と直列にスイッチ手段用のＰＭＯＳ１６
２及びＮＭＯＳ１６３を設けたので、反転回路１１０〜
１５０と同様に、該バッファ回路１６０の電源電位Ｖｃ
ｃから接地電位Ｖｓｓへ流れる貫通電流Ｉを的確に防止
できる。また、各反転回路１１０〜１５０及びバッファ
回路１６０のスイッチ手段用ＰＭＯＳ１１２〜１６２及
びＮＭＯＳ１１３〜１６３の制御信号を、各反転回路１
１０〜１５０の出力より得ているので、該制御信号を生
成するための新たな制御手段を必要としない。そのた
め、少ない占有面積で、低消費電力化が可能となる。
様に、電源電位Ｖｃｃから接地電位Ｖｓｓに至るいずれ
か一つの素子が常にオフ状態となるので、無用な貫通電
流Ｉを効果的に防止できる。さらに、本実施例では、波
形整形用のバッファ回路１６０についても、ＣＭＯＳイ
ンバータ１６１と直列にスイッチ手段用のＰＭＯＳ１６
２及びＮＭＯＳ１６３を設けたので、反転回路１１０〜
１５０と同様に、該バッファ回路１６０の電源電位Ｖｃ
ｃから接地電位Ｖｓｓへ流れる貫通電流Ｉを的確に防止
できる。また、各反転回路１１０〜１５０及びバッファ
回路１６０のスイッチ手段用ＰＭＯＳ１１２〜１６２及
びＮＭＯＳ１１３〜１６３の制御信号を、各反転回路１
１０〜１５０の出力より得ているので、該制御信号を生
成するための新たな制御手段を必要としない。そのた
め、少ない占有面積で、低消費電力化が可能となる。
【００２７】第２の実施例 図５は、本発明の第２の実施例を示す基板バイアス発生
回路の回路図であり、図１中の要素と共通の要素には共
通の符号が付されている。この基板バイアス発生回路で
は、図１と異なるリングオシレータ構成の発振回路２０
０を有し、その出力側に図１と同様のチャージポンプ回
路２０が接続され、さらにそのチャージポンプ回路２０
の出力側に基板バイアスレベル検出回路３０が接続され
ている。
回路の回路図であり、図１中の要素と共通の要素には共
通の符号が付されている。この基板バイアス発生回路で
は、図１と異なるリングオシレータ構成の発振回路２０
０を有し、その出力側に図１と同様のチャージポンプ回
路２０が接続され、さらにそのチャージポンプ回路２０
の出力側に基板バイアスレベル検出回路３０が接続され
ている。
【００２８】発振回路２００は、周波数可変のパルス信
号Ｓ２００をチャージポンプ回路２０へ供給する回路で
ある。この発振回路２００は、奇数段（例えば、５段）
の反転回路２１０〜２５０を有し、それらの各出力側ノ
ードＮ２１１〜Ｎ２５１が順次カスケード接続され、そ
の最終段反転回路２５０の出力側ノードＮ２５１が、波
形整形用のバッファ回路２６０及びＣＭＯＳインバータ
２６４に接続されている。また、制御信号Ｓ３０には、
それを反転して制御信号Ｓ２７０を出力するＰＭＯＳ２
７０ａ及びＮＭＯＳ２７０ｂからなるＣＭＯＳインバー
タ２７０が接続されている。
号Ｓ２００をチャージポンプ回路２０へ供給する回路で
ある。この発振回路２００は、奇数段（例えば、５段）
の反転回路２１０〜２５０を有し、それらの各出力側ノ
ードＮ２１１〜Ｎ２５１が順次カスケード接続され、そ
の最終段反転回路２５０の出力側ノードＮ２５１が、波
形整形用のバッファ回路２６０及びＣＭＯＳインバータ
２６４に接続されている。また、制御信号Ｓ３０には、
それを反転して制御信号Ｓ２７０を出力するＰＭＯＳ２
７０ａ及びＮＭＯＳ２７０ｂからなるＣＭＯＳインバー
タ２７０が接続されている。
【００２９】各反転回路２１０〜２５０は、前段の反転
回路の出力を反転して後段の反転回路へ与える各ＰＭＯ
Ｓ２１１ａ〜２５１ａ及びＮＭＯＳ２１１ｂ〜２５１ｂ
からなるＣＭＯＳインバータ２１１〜２５１と、該ＣＭ
ＯＳインバータ２１１〜２５１のドレイン側ノードＮ２
１２〜Ｎ２５２と電源電位Ｖｃｃ間に接続された第１の
スイッチ手段２１２〜２５２と、該ＣＭＯＳインバータ
２１１〜２５１のソース側ノードＮ２１３〜Ｎ２５３と
接地電位Ｖｓｓ間に接続された第２のスイッチ手段２１
３〜２５３とで、それぞれ構成されている。各第１のス
イッチ手段２１２〜２５２は、制御信号Ｓ２７０でゲー
ト制御されるＰＭＯＳ２１２ａ〜２５２ａと、ノーマリ
オンに制御されるＰＭＯＳ２１２ｂ〜２５２ｂとを有
し、それらがＣＭＯＳインバータ２１１〜２５１のドレ
イン側ノードＮ２１２〜Ｎ２５２と電源電位Ｖｃｃとの
間に並列接続されている。同様に、各第２のスイッチ手
段２１３〜２５３は、ノーマリオンに制御されるＮＭＯ
Ｓ２１３ａ〜２５３ａと、制御信号Ｓ３０によりゲート
制御されるＮＭＯＳ２１３ｂ〜２５３ｂとを有し、それ
らがＣＭＯＳインバータ２１１〜２５１のソース側ノー
ドＮ２１３〜Ｎ２５３と接地電位Ｖｓｓとの間に並列接
続されている。
回路の出力を反転して後段の反転回路へ与える各ＰＭＯ
Ｓ２１１ａ〜２５１ａ及びＮＭＯＳ２１１ｂ〜２５１ｂ
からなるＣＭＯＳインバータ２１１〜２５１と、該ＣＭ
ＯＳインバータ２１１〜２５１のドレイン側ノードＮ２
１２〜Ｎ２５２と電源電位Ｖｃｃ間に接続された第１の
スイッチ手段２１２〜２５２と、該ＣＭＯＳインバータ
２１１〜２５１のソース側ノードＮ２１３〜Ｎ２５３と
接地電位Ｖｓｓ間に接続された第２のスイッチ手段２１
３〜２５３とで、それぞれ構成されている。各第１のス
イッチ手段２１２〜２５２は、制御信号Ｓ２７０でゲー
ト制御されるＰＭＯＳ２１２ａ〜２５２ａと、ノーマリ
オンに制御されるＰＭＯＳ２１２ｂ〜２５２ｂとを有
し、それらがＣＭＯＳインバータ２１１〜２５１のドレ
イン側ノードＮ２１２〜Ｎ２５２と電源電位Ｖｃｃとの
間に並列接続されている。同様に、各第２のスイッチ手
段２１３〜２５３は、ノーマリオンに制御されるＮＭＯ
Ｓ２１３ａ〜２５３ａと、制御信号Ｓ３０によりゲート
制御されるＮＭＯＳ２１３ｂ〜２５３ｂとを有し、それ
らがＣＭＯＳインバータ２１１〜２５１のソース側ノー
ドＮ２１３〜Ｎ２５３と接地電位Ｖｓｓとの間に並列接
続されている。
【００３０】バッファ回路２６０及びＣＭＯＳインバー
タ２６４は、図１のバッファ回路１６０及びＣＭＯＳイ
ンバータ１６４と同様に、最終段反転回路２５１の出力
側ノードＮ２５１の波形の立上がり及び立下がりを急峻
な波形に整形する波形整形機能を有している。バッファ
回路２６０は、ノードＮ２５１の電位を反転してノード
Ｎ２６１へ出力するＰＭＯＳ２６１ａ及びＮＭＯＳ２６
１ｂからなるＣＭＯＳインバータ２６１と、該ＰＭＯＳ
２６１ａのドレインと電源電位Ｖｃｃ間に接続された第
１のスイッチ手段用のＰＭＯＳ２６２と、ＮＭＯＳ２６
１ｂのソースと接地電位Ｖｓｓ間に接続された第２のス
イッチ手段用のＮＭＯＳ２６３とで、構成されている。
ＰＭＯＳ２６２及びＮＭＯＳ２６３のゲートは、２段前
の反転回路２４０におけるＣＭＯＳインバータ２４１の
入力側ノードＮ２３１に接続されている。バッファ回路
２６０の出力側に接続されたＣＭＯＳインバータ２６４
は、バッファ回路２６０の出力側ノードＮ２６１の電位
を反転してパルス信号Ｓ２００をチャージポンプ回路２
０へ与える回路であり、ＰＭＯＳ２６４ａ及びＮＭＯＳ
２６４ｂで構成されている。
タ２６４は、図１のバッファ回路１６０及びＣＭＯＳイ
ンバータ１６４と同様に、最終段反転回路２５１の出力
側ノードＮ２５１の波形の立上がり及び立下がりを急峻
な波形に整形する波形整形機能を有している。バッファ
回路２６０は、ノードＮ２５１の電位を反転してノード
Ｎ２６１へ出力するＰＭＯＳ２６１ａ及びＮＭＯＳ２６
１ｂからなるＣＭＯＳインバータ２６１と、該ＰＭＯＳ
２６１ａのドレインと電源電位Ｖｃｃ間に接続された第
１のスイッチ手段用のＰＭＯＳ２６２と、ＮＭＯＳ２６
１ｂのソースと接地電位Ｖｓｓ間に接続された第２のス
イッチ手段用のＮＭＯＳ２６３とで、構成されている。
ＰＭＯＳ２６２及びＮＭＯＳ２６３のゲートは、２段前
の反転回路２４０におけるＣＭＯＳインバータ２４１の
入力側ノードＮ２３１に接続されている。バッファ回路
２６０の出力側に接続されたＣＭＯＳインバータ２６４
は、バッファ回路２６０の出力側ノードＮ２６１の電位
を反転してパルス信号Ｓ２００をチャージポンプ回路２
０へ与える回路であり、ＰＭＯＳ２６４ａ及びＮＭＯＳ
２６４ｂで構成されている。
【００３１】次に、図６（ａ），（ｂ）を参照しつつ、
図５の動作を説明する。図６（ａ），（ｂ）は図５の動
作波形図であり、同図（ａ）は基板バイアス電圧Ｖｂｂ
が不充分であってチャージポンプ回路２０の動作時、制
御信号Ｓ３０＝“Ｈ”、Ｓ２７０＝“Ｌ”で、例えば反
転回路２１０内のＰＭＯＳ２１２ａ及びＮＭＯＳ２１３
ｂが共にオン状態の場合における各ノードの動作波形図
である。同図（ｂ）は、基板バイアス電圧Ｖｂｂが充分
であり、チャージポンプ回路２０の停止時、制御信号Ｓ
３０＝“Ｌ”、Ｓ２７０＝“Ｈ”で、例えば反転回路２
１０内のＰＭＯＳ２１２ａ及びＮＭＯＳ２１３ｂが共に
オフ状態の場合における各ノードの動作波形図である。
なお、図６（ａ），（ｂ）中のＴａ，Ｔｂはパルス信号
Ｓ２００の周期であり、Ｔａ＜Ｔｂとなっている。
図５の動作を説明する。図６（ａ），（ｂ）は図５の動
作波形図であり、同図（ａ）は基板バイアス電圧Ｖｂｂ
が不充分であってチャージポンプ回路２０の動作時、制
御信号Ｓ３０＝“Ｈ”、Ｓ２７０＝“Ｌ”で、例えば反
転回路２１０内のＰＭＯＳ２１２ａ及びＮＭＯＳ２１３
ｂが共にオン状態の場合における各ノードの動作波形図
である。同図（ｂ）は、基板バイアス電圧Ｖｂｂが充分
であり、チャージポンプ回路２０の停止時、制御信号Ｓ
３０＝“Ｌ”、Ｓ２７０＝“Ｈ”で、例えば反転回路２
１０内のＰＭＯＳ２１２ａ及びＮＭＯＳ２１３ｂが共に
オフ状態の場合における各ノードの動作波形図である。
なお、図６（ａ），（ｂ）中のＴａ，Ｔｂはパルス信号
Ｓ２００の周期であり、Ｔａ＜Ｔｂとなっている。
【００３２】図６（ａ）に示すように、基板バイアス電
圧Ｖｂｂが不充分な場合、チャージポンプ回路２０が動
作し、基板バイアスレベル検出回路３０から出力される
制御信号Ｓ３０が“Ｈ”レベルとなり、それがインバー
タ２７０で反転されて制御信号Ｓ２７０が“Ｌ”レベル
となる。そのため、各反転回路２１０〜２５０におい
て、各第１のスイッチ手段２１２〜２５２中のＰＭＯＳ
２１２ａ〜２５２ａがオン状態となり、該第１のスイッ
チ手段２１２〜２５２の等価抵抗値が小さくなる。同様
に、各第２のスイッチ手段２１３〜２５３内のＮＭＯＳ
２１３ｂ〜２５３ｂがオン状態となり、該第１のスイッ
チ手段２１３〜２５３の等価抵抗値も小さくなる。この
ように各反転回路２１０〜２５０内の第１，第２のスイ
ッチ手段２１２〜２５２，２１３〜２５３の等価抵抗値
が小さくなるので、発振回路２００からチャージポンプ
回路２０へ出力されるパルス信号Ｓ２００の周期Ｔａが
短くなり、該チャージポンプ回路２０によって基板バイ
アス電圧Ｖｂｂが基板１に供給され、該基板バイアス電
圧Ｖｂｂが所定の電位以下に速やかに制御される。
圧Ｖｂｂが不充分な場合、チャージポンプ回路２０が動
作し、基板バイアスレベル検出回路３０から出力される
制御信号Ｓ３０が“Ｈ”レベルとなり、それがインバー
タ２７０で反転されて制御信号Ｓ２７０が“Ｌ”レベル
となる。そのため、各反転回路２１０〜２５０におい
て、各第１のスイッチ手段２１２〜２５２中のＰＭＯＳ
２１２ａ〜２５２ａがオン状態となり、該第１のスイッ
チ手段２１２〜２５２の等価抵抗値が小さくなる。同様
に、各第２のスイッチ手段２１３〜２５３内のＮＭＯＳ
２１３ｂ〜２５３ｂがオン状態となり、該第１のスイッ
チ手段２１３〜２５３の等価抵抗値も小さくなる。この
ように各反転回路２１０〜２５０内の第１，第２のスイ
ッチ手段２１２〜２５２，２１３〜２５３の等価抵抗値
が小さくなるので、発振回路２００からチャージポンプ
回路２０へ出力されるパルス信号Ｓ２００の周期Ｔａが
短くなり、該チャージポンプ回路２０によって基板バイ
アス電圧Ｖｂｂが基板１に供給され、該基板バイアス電
圧Ｖｂｂが所定の電位以下に速やかに制御される。
【００３３】図６（ｂ）に示すように、基板バイアス電
圧Ｖｂｂが充分な場合、基板バイアスレベル検出回路３
０から出力される制御信号Ｓ３０が“Ｌ”レベルとなっ
てチャージポンプ回路２０がチャージポンプ動作を停止
する。このとき、“Ｌ”レベルの制御信号Ｓ３０がＣＭ
ＯＳインバータ２７０で反転されて制御信号Ｓ２７０が
“Ｈ”レベルとなる。そのため、各反転回路２１０〜２
５０において、第１，第２のスイッチ手段２１２〜２５
２，２１３〜２５３中のＰＭＯＳ２１２ａ〜２５２ａ及
びＮＭＯＳ２１３ｂ〜２５３ｂが共にオフ状態となり、
ノーマリオンに制御されたＰＭＯＳ２１２ｂ〜２５２ｂ
及びＮＭＯＳ２１３ａ〜２５３ａのみがオン状態とな
る。そのため、図６（ａ）の基板バイアス電圧Ｖｂｂが
不充分なときと比べて、各スイッチ手段２１２〜２５
２，２１３〜２５３の等価抵抗値が大きくなる。従っ
て、発振回路２００から出力されるパルス信号Ｓ２００
の周期Ｔｂは、基板バイアス電圧Ｖｂｂが不充分なとき
に比べて長くなる。これにより、発振回路２００の出力
が不要となる期間の発振周期を長くできるので、消費電
力の低減が可能となる。
圧Ｖｂｂが充分な場合、基板バイアスレベル検出回路３
０から出力される制御信号Ｓ３０が“Ｌ”レベルとなっ
てチャージポンプ回路２０がチャージポンプ動作を停止
する。このとき、“Ｌ”レベルの制御信号Ｓ３０がＣＭ
ＯＳインバータ２７０で反転されて制御信号Ｓ２７０が
“Ｈ”レベルとなる。そのため、各反転回路２１０〜２
５０において、第１，第２のスイッチ手段２１２〜２５
２，２１３〜２５３中のＰＭＯＳ２１２ａ〜２５２ａ及
びＮＭＯＳ２１３ｂ〜２５３ｂが共にオフ状態となり、
ノーマリオンに制御されたＰＭＯＳ２１２ｂ〜２５２ｂ
及びＮＭＯＳ２１３ａ〜２５３ａのみがオン状態とな
る。そのため、図６（ａ）の基板バイアス電圧Ｖｂｂが
不充分なときと比べて、各スイッチ手段２１２〜２５
２，２１３〜２５３の等価抵抗値が大きくなる。従っ
て、発振回路２００から出力されるパルス信号Ｓ２００
の周期Ｔｂは、基板バイアス電圧Ｖｂｂが不充分なとき
に比べて長くなる。これにより、発振回路２００の出力
が不要となる期間の発振周期を長くできるので、消費電
力の低減が可能となる。
【００３４】また、バッファ回路２６０は、図１のバッ
ファ回路１６０と同様に、ＣＭＯＳインバータ２６１を
有し、それにＰＭＯＳ２６２及びＮＭＯＳ２６３が接続
されているので、電源電位Ｖｃｃから接地電位Ｖｓｓに
至る素子のいずれかが常に一つはオフ状態となり、無用
な貫通電流を効果的に防止できる。
ファ回路１６０と同様に、ＣＭＯＳインバータ２６１を
有し、それにＰＭＯＳ２６２及びＮＭＯＳ２６３が接続
されているので、電源電位Ｖｃｃから接地電位Ｖｓｓに
至る素子のいずれかが常に一つはオフ状態となり、無用
な貫通電流を効果的に防止できる。
【００３５】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次にようなものがある。 （ａ） 図１に示す第１の実施例と図５に示す第２の実
施例とは、互いに独立してそれぞれ効果があるが、その
両者を組合わせてさらに大きな効果を得ることも可能で
ある。例えば、図１の各反転回路１１０〜１５０におい
て、各ＰＭＯＳ１１２〜１５２と直列に図５の第１のス
イッチ手段２１２〜２５２を接続すると共に、各ＮＭＯ
Ｓ１１３〜１５３と直列に図５の第２のスイッチ手段２
１３〜２５３をそれぞれ接続すれば、両者の効果が得ら
れ、消費電力の著しく低い優れた基板バイアス発生回路
を得ることができる。
種々の変形が可能である。その変形例としては、例えば
次にようなものがある。 （ａ） 図１に示す第１の実施例と図５に示す第２の実
施例とは、互いに独立してそれぞれ効果があるが、その
両者を組合わせてさらに大きな効果を得ることも可能で
ある。例えば、図１の各反転回路１１０〜１５０におい
て、各ＰＭＯＳ１１２〜１５２と直列に図５の第１のス
イッチ手段２１２〜２５２を接続すると共に、各ＮＭＯ
Ｓ１１３〜１５３と直列に図５の第２のスイッチ手段２
１３〜２５３をそれぞれ接続すれば、両者の効果が得ら
れ、消費電力の著しく低い優れた基板バイアス発生回路
を得ることができる。
【００３６】（ｂ） 図１及び図５の、発振回路１０
０，２００は、それぞれ５段の反転回路１１０〜１５
０，２１０〜２５０で構成しているが、それらは任意の
段数で構成してもよい。この場合、図１の各反転回路１
１０〜１５０内のＰＭＯＳ１１２〜１５２及びＮＭＯＳ
１１３〜１５３のゲートは、２Ｋ（但し、Ｋは整数）段
前の反転回路の入力側電位によりオン，オフ動作するよ
うにすればよい。
０，２００は、それぞれ５段の反転回路１１０〜１５
０，２１０〜２５０で構成しているが、それらは任意の
段数で構成してもよい。この場合、図１の各反転回路１
１０〜１５０内のＰＭＯＳ１１２〜１５２及びＮＭＯＳ
１１３〜１５３のゲートは、２Ｋ（但し、Ｋは整数）段
前の反転回路の入力側電位によりオン，オフ動作するよ
うにすればよい。
【００３７】（ｃ） 図１及び図５の各反転回路１１０
〜１５０，２１０〜２５０内のＣＭＯＳインバータ１１
１〜１５１，２１１〜２５１を、他のトランジスタを用
いたインバータで構成してもよい。図１のスイッチ手段
用ＰＭＯＳ１１２〜１５２，ＮＭＯＳ１１３〜１５３、
図５の第１のスイッチ手段２１２〜２５２、及び第２の
スイッチ手段２１３〜２５３を、他のトランジスタで構
成してもよい。同様に、バッファ回路１６０，２６０及
びその出力側に接続されるＣＭＯＳインバータ１６４，
２６４を、他のトランジスタ構成にしてもよい。
〜１５０，２１０〜２５０内のＣＭＯＳインバータ１１
１〜１５１，２１１〜２５１を、他のトランジスタを用
いたインバータで構成してもよい。図１のスイッチ手段
用ＰＭＯＳ１１２〜１５２，ＮＭＯＳ１１３〜１５３、
図５の第１のスイッチ手段２１２〜２５２、及び第２の
スイッチ手段２１３〜２５３を、他のトランジスタで構
成してもよい。同様に、バッファ回路１６０，２６０及
びその出力側に接続されるＣＭＯＳインバータ１６４，
２６４を、他のトランジスタ構成にしてもよい。
【００３８】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、各反転回路内のインバータに第１及
び第２のスイッチ手段をそれぞれ接続したので、各段の
反転回路の出力波形が緩慢であっても、第１または第２
のスイッチ手段のいずれかがオフ状態となるため、各反
転回路に流れる貫通電流を大幅に減少できる。
２の発明によれば、各反転回路内のインバータに第１及
び第２のスイッチ手段をそれぞれ接続したので、各段の
反転回路の出力波形が緩慢であっても、第１または第２
のスイッチ手段のいずれかがオフ状態となるため、各反
転回路に流れる貫通電流を大幅に減少できる。
【００３９】第３の発明によれば、第１及び第２の制御
トランジスタがチャージポンプ回路の停止時にオフ状態
となるので、該チャージポンプ停止時に、発振回路から
出力されるパルス信号の周期を長くでき、それによって
消費電力を低減できる。
トランジスタがチャージポンプ回路の停止時にオフ状態
となるので、該チャージポンプ停止時に、発振回路から
出力されるパルス信号の周期を長くでき、それによって
消費電力を低減できる。
【図１】本発明の第１の実施例を示す基板バイアス発生
回路の回路図である。
回路の回路図である。
【図２】従来の基板バイアス発生回路の回路図である。
【図３】図２中の発振回路の動作波形図である。
【図４】図１中の発振回路の動作波形図である。
【図５】本発明の第２の実施例を示す基板バイアス発生
回路の回路図である。
回路の回路図である。
【図６】図５中の発振回路の動作波形図である。
１ 基板 ２０ チャージポンプ回
路 ３０ 基板バイアスレベ
ル検出回路 １００，２００ 発振回路 １１０〜１５０，２１０〜２５０ 反転回路 １１１〜１５１，２１１〜２５１ ＣＭＯＳインバー
タ １１２〜１５２ ＰＭＯＳ １１３〜１５３ ＮＭＯＳ ２１２〜２５２ 第１のスイッチ手
段 ２１３〜２５３ 第２のスイッチ手
段
路 ３０ 基板バイアスレベ
ル検出回路 １００，２００ 発振回路 １１０〜１５０，２１０〜２５０ 反転回路 １１１〜１５１，２１１〜２５１ ＣＭＯＳインバー
タ １１２〜１５２ ＰＭＯＳ １１３〜１５３ ＮＭＯＳ ２１２〜２５２ 第１のスイッチ手
段 ２１３〜２５３ 第２のスイッチ手
段
Claims (3)
- 【請求項１】 所定周期のパルス信号を出力する発振回
路と、前記パルス信号により充電されて基板バイアス電
圧を生成するチャージポンプ回路とを有する基板バイア
ス発生回路において、 前記発振回路は、カスケード接続された奇数段の反転回
路を有し、該反転回路は、第１の電位と第２の電位とに
電気的に接続可能であって、入力される前段の反転回路
の出力レベルを反転して後段の反転回路へ与えるインバ
ータと、該インバータと該第１の電位との間に接続され
た第１のスイッチ手段と、該インバータと該第２の電位
との間に接続された第２のスイッチ手段とを有し、該第
１及び第２のスイッチ手段が２Ｋ（但し、Ｋは整数）段
前の反転回路に入力される電位により活性化が制御され
ることを特徴とする基板バイアス発生回路。 - 【請求項２】 前記基板バイアス発生回路は、前記発振
回路から出力されるパルス信号により充電されて基板バ
イアス電圧を生成するチャージポンプ回路と、前記基板
バイアス電圧を検出してそのレベルに応じた電位レベル
を有する制御信号を出力し、該チャージポンプ回路の動
作を制御する基板バイアスレベル検出回路とを有するこ
とを特徴とする請求項１記載の基板バイアス発生回路。 - 【請求項３】 所定周期のパルス信号を出力する発振回
路と、前記パルス信号により充電されて基板バイアス電
圧を生成するチャージポンプ回路と、前記基板バイアス
電圧を検出してそのレベルに応じた電位レベルを有する
制御信号を出力し、該チャージポンプ回路の動作を制御
する基板バイアスレベル検出回路とを有する基板バイア
ス発生回路において、 前記発振回路は、カスケード接続された奇数段の反転回
路を有し、該反転回路は、前段の反転回路の出力を反転
して後段の反転回路へ与えるインバータと、該インバー
タと第１の電位との間に並列接続された第１のトランジ
スタ及び第１の制御トランジスタと、該インバータと第
２の電位との間に並列接続された第２のトランジスタ及
び第２の制御トランジスタとを備え、 前記第１及び第２のトランジスタはノーマリオンに制御
され、前記第１及び第２の制御トランジスタは前記制御
信号に応じて制御されることを特徴とする基板バイアス
発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324809A JP2937591B2 (ja) | 1991-12-09 | 1991-12-09 | 基板バイアス発生回路 |
| US07/986,571 US6459327B1 (en) | 1991-12-09 | 1992-12-07 | Feedback controlled substrate bias generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324809A JP2937591B2 (ja) | 1991-12-09 | 1991-12-09 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160715A JPH05160715A (ja) | 1993-06-25 |
| JP2937591B2 true JP2937591B2 (ja) | 1999-08-23 |
Family
ID=18169921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324809A Expired - Fee Related JP2937591B2 (ja) | 1991-12-09 | 1991-12-09 | 基板バイアス発生回路 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2937591B2 (ja) |
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| US20070139098A1 (en) * | 2005-12-15 | 2007-06-21 | P.A. Semi, Inc. | Wearout compensation mechanism using back bias technique |
| KR100913023B1 (ko) * | 2007-09-14 | 2009-08-20 | 주식회사 동부하이텍 | 위상 클럭 발생기 |
| US8132459B2 (en) * | 2008-09-13 | 2012-03-13 | Texas Instruments Incorporated | System and method to determine mechanical resonance of an accelerometer |
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|---|---|---|---|---|
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| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| JPS63169118A (ja) * | 1987-01-06 | 1988-07-13 | Toshiba Corp | 雑音除去回路 |
| DE8714849U1 (ja) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena, Dd | |
| NL8701278A (nl) * | 1987-05-29 | 1988-12-16 | Philips Nv | Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator. |
| JPS644113A (en) * | 1987-06-25 | 1989-01-09 | Nec Corp | Oscillating circuit |
| JP2501590B2 (ja) * | 1987-07-29 | 1996-05-29 | 沖電気工業株式会社 | 半導体装置の駆動回路 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| US4899071A (en) * | 1988-08-02 | 1990-02-06 | Standard Microsystems Corporation | Active delay line circuit |
| US5025178A (en) * | 1988-10-18 | 1991-06-18 | General Dynamics Corp., Pomona Div. | Fault-resistant solid-state line driver |
| KR0133933B1 (ko) * | 1988-11-09 | 1998-04-25 | 고스기 노부미쓰 | 기판바이어스 발생회로 |
| US5003197A (en) * | 1989-01-19 | 1991-03-26 | Xicor, Inc. | Substrate bias voltage generating and regulating apparatus |
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| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
| FR2668668B1 (fr) * | 1990-10-30 | 1994-02-04 | Samsung Electronics Co Ltd | Generateur de tension de substrat pour un dispositif a semiconducteurs. |
| JP2724919B2 (ja) * | 1991-02-05 | 1998-03-09 | 三菱電機株式会社 | 基板バイアス発生装置 |
| US5182529A (en) * | 1992-03-06 | 1993-01-26 | Micron Technology, Inc. | Zero crossing-current ring oscillator for substrate charge pump |
-
1991
- 1991-12-09 JP JP3324809A patent/JP2937591B2/ja not_active Expired - Fee Related
-
1992
- 1992-12-07 US US07/986,571 patent/US6459327B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6459327B1 (en) | 2002-10-01 |
| JPH05160715A (ja) | 1993-06-25 |
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