KR20000018500A - 파워 온 리셋 회로 - Google Patents

Abstract

본 발명에 따른 파워 온 리셋 회로는 로드 회로, 펄스 발생 회로, 지연 회로 및 오어 게이트를 포함한다. 상기 로드 회로는 전원 전압이 공급되면, 상기 전원 전압보다 낮은 전압 레벨을 가지는 전압을 상기 펄스 발생 회로로 공급한다. 상기 펄스 발생 회로는 상기 전압이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호를 발생한다. 상기 지연 회로(30)는 상기 펄스 신호를 지연시켜 상기 오어 게이트로 공급한다. 상기 오어 게이트는 상기 펄스 발생 회로 및 상기 지연 회로로부터의 상기 펄스 신호들을 받아들여서 상기 펄스 신호들보다 작은 펄스 폭을 가지는 리셋 신호를 출력한다.

Description

파워 온 리셋 회로(POWER ON RESET CIRCUIT)

본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 반도체 장치에서 소모되는 저류를 줄이기 위한 파워 온 리셋(power on reset) 회로에 관한 것이다.

최근에는 반도체 장치의 집적화와 경박화의 추세에 따라 상기 반도체 장치에서 사용되는 전력도 작아지는 추세이다. 이러한 추세에 따라 상기 반도체 장치에 전원 전압이 공급된 후, 일정한 구간동안 상기 반도체 장치에 리셋 신호를 공급하는 파워 온 리셋 회로가 등장하게 되었다. 상기 반도체 장치는 상기 전원 전압이 소정의 전압 레벨 이상일 때, 정상적으로 동작되므로 상기 파워 온 리셋 회로는 상기 반도체 장치의 전력 소모를 줄이는데 큰 역할을 한다고 할 수 있다. 그런데, 기존에는 칩(chip)의 스탑 전류(stop current)에 전혀 영향을 주지 않으면서 리셋(reset)을 걸어주기 위한 회로가 없었으며, 또한 큰 레이 아웃의 면적을 차지하는 문제점이 발생한다.

따라서 본 발명의 목적은 작은 레이 아웃 면적을 가지면서 전원 전압 상승시 리셋을 걸어주는 파워 온 리셋 회로를 제공하는 것이다.

도 1은 본 발명에 따른 파워 온 리셋 회로의 상세 회로도 및;

도 2는 도 1의 파워 온 리셋 회로의 동작을 보여주는 파형도이다.

*도면의 주요 부분에 대한 부호 설명

10 : 로드 회로 20 : 펄스 발생 회로

30 : 지연 회로 40 : 오어 게이트

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 파워 온 리셋 회로는 단계적으로 상승되는 전원 전압을 받아들여서, 상기 전원 전압의 상승을 지연시키는 로드 수단과; 상기 로드 수단으로부터의 상기 전압이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호를 출력하는 펄스 발생 회로와; 상기 펄스 발생 회로로부터의 상기 펄스 신호를 지연시키는 지연 회로 및; 상기 펄스 발생 회로 및 상기 지연 회로로부터의 상기 펄스 신호들을 조합하여 상기 펄스 신호들보다 작은 펄스 폭을 가지는 리셋 신호를 출력하는 조합 회로를 포함한다.

이 실시예에 있어서, 상기 로드 수단은 상기 전원 전압에 연결되는 소오스를 가지는 PMOS 트랜지스터와, 상기 전원 전압 및 상기 PMOS 트랜지스터의 게이트 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결되는 게이트를 가지는 NMOS 트랜지스터 및, 상기 PMOS 트랜지스터의 드레인과 접지 전압의 사이에 연결되는 커패시터를 포함한다.

이 실시예에 있어서, 상기 지연 회로는 상기 로드 수단의 출력 단자와 상기 노어 게이트의 사이에 직렬로 연결되는 제 1 및 제 2 인버터들을 포함한다.

이 실시예에 있어서, 상기 조합 회로는 오어 게이트를 포함하는 파워 온 리셋 회로

(작용)

이와같은 장치에 의해서, 전원 전압이 상승할 때, 상기 전원 전압보다 늦게 상승하는 전압을 발생하여 칩을 리셋시키기 위한 리셋 신호를 발생함으로써, 상기 칩 면적의 큰 증가없이 상기 칩의 전력 소모를 줄일 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 1에 의거하여 상세히 설명한다.

도 1을 참조하면, 본 발명의 신규한 파워 온 리셋 회로는 로드 회로(10), 펄스 발생 회로(20), 지연 회로(30) 및 오어 게이트(40)를 포함한다. 상기 로드 회로(10)는 전원 전압(VDD)이 공급되면, 상기 전원 전압보다 낮은 전압 레벨을 가지는 전압(Vd)을 상기 펄스 발생 회로(20)로 공급한다. 상기 펄스 발생 회로(20)는 상기 전압(Vd)이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호(VO)를 발생한다. 상기 지연 회로(30)는 상기 펄스 신호(VO)를 지연시켜 상기 오어 게이트(40)로 공급한다. 상기 오어게이트(40)는 상기 펄스 발생 회로(20) 및 상기 지연 회로(30)로부터의 상기 펄스 신호들(VO, VO1)을 받아들여서 상기 펄스 신호들(VO, VO1)보다 작은 펄스 폭을 가지는 리셋 신호(RESET)를 출력한다.

도 1은 본 발명에 따른 파워 온 리셋 회로의 구성을 보여주는 상세 회로도이다.

도 1을 참조하면, 파워 온 리셋 회로는 로드 회로(10), 펄스 발생 회로(20), 지연 회로(30) 및 오어 게이트(40)를 포함한다. 상기 로드 회로(10)는 MOS 트랜지스터들(P1, N1) 및 커패시터(C1)를 포함한다. 상기 MOS 트랜지스터(P1)는 전원 전압(VDD)과 상기 커패시터(C1)의 일 단자 사이에 형성되는 전류 통로 및 상기 MOS 트랜지스터(N1)의 소오스에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(N1)는 상기 전원 전압(VDD)과 상기 MOS 트랜지스터(P1)의 게이트 사이에 형성되는 전류 통로 및 상기 전원 전압(VDD)에 연결되는 게이트를 가진다. 상기 커패시터(C1)의 일 단자는 상기 MOS 트랜지스터(P1)의 드레인에 연결되고 그리고 타 단자는 접지 전압(VSS)에 연결된다.

상기 펄스 발생 회로(20)는 인버터들(21, 22)을 포함한다. 상기 인버터(21)의 입력 단자는 상기 전원 검지 회로(10)의 상기 MOS 트랜지스터(P1)의 드레인과 상기 커패시터(C1)의 접속점에 연결되고 그리고 출력 단자는 상기 인버터(22)의 입력 단자에 연결된다. 상기 인버터(22)의 입력 단자는 상기 인버터(21)의 출력 단자에 연결되고 그리고 출력 단자는 상기 지연 회로(30) 및 상기 오어 게이트(40)의 제 2 입력 단자에 연결된다. 상기 지연 회로(30)의 입력 단은 상기 펄스 발생 회로(20)의 상기 인버터(22)의 출력 단자에 연결되고 그리고 출력 단자는 상기 오어 게이트(40)의 제 1 입력 단자에 연결된다. 상기 오어 게이트(40)의 제 1 입력 단자는 상기 지연 회로(30)의 출력 단자에 연결되고, 제 2 입력 단자는 상기 펄스 발생 회로(20)의 출력 단자에 연결되고 그리고 출력 단자는 내부 회로(도시되지 않음)에 연결된다.

이하, 도 1 및 도 2를 참조하여 본 발명에 따른 파워 온 리셋 회로의 동작이 설명된다.

도 1 및 도 2를 참조하면, 본 발명에 따른 파워 온 리셋 회로는 상기 전원 전압(VDD)이 공급될 때, 상기 전원 전압(VDD)보다 늦게 상승(rising)되면서 상승하는 상기 전원 전압(VDD)과 전압 차가 발생되는 전압(Vd)을 발생하는 것이 중요한 요소이다. 상기 전압(Vd)이 상기 전원 전압(VDD)보다 늦게상승되게 하기 위해서는 큰 값들을 가지는 저항과 커패시터가 필요하게 된다. 상기 저항의 일 단자를 상기 전원 전압(VDD)에 연결하고 그리고 타 단자를 상기 커패시터에 연결하면 그 사이의 접속점에서 상승하는 전압(Vd)은 상기 전원 전압(VDD)보다 늦게 상승한다.

이로써, 상기 전원 전압(VDD)과 상기 전압(Vd)은 소정의 전압 차를 가지게 된다. 이러한 전압 차를 이용하여 다음 단에 연결되는 상기 펄스 발생 회로(20)를 트립시키는 것이다. 또한, 상기 전원 전압(VDD)이 하강할 때에는 두 전압들(VDD, Vd)의 차이가 발생되지 않고 그리고 상기 전원 전압(VDD)이 상승할 때에는 다시 두 전압들(VDD, Vd)의 차이가 발생되어야 한다. 본 발명에서는 상기 저항 값이 큰 저항을 구현하기 위해 상기 전원 감지 회로(10)의 MOS 트랜지스터(P1)를 사용하였다. 그리고 상기 MOS 트랜지스터(P1)는 상기 MOS 트랜지스터(N1)를 통해 작은 전압 레벨을 가지는 게이트 전압이 인가되도록 함으로써 매우 큰 저항값을 가지게 된다.

상기 MOS 트랜지스터(P1)의 게이트와 소오스의 전압 차가 상기 MOS 트랜지스터(P1)의 드레솔드 전압(Vtp)의 근처에 있으면, 상기 MOS 트랜지스터(P1)를 통해 흐르는 전류가 매우 적어진다. 이러한 전류가 상기 MOS 트랜지스터(P1)의 드레인에 연결된 소정의 커패시턴스를 가지는 상기 커패시터(C1)를 챠지시키려면 많은 시간이 소요된다. 이러한 동작으로 인해, 상기 로드 회로(10)에서 발생되는 상기 전압(Vd)은 상기 전원 전압(VDD)보다 늦게 상승된다. 또한, 상기 전원 전압(VDD)이 하강할 때에는 상기 MOS 트랜지스터(P1)의 드레인과 벌크간의 PN-다이오드로 상기 전압(Vd)의 전압 레벨을 낮추게 된다. 이로써, 도 2에서와 같이 상기 로드 회로(10)는 전원 전압(VDD)이 상승될 때, 상기 전원 전압(VDD)보다 늦게 상승하는 상기 전압(Vd)을 출력할 수 있다.

상기 펄스 발생 회로(20)는 상기 로드 회로(10)로부터의 상기 전압(Vd)이 소정의 전압 레벨에 다다르면 토글되며 소정의 펄스 폭을 가지는 펄스 신호(VO)를 출력한다. 상기 지연 회로(30)는 상기 펄스 발생 회로(20)로부터의 상기 펄스 신호(VO)를 지연시켜 상기 펄스 신호(VO)보다 소정의 지연 시간을 가지는 펄스 신호(VO1)를 출력한다. 상기 오어 게이트(40)는 상기 펄스 발생 회로(20) 및 상기 지연 회로(30)로부터의 상기 펄스 신호들(VO, VO1)을 조합하여 내부 회로를 리셋시키기 위한 리셋 신호(RESET)를 출력한다.

본 발명에 따른 파워 온 리셋 회로는 상기 전원 전압(VDD)이 상승될 때, 상기 전원 전압(VDD)보다 늦게 상승하는 상기 전압(Vd)을 이용하여 상기 리셋 신호(RESET)를 발생한다. 상기 파워 온 리셋 회로는 작은 레이 아웃 면적을 가질 뿐만 아니라, 상기 반도체 장치에 전원이 공급될 때, 상기 반도체 장치에서 소모되는 전력을 줄일 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와 같이, 전원 전압이 상승할 때, 상기 전원 전압보다 늦게 상승하는 전압을 발생하여 칩을 리셋시키기 위한 리셋 신호를 발생함으로써, 상기 칩 면적의 큰 증가없이 상기 칩의 전력 소모를 줄일 수 있다.

Claims (4)

1. 단계적으로 상승되는 전원 전압을 받아들여서, 상기 전원 전압의 상승을 지연시키는 로드 수단과;

   상기 로드 수단으로부터의 전압이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호를 출력하는 펄스 발생 회로와;

   상기 펄스 발생 회로로부터의 상기 펄스 신호를 지연시키는 지연 회로 및,

   상기 펄스 발생 회로 및 상기 지연 회로로부터의 상기 펄스 신호들을 조합하여 상기 펄스 신호들보다 작은 펄스 폭을 가지는 리셋 신호를 출력하는 조합 회로를 포함하는 파워 온 리셋 회로.
2. 제 1항에 있어서,

   상기 로드 수단은,

   상기 전원 전압에 연결되는 소오스를 가지는 PMOS 트랜지스터와,

   상기 전원 전압 및 상기 PMOS 트랜지스터의 게이트 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결되는 게이트를 가지는 NMOS 트랜지스터 및,

   상기 PMOS 트랜지스터의 드레인과 접지 전압의 사이에 연결되는 커패시터를 포함하는 파워 온 리셋 회로.
3. 제 1항에 있어서,

   상기 지연 회로는,

   상기 로드 수단의 출력 단자와 상기 노어 게이트의 사이에 직렬로 연결되는 제 1 및 제 2 인버터들을 포함하는 파워 온 리셋 회로.
4. 제 1항에 있어서,

   상기 조합 회로는,

   오어 게이트를 포함하는 파워 온 리셋 회로.