JPH09162304A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09162304A
JPH09162304A JP7323149A JP32314995A JPH09162304A JP H09162304 A JPH09162304 A JP H09162304A JP 7323149 A JP7323149 A JP 7323149A JP 32314995 A JP32314995 A JP 32314995A JP H09162304 A JPH09162304 A JP H09162304A
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JP
Japan
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transistor
bit line
electrode
word line
gate
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Application number
JP7323149A
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English (en)
Inventor
Koji Shibuya
宏治 渋谷
Hideshi Maeno
秀史 前野
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH09162304A publication Critical patent/JPH09162304A/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 集積度の向上を図った半導体記憶装置を得
る。 【解決手段】 ＮＭＯＳトランジスタＱｎ１は、ゲート
が書き込みワード線ＷＷＬｎ、ソースが書き込みビット
線ＷＢＬｎ、ドレインがノードＮ１にそれぞれ接続され
る。ＮＭＯＳトランジスタＱｎ２はゲートが読み出しワ
ード線ＲＷＬｎ、ソースが読み出しビット線ＲＢＬｎに
それぞれ接続される。ＮＭＯＳトランジスタＱｎ３のゲ
ートがＮＭＯＳトランジスタＱｎ１のドレイン、ソース
が接地レベル、ドレインがＮＭＯＳトランジスタＱｎ２
のドレインにそれぞれ接続される。ＮＭＯＳトランジス
タＱｎ４はゲートが接地レベル、ソースがＮＭＯＳトラ
ンジスタＱｎ３のソース、ドレインがＮＭＯＳトランジ
スタＱｎ１のドレインにそれぞれ接続される。ＮＭＯＳ
トランジスタＱｎ４を常にオフしており、トランジスタ
Ｑｎ１のドレインとトランジスタＱｎ３のソースとが絶
縁分離される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、画像処理用ＬＳ
Ｉ内蔵メモリ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】図２８は、画像処理用ＬＳＩ内蔵メモリ
として用いられる、３素子型の代表的なダイナミック型
メモリのメモリセル構成を示す回路図である。
【０００３】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ１は、ゲートが書き込みワード線ＷＷＬに接続さ
れ、ソースは書き込みビット線ＷＢＬに接続され、その
ドレインがノードＮ１に接続される。また、ＮＭＯＳト
ランジスタＱｎ２はゲートが読み出しワード線ＲＷＬに
接続され、ソースが読み出しビット線ＲＢＬに接続され
る。ＮＭＯＳトランジスタＱｎ３のゲートがノードＮ１
を介してＮＭＯＳトランジスタＱｎ１のドレインに接続
され、ソースが接地され、ドレインがＮＭＯＳトランジ
スタＱｎ２のドレインに接続される。
【０００４】なお、キャパシタＣ１は便宜上、図示した
が、ＮＭＯＳトランジスタＱｎ１のドレイン，ゲート間
容量、ＮＭＯＳトランジスタＱｎ３のゲート容量、ＮＭ
ＯＳトランジスタＱｎ３のドレイン，ゲート間容量，Ｎ
ＭＯＳトランジスタＱｎ３のソース，ゲート間容量で代
用することができる。すなわち、ＮＭＯＳトランジスタ
Ｑｎ１〜Ｑｎ３により１単位のメモリセルを構成する。
【０００５】このような構成のダイナミック型メモリの
メモリセルに対する書き込み、読み出し動作を説明す
る。
【０００６】図２８の構成のように、ＮＭＯＳトランジ
スタで構成されたダイナミック型メモリセルに書き込み
動作を行う時は、選択された書き込みワード線ＷＷＬの
みをＨレベルとし、書き込み用トランジスタＱｎ１をオ
ン（導通）させ、ノードＮ１の電位を書き込みビット線
ＷＢＬの電位より定め、書き込みビット線ＷＢＬの電位
がＨレベルならばノードＮ１もＨレベルとなり“１”が
書き込まれ、書き込みビット線ＷＢＬの電位がＬレベル
ならばノードＮ１もＬレベルとなり“０”が書き込まれ
る。そして、書き込まれた電位は、選択された書き込み
ワード線ＷＷＬがＬレベルとなりトランジスタＱｎ１が
オフすることにより保持される。
【０００７】読み出し動作時においては、選択された読
み出しワード線ＲＷＬをＨレベルとし、読み出し用トラ
ンジスタＱｎ２をオンさせ、“１”が保持されているな
らノードＮ１がＨレベルであり、ＮＭＯＳトランジスタ
Ｑｎ２及びＮＭＯＳトランジスタＱｎ３が共にオンして
いるので、読み出しビット線ＲＢＬのあらかじめプリチ
ャージされた電位をディスチャージさせ、Ｌレベルとし
て読み出す。
【０００８】逆に“０”が保持されているのならノード
Ｎ１はＬレベルであるため、トランジスタＱｎ３はオフ
（非導通）しており、読み出しビット線ＲＢＬと接地電
位とは電気的に遮断されるため、あらかじめプリチャー
ジされた読み出しビット線のＨレベルは保持され、メモ
リセルの内容が“０”であることがわかる。
【０００９】
【発明が解決しようとする課題】図２９は図２８で示し
た回路をＮＭＯＳトランジスタのゲートアレイを用いて
構築したレイアウト例を示す平面図である。
【００１０】同図に示すように、１単位の拡散領域１５
に２つのゲート部３を設け、拡散領域１５，１５間を酸
化膜１６で絶縁分離している。図２９において縦断する
３本の第１層配線１（図中、太い斜線のハッチング）
は、図２９の左方から接地電位ＧＮＤ用、書き込みビッ
ト線ＷＢＬ用、読み出しビット線ＲＢＬ用にそれぞれ用
いられる。他の第１層配線１は、第１コンタクト４，４
間の接続用等に用いられる。一方、図２９において横断
する２本の第２層配線２（図中、細い斜線のハッチン
グ）は図２９の上方から書き込みワード線ＷＷＬ用、読
み出しワード線ＲＷＬ用にそれぞれ用いられる。そし
て、第１コンタクト４（図中、□）は第１層配線１と、
ゲート部３あるいは拡散領域１５との電気的接続に用い
られ、第２コンタクト５（図中、□の中に×印）は第１
層配線１と第２層配線２との電気的接続に用いられる。
そして、図２９に示すように、図２９の上方から２番目
のゲート部３から、ＮＭＯＳトランジスタＱｎ１，Ｑｎ
３，Ｑｎ２の順でＮＭＯＳトランジスタを構成してい
る。
【００１１】図３０は、図２８で示す構成のダイナミッ
ク型メモリのメモリセルの２個を１組とした構成の回路
図であり、図３１は３の回路をＮＭＯＳトランジスタの
ゲートアレイを用いて構築したレイアウト例を示す平面
図である。
【００１２】図３０に示すように、ＮＭＯＳトランジス
タＱｎ１は、ゲートが書き込みワード線ＷＷＬ０に接続
され、ソースは書き込みビット線ＷＢＬに接続され、そ
のドレインがノードＮ１に接続される。また、ＮＭＯＳ
トランジスタＱｎ２はゲートが読み出しワード線ＲＷＬ
０に接続され、ソースが読み出しビット線ＲＢＬに接続
される。ＮＭＯＳトランジスタＱｎ３のゲートがノード
Ｎ１を介してＮＭＯＳトランジスタＱｎ１のドレインに
接続され、ソースが接地され、ドレインがＮＭＯＳトラ
ンジスタＱｎ２のドレインに接続される。
【００１３】ＮＭＯＳトランジスタＱｎ１１は、ゲート
が書き込みワード線ＷＷＬ１に接続され、ソースは書き
込みビット線ＷＢＬに接続され、そのドレインがノード
Ｎ１１に接続される。また、ＮＭＯＳトランジスタＱｎ
１２はゲートが読み出しワード線ＲＷＬ１に接続され、
ソースが読み出しビット線ＲＢＬに接続される。ＮＭＯ
ＳトランジスタＱｎ１３のゲートがノードＮ１１を介し
てＮＭＯＳトランジスタＱｎ１１のドレインに接続さ
れ、ソースが接地され、ドレインがＮＭＯＳトランジス
タＱｎ１２のドレインに接続される。
【００１４】図３１に示すように、１単位の拡散領域１
５に２つのゲート部３設け、拡散領域１５，１５間を酸
化膜１６で絶縁分離している。図３１において横断する
３本の第１層配線１は、上方から読み出しビット線ＲＢ
Ｌ用、書き込みビット線ＷＢＬ用、接地電位ＧＮＤ用に
それぞれ用いられる。他の第１層配線１は、第１コンタ
クト４，４間の接続用等に用いられる。一方、図３１に
おいて縦断する４本の第２層配線２は書き込みワード線
ＷＷＬ０用、読み出しワード線ＲＷＬ０用、書き込みワ
ード線ＷＷＬ１用、読み出しワード線ＲＷＬ１用にそれ
ぞれ用いられる。そして、第１コンタクト４は第１層配
線１と、ゲート部３あるいは拡散領域１５との電気的接
続に用いられ、第２コンタクト５は第１層配線１と第２
層配線２との電気的接続に用いられる。そして、図３１
に示すように、図３１の左のゲート部３から、ＮＭＯＳ
トランジスタＱｎ１，Ｑｎ３，Ｑｎ２，Ｑｎ１２，Ｑｎ
１３，Ｑｎ１１の順でＮＭＯＳトランジスタを構成して
いる。
【００１５】図２９及び図３１に示すように、従来のダ
イナミック型メモリを、ゲートアレイを用いてレイアウ
トした場合、絶縁分離すべきトランジスタ間を酸化膜１
６を形成して行っており、酸化膜１６の形成領域を設け
る必要あるために、レイアウトサイズが大きくなってし
まい集積度を妨げてしまうという問題点があった。
【００１６】この発明は上記問題点を解決するためにな
されたもので、集積度の向上を図った半導体記憶装置を
得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、書き込みワード線と、書き込
みビット線と、読み出しワード線と、読み出しビット線
と、制御電極が前記書き込みワード線に接続され、一方
電極が前記書き込みビット線に接続される所定の導電型
の第１のトランジスタと、制御電極が前記読み出しワー
ド線に接続され、一方電極が前記読み出しビット線に接
続される前記所定の導電型の第２のトランジスタと、制
御電極が前記第１のトランジスタの他方電極に接続さ
れ、一方電極に第１の制御電圧を受け、他方電極が前記
第２のトランジスタの他方電極に接続される前記所定の
導電型の第３のトランジスタと、制御電極に第２の制御
電圧を受け、一方電極が前記第３のトランジスタの一方
電極に接続され、他方電極が前記第１のトランジスタの
他方電極に接続される前記所定の導電型の第４のトラン
ジスタをさらに備え、前記第２の制御電圧は、前記第４
のトランジスタを非導通状態にするレベルの電圧を含
み、前記第１〜第４のトランジスタにより前記第３のト
ランジスタの制御電極を記憶ノードとしたメモリセルを
構成している。
【００１８】また、請求項２記載の半導体記憶装置のよ
うに、制御電極に第３の制御電圧を受け、一方電極及び
他方電極が前記メモリセルの記憶ノードに接続される前
記所定の導電型の第５のトランジスタをさらに備え、前
記第３の制御電圧は、前記第５のトランジスタを非導通
状態にするレベルの電圧を含み、前記第１〜第４のトラ
ンジスタに、さらに第５のトランジスタを加えて前記メ
モリセルを構成してもよい。
【００１９】また、請求項３記載の半導体記憶装置のよ
うに、前記第２の制御電圧は、前記第４のトランジスタ
を非導通状態にするレベルの第１の電圧と、前記第４の
トランジスタを導通状態にするレベルの第２の電圧とを
含んでもよい。
【００２０】さらに、請求項４記載の半導体記憶装置の
ように、前記第１の制御電圧は、“０”のデータを指示
する第１の指示電圧と、“１”のデータを指示する第２
の指示電圧とを含んでもよい。
【００２１】加えて、請求項５記載の半導体記憶装置の
ように、第２の書き込みワード線及び第２の書き込みビ
ット線をさらに備え、前記第１の制御電圧は第２の書き
込みビット線から供給され、前記第２の制御電圧は第２
の書き込みワード線から供給されるようにしてもよい。
【００２２】この発明に係る請求項６記載の半導体記憶
装置は、それぞれが請求項１記載の半導体記憶装置の前
記メモリセルを含む第１及び第２の半導体記憶部を備
え、前記第１の半導体記憶部の前記メモリセルはＣＭＯ
Ｓゲートアレイの基本セルのＮ型トランジスタを用いて
構成され、前記第２の半導体記憶部の前記メモリセルは
ＣＭＯＳゲートアレイの基本セルのＰ型トランジスタを
用いて構成されている。
【００２３】この発明に係る請求項７記載の半導体記憶
装置は、書き込みワード線と、書き込みビット線と、読
み出しワード線と、読み出しビット線と、制御電極が前
記書き込みワード線に接続され、一方電極が前記書き込
みビット線に接続される所定の導電型の第１のトランジ
スタと、制御電極が前記読み出しワード線に接続され、
一方電極が前記読み出しビット線に接続される前記所定
の導電型の第２のトランジスタと、制御電極が前記第１
のトランジスタの他方電極に接続され、一方電極が前記
書き込みビット線に接続され、他方電極が前記第２のト
ランジスタの他方電極に接続される前記所定の導電型の
第３のトランジスタと、制御電極に制御電圧を受け、一
方電極が前記第１のトランジスタの他方電極に接続され
る前記所定の導電型の第４のトランジスタとを備え、前
記制御電圧は、前記第４のトランジスタを非導通状態に
するレベルの電圧を含み、前記第１〜第４のトランジス
タにより前記第３のトランジスタの制御電極を記憶ノー
ドとしたメモリセルを構成する。
【００２４】この発明に係る請求項８記載の半導体記憶
装置は、それぞれが請求項７記載の半導体記憶装置の前
記メモリセルを含む第１及び第２の半導体記憶部を備
え、前記第１の半導体記憶部の前記第４のトランジスタ
と、前記第２の半導体記憶部の前記第４のトランジスタ
とは互いに共有される。
【００２５】この発明に係る請求項９記載の半導体記憶
装置は、それぞれが請求項７記載の半導体記憶装置の前
記メモリセルを含む第１及び第２の半導体記憶部を備
え、前記第１の半導体記憶部の前記メモリセルはＣＭＯ
Ｓゲートアレイの基本セルのＮ型トランジスタを用いて
構成され、前記第２の半導体記憶部の前記メモリセルは
ＣＭＯＳゲートアレイの基本セルのＰ型トランジスタを
用いて構成されている。
【００２６】
【発明の実施の形態】
＜＜実施の形態１＞＞ ＜基本構成（回路図）＞図１は、画像処理用ＬＳＩ内蔵
メモリとして用いられる、実施の形態１のダイナミック
型メモリのメモリセル構成を示す回路図である。
【００２７】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ１は、ゲートが書き込みワード線ＷＷＬｎに接続さ
れ、ソースは書き込みビット線ＷＢＬｎに接続され、そ
のドレインがノードＮ１に接続される。また、ＮＭＯＳ
トランジスタＱｎ２はゲートが読み出しワード線ＲＷＬ
ｎに接続され、ソースが読み出しビット線ＲＢＬｎに接
続される。ＮＭＯＳトランジスタＱｎ３のゲートがノー
ドＮ１を介してＮＭＯＳトランジスタＱｎ１のドレイン
に接続され、ソースが接地され、ドレインがＮＭＯＳト
ランジスタＱｎ２のドレインに接続される。ＮＭＯＳト
ランジスタＱｎ４はゲートが接地され、ソースがＮＭＯ
ＳトランジスタＱｎ３のソース（接地レベル）に接続さ
れ、ドレインがノードＮ１を介してＮＭＯＳトランジス
タＱｎ１のドレインに接続される。
【００２８】なお、キャパシタＣ１は便宜上、図示した
が、ＮＭＯＳトランジスタＱｎ１のドレイン，ゲート間
容量、ＮＭＯＳトランジスタＱｎ３のゲート容量、ＮＭ
ＯＳトランジスタＱｎ３のドレイン，ゲート間容量，Ｎ
ＭＯＳトランジスタＱｎ３のソース，ゲート間容量及び
ＮＭＯＳトランジスタＱｎ４のドレイン，ゲート間容量
で代用することができる。すなわち、ＮＭＯＳトランジ
スタＱｎ１〜Ｑｎ４により１単位のメモリセルを構成す
る。
【００２９】このような構成の実施の形態１のダイナミ
ック型メモリのメモリセルに対する書き込み、読み出し
動作を説明する。
【００３０】図１の構成のように、ＮＭＯＳトランジス
タで構成されたダイナミック型メモリセルに書き込み動
作を行う時は、選択された書き込みワード線ＷＷＬｎの
みをＨレベルとし、書き込み用トランジスタＱｎ１をオ
ン（導通）させ、ノードＮ１の電位を書き込みビット線
ＷＢＬｎの電位より定め、書き込みビット線ＷＢＬｎの
電位がＨレベルならばノードＮ１もＨレベルとなり
“１”が書き込まれ、書き込みビット線ＷＢＬｎの電位
がＬレベルならばノードＮ１もＬレベルとなり“０”が
書き込まれる。そして、書き込まれた電位は、選択され
た書き込みワード線ＷＷＬｎがＬレベルとなりトランジ
スタＱｎ１がオフすることにより保持される。
【００３１】読み出し動作時においては、まず、読み出
しビット線ＲＢＬｎをＨレベルにプリチャージした後、
選択された読み出しワード線ＲＷＬｎをＨレベルとし、
読み出し用トランジスタＱｎ２をオンさせ、“１”が保
持されているならノードＮ１がＨレベルであり、ＮＭＯ
ＳトランジスタＱｎ２及びＮＭＯＳトランジスタＱｎ３
が共にオンしているので、読み出しビット線ＲＢＬｎの
あらかじめプリチャージされた電位をディスチャージさ
せ、Ｌレベル（“１”）として読み出す。
【００３２】逆に“０”が保持されているのならノード
Ｎ１はＬレベルであるため、トランジスタＱｎ３はオフ
（非導通）しており、読み出しビット線ＲＢＬｎと接地
電位とは電気的に遮断されるため、あらかじめプリチャ
ージされた読み出しビット線のＨレベルは保持され、メ
モリセルの内容が“０”であることがわかる。
【００３３】この際、実施の形態１のメモリは、接地レ
ベル（Ｌレベルの電源電圧）をＮＭＯＳトランジスタＱ
ｎ４のゲートに与え、ＮＭＯＳトランジスタＱｎ４を常
にオフ状態にすることにより、絶縁膜を形成することな
くＮＭＯＳトランジスタＱｎ１のドレインとＮＭＯＳト
ランジスタＱｎ３のソースとを絶縁分離することができ
る。
【００３４】＜基本構成（レイアウトパターン）＞図２
は図１で示した実施の形態１のメモリをゲートアイソレ
ーション用のゲートアレイを用いて構成したレイアウト
パターンを示す平面図である。
【００３５】同図に示すように、１列に並ぶ複数のゲー
ト部３（図中、４個）に対し、酸化膜によりトランジス
タ間を絶縁分離しない１つの拡散領域１０を設けてい
る。図２において縦断する３本の第１層配線１（図中、
太い斜線のハッチング）は、図２の左方から、接地電位
ＧＮＤ用、書き込みビット線ＷＢＬｎ用、読み出しビッ
ト線ＲＢＬｎ用にそれぞれ用いられる。他の第１層配線
１は、第１コンタクト４，４間の接続用等に用いられ
る。一方、図２において横断する２本の第２層配線２
（図中、細い斜線のハッチング）は図２の上方から書き
込みワード線ＷＷＬｎ用、読み出しワード線ＲＷＬｎ用
にそれぞれ用いられる。そして、第１コンタクト４（図
中、□）は第１層配線１と、ゲート部３あるいは拡散領
域１５との電気的接続に用いられ、第２コンタクト５
（図中、□の中に×印）は第１層配線１と第２層配線２
との電気的接続に用いられる。そして、図２に示すよう
に、図２の上方から、ＮＭＯＳトランジスタＱｎ１，Ｑ
ｎ４，Ｑｎ３，Ｑｎ２のゲートの順でＮＭＯＳトランジ
スタを構成している。
【００３６】このように、ＮＭＯＳトランジスタＱｎ
１、ＮＭＯＳトランジスタＱｎ４、ＮＭＯＳトランジス
タＱｎ２の順で絶縁分離することなく隣接してメモリセ
ルを形成し、ＮＭＯＳトランジスタＱｎ４を絶縁分離用
に用いることにより、ＮＭＯＳトランジスタＱｎ１のド
レインとＮＭＯＳトランジスタＱｎ３のソースとの絶縁
分離を行って高集積化を図っている。
【００３７】図３は図１で示した実施の形態１のメモリ
をオキサイドアイソレーション用のゲートアレイを用い
て構成したレイアウトパターンを示す平面図である。
【００３８】同図に示すように、１単位の拡散領域１５
に２つのゲート部３設け、拡散領域１５，１５間を酸化
膜１６で絶縁分離している。図３において縦断する３本
の第１層配線１は、図３の左方から接地電位ＧＮＤ用、
書き込みビット線ＷＢＬｎ用、読み出しビット線ＲＢＬ
ｎ用にそれぞれ用いられる。他の第１層配線１は、第１
コンタクト４，４間の接続用等に用いられる。一方、図
３において横断する２本の第２層配線２（図中、細い斜
線のハッチング）は図３の上方から書き込みワード線Ｗ
ＷＬｎ用、読み出しワード線ＲＷＬｎ用にそれぞれ用い
られる。そして、第１コンタクト４（図中、□）は第１
層配線１と、ゲート部３あるいは拡散領域１５との電気
的接続に用いられ、第２コンタクト５（図中、□の中に
×印）は第１層配線１と第２層配線２との電気的接続に
用いられる。そして、図３に示すように、図３の上方か
ら、ＮＭＯＳトランジスタＱｎ１，Ｑｎ４，Ｑｎ３，Ｑ
ｎ２のゲートの順でＮＭＯＳトランジスタを構成してい
る。
【００３９】図２と図３の比較、図２と図２９（従来構
成のレイアウトパターン）との比較から、絶縁分離用の
酸化膜１６を形成しない分、実施の形態１のレイアウト
パターンが高集積に形成されていることがわかる。
【００４０】＜ＣＭＯＳ構成（回路図）＞図４は、図１
で示す構成のダイナミック型メモリのメモリセルを、Ｎ
ＭＯＳトランジスタで２つのメモリセルを構成する共
に、ＰＭＯＳトランジスタで２つのメモリセルを構成し
たＣＭＯＳ用メモリの構成を示す回路図である。
【００４１】図４に示すように、ＮＭＯＳトランジスタ
Ｑｎ１は、ゲートが書き込みワード線ＷＷＬｎ０に接続
され、ソースは書き込みビット線ＷＢＬｎに接続され、
そのドレインがノードＮ１に接続される。また、ＮＭＯ
ＳトランジスタＱｎ２はゲートが読み出しワード線ＲＷ
Ｌｎ０に接続され、ソースが読み出しビット線ＲＢＬｎ
に接続される。ＮＭＯＳトランジスタＱｎ３のゲートが
ノードＮ１を介してＮＭＯＳトランジスタＱｎ１のドレ
インに接続され、ソースが接地され、ドレインがＮＭＯ
ＳトランジスタＱｎ２のドレインに接続される。ＮＭＯ
ＳトランジスタＱｎ４のゲートは接地され、ソースがＮ
ＭＯＳトランジスタＱｎ３のソースに接続され、ドレイ
ンがノードＮ１を介してＮＭＯＳトランジスタＱｎ１の
ドレインに接続される。このように、ＮＭＯＳトランジ
スタＱｎ１〜Ｑｎ４により１単位のメモリセルを構成す
る。
【００４２】ＮＭＯＳトランジスタＱｎ１１は、ゲート
が書き込みワード線ＷＷＬｎ１に接続され、ソースは書
き込みビット線ＷＢＬｎに接続され、そのドレインがノ
ードＮ１１に接続される。また、ＮＭＯＳトランジスタ
Ｑｎ１２はゲートが読み出しワード線ＲＷＬｎ１に接続
され、ソースが読み出しビット線ＲＢＬｎに接続され
る。ＮＭＯＳトランジスタＱｎ１３のゲートがノードＮ
１１を介してＮＭＯＳトランジスタＱｎ１１のドレイン
に接続され、ソースが接地され、ドレインがＮＭＯＳト
ランジスタＱｎ１２のドレインに接続される。ＮＭＯＳ
トランジスタＱｎ１４のゲートは接地され、ソースがＮ
ＭＯＳトランジスタＱｎ１３のソースに接続され、ドレ
インがノードＮ１を介してＮＭＯＳトランジスタＱｎ１
１のドレインに接続される。このように、ＮＭＯＳトラ
ンジスタＱｎ１１〜Ｑｎ１４により１単位のメモリセル
を構成する。
【００４３】ＰＭＯＳトランジスタＱｐ１は、ゲートが
書き込みワード線ＷＷＬｐ０に接続され、ソースは書き
込みビット線ＷＢＬｐに接続され、そのドレインがノー
ドＮ２に接続される。また、ＰＭＯＳトランジスタＱｐ
２はゲートが読み出しワード線ＲＷＬｐ０に接続され、
ソースが読み出しビット線ＲＢＬｐに接続される。ＰＭ
ＯＳトランジスタＱｐ３のゲートがノードＮ２を介して
ＰＭＯＳトランジスタＱｐ１のドレインに接続され、ソ
ースが電源電圧ＶＤＤに接続され、ドレインがＰＭＯＳ
トランジスタＱｐ２のドレインに接続される。ＰＭＯＳ
トランジスタＱｐ４のゲートは電源電圧ＶＤＤに接続さ
れ、ソースがＰＭＯＳトランジスタＱｐ３のソースに接
続され、ドレインがＰＭＯＳトランジスタＱｐ１のドレ
イン及びノードＮ２に接続される。このように、ＰＭＯ
ＳトランジスタＱｐ１〜Ｑｐ４により１単位のメモリセ
ルを構成する。
【００４４】ＰＭＯＳトランジスタＱｐ１１は、ゲート
が書き込みワード線ＷＷＬｐ１に接続され、ソースは書
き込みビット線ＷＢＬｐに接続され、そのドレインがノ
ードＮ１２に接続される。また、ＰＭＯＳトランジスタ
Ｑｐ１２はゲートが読み出しワード線ＲＷＬｐ１に接続
され、ソースが読み出しビット線ＲＢＬｐに接続され
る。ＰＭＯＳトランジスタＱｐ１３のゲートがノードＮ
１２を介してＰＭＯＳトランジスタＱｐ１１のドレイン
に接続され、ソースが電源電圧ＶＤＤに接続され、ドレ
インがＰＭＯＳトランジスタＱｐ１２のドレインに接続
される。ＰＭＯＳトランジスタＱｐ１４のゲートは電源
電圧ＶＤＤに接続され、ソースがＰＭＯＳトランジスタ
Ｑｐ１３のソースに接続され、ドレインがＰＭＯＳトラ
ンジスタＱｐ１１のドレイン及びノードＮ１２に接続さ
れる。このように、ＰＭＯＳトランジスタＱｐ１１〜Ｑ
ｐ１４により１単位のメモリセルを構成する。
【００４５】なお、ＰＭＯＳトランジスタで構成された
メモリセルに対する書き込み動作は、書き込みワード線
ＷＷＬｐ０（ＷＷＬｐ１）を選択的にＬレベルにして、
書き込み用トランジスタＱｐ１（Ｑｐ１１）をオンさせ
る。以降の動作はＮＭＯＳトランジスタの場合と同様で
ある。
【００４６】また、ＰＭＯＳトランジスタで構成された
メモリセルに対する読み出し動作は以下のように行われ
る。まず、読み出しビット線ＲＢＬｐをＬレベルに設定
した後、選択された読み出しワード線ＲＷＬｐ０（ＲＷ
Ｌｐ１）をＬレベルとし、読み出し用トランジスタＱｐ
２（Ｑｐ１２）をオンさせ、“１”が保持されているな
らノードＮ２がＨレベルであり、ＰＭＯＳトランジスタ
Ｑｐ３（Ｑｐ１３）がオフしているので、読み出しビッ
ト線ＲＢＬｐはＬレベルを保持し、メモリセルの記憶内
容が“１”であることがわかる。
【００４７】逆に“０”が保持されているのならノード
Ｎ１はＬレベルであるため、トランジスタＱｐ２（Ｑｐ
１２）及びＱｐ３（Ｑｐ１３）は共にオンし、読み出し
ビット線ＲＢＬｐ０と電源ＶＤＤとが電気的に接続され
るため、あらかじめ設定された読み出しビット線のＬレ
ベルはチャージされ、Ｈレベル（“０”）として読み出
される。
【００４８】＜ＣＭＯＳ構成（レイアウトパターン）＞
図５は図４の回路をＣＭＯＳトランジスタ用のゲートア
レイを用いて構成したレイアウトパターンを示す平面図
である。図５に示すように、１列に並ぶゲート部３ｎに
対し、酸化膜によりトランジスタ間を絶縁分離しない１
つのＮ型の拡散領域１１を設け、１列に並ぶゲート部３
ｐに対し、酸化膜によりトランジスタ間を絶縁分離しな
い１つのＰ型の拡散領域１２を設けている。
【００４９】図５において縦断する６本の第１層配線１
は、図５の左側から、接地電位ＧＮＤ用、書き込みビッ
ト線ＷＢＬｎ用、読み出しビット線ＲＢＬｎ用、読み出
しビット線ＲＢＬｐ用、書き込みビット線ＷＢＬｐ用、
電源ＶＤＤ用にそれぞれ用いられる。他の第１層配線１
は、第１コンタクト４，４間の接続用等に用いられる。
一方、図５において横断する８本の第２層配線２は、図
５の上方から、書き込みワード線ＷＷＬｎ０用、書き込
みワード線ＷＷＬｐ０用、読み出しワード線ＲＷＬｎ０
用、読み出しワード線ＲＷＬｎ１用、読み出しワード線
ＲＷＬｐ０用、読み出しワード線ＲＷＬｐ１用、書き込
みワード線ＷＷＬｎ１用、書き込みワード線ＷＷＬｐ１
用にそれぞれ用いられる。そして、第１コンタクト４は
第１層配線１と、ゲート部３（３ｎ，３ｐ）あるいは拡
散領域１１，１２との電気的接続に用いられ、第２コン
タクト５は第１層配線１と第２層配線２との電気的接続
に用いられる。
【００５０】そして、図５の上方のゲート部３ｎから順
に、ＮＭＯＳトランジスタＱｎ１，Ｑｎ４，Ｑｎ３，Ｑ
ｎ２，Ｑｎ１２，Ｑｎ１３，Ｑｎ１４，Ｑｎ１１を構成
し、図５の上方から３番目のゲート部３ｐから順に、Ｐ
ＭＯＳトランジスタＱｐ１，Ｑｐ４，Ｑｐ３，Ｑｐ２，
Ｑｐ１２，Ｑｐ１３，Ｑｐ１４，Ｑｐ１１を構成する。
【００５１】このように、ＮＭＯＳトランジスタＱｎ１
〜Ｑｎ４からなるメモリセルと、ＮＭＯＳトランジスタ
Ｑｎ１１〜Ｑｎ１４からなるメモリセルとを隣接して形
成することにより、読み出しワード線ＲＷＬｎ０をゲー
トに接続するＮＭＯＳトランジスタＱｎ２と、読み出し
ワード線ＲＷＬｎ１をゲートに接続するＮＭＯＳトラン
ジスタＱｎ１２との間で、拡散領域１１Ａをソース拡散
領域として共用することができ、同様に、読み出し用ト
ランジスタである、ＰＭＯＳトランジスタのＰＭＯＳト
ランジスタＱｐ２とＰＭＯＳトランジスタＱｐ１２との
間で、拡散領域１２Ａをソース拡散領域として共用する
ことができるため、さらに高集積化を図ることができ
る。
【００５２】加えて、ＮＭＯＳトランジスタ（Ｑｎ１〜
Ｑｎ４，Ｑｎ１１〜Ｑｎ１４）により構成するメモリセ
ルと、ＰＭＯＳトランジスタ（Ｑｐ１〜Ｑｐ４，Ｑｐ１
１〜Ｑｐ１４）により構成するメモリセルとを混在して
形成することにより、ＣＭＯＳ構成のゲートアレイを効
率的に利用することができる。
【００５３】なお、実施の形態１では、読み出し用トラ
ンジスタ（Ｑｎ２，Ｑｎ１２，Ｑｐ２，Ｑｐ１２）との
間でソースを共有する例を示したが、同様な原理で書き
込み用トランジスタ（Ｑｎ１，Ｑｎ１１，Ｑｐ１，Ｑｐ
１１）を隣接して形成して、ソースを共有することによ
り、高集積化を図ることもできる。
【００５４】＜＜実施の形態２＞＞ ＜基本構成（回路図）＞図６は、画像処理用ＬＳＩ内蔵
メモリとして用いられる、実施の形態２のダイナミック
型メモリのメモリセル構成を示す回路図である。
【００５５】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ５のゲートが接地され、ソース及びドレインが共に
ノードＮ１を介してＮＭＯＳトランジスタＱｎ１のドレ
インに接続される。
【００５６】なお、キャパシタＣ１は便宜上、図示した
が、ＮＭＯＳトランジスタＱｎ１のドレイン，ゲート間
容量、ＮＭＯＳトランジスタＱｎ３のゲート容量、ＮＭ
ＯＳトランジスタＱｎ３のドレイン，ゲート間容量，Ｎ
ＭＯＳトランジスタＱｎ３のソース，ゲート間容量、Ｎ
ＭＯＳトランジスタＱｎ４のドレイン，ゲート間容量、
ＮＭＯＳトランジスタＱｎ５のドレイン，ゲート間容
量、ＮＭＯＳトランジスタＱｎ５のソース，ゲート間容
量で代用することができる。すなわち、ＮＭＯＳトラン
ジスタＱｎ１〜Ｑｎ５により１単位のメモリセルを構成
する。
【００５７】このような構成の実施の形態２のダイナミ
ック型メモリのメモリセルに対する書き込み、読み出し
動作は実施の形態１のメモリと同様であるため説明は省
略する。
【００５８】このような基本構成の実施の形態２のメモ
リは、実施の形態１と同様、接地レベル（Ｌレベルの電
源電圧）をＮＭＯＳトランジスタＱｎ４のゲートに与
え、ＮＭＯＳトランジスタＱｎ４を常にオフ状態にする
ことにより、絶縁膜を形成することなくＮＭＯＳトラン
ジスタＱｎ１のドレインとＮＭＯＳトランジスタＱｎ３
のソースとを絶縁分離することができる。
【００５９】その結果、実施の形態１と同様、絶縁分離
用の酸化膜を形成しない分、高集積に形成することがで
きる。
【００６０】さらに、実施の形態１と比較した場合、実
施の形態２のキャパシタＣ１の容量は、ＮＭＯＳトラン
ジスタＱｎ５のドレイン，ゲート間容量、ＮＭＯＳトラ
ンジスタＱｎ５のソース，ゲート間容量を加えた容量
分、実施の形態１のキャパシタ１３の容量を上回ること
ができるため、メモリセルの記憶容量を大きくすること
ができる。
【００６１】＜ＣＭＯＳ構成（回路図）＞図７は、図６
で示す構成のダイナミック型メモリのメモリセルを、Ｎ
ＭＯＳトランジスタで２つのメモリセルを構成する共
に、ＰＭＯＳトランジスタで２つのメモリセルを構成し
たＣＭＯＳ用メモリの構成を示す回路図である。
【００６２】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ５のゲートは接地され、ソース及びドレインが共通
にノードＮ１に接続される。そして、ＮＭＯＳトランジ
スタＱｎ１〜Ｑｎ５により１単位のメモリセルを構成す
る。また、ＮＭＯＳトランジスタＱｎ１５のゲートは接
地され、ソース及びドレインが共通にノードＮ１１に接
続される。そして、ＮＭＯＳトランジスタＱｎ１１〜Ｑ
ｎ１５により１単位のメモリセルを構成する。
【００６３】一方、ＰＭＯＳトランジスタＱｐ５のゲー
トは電源電圧ＶＤＤに接続され、ソース及びドレインが
共通にノードＮ２に接続される。そして、ＰＭＯＳトラ
ンジスタＱｐ１〜Ｑｎ５により１単位のメモリセルを構
成する。また、ＰＭＯＳトランジスタＱｐ１５のゲート
は電源電圧ＶＤＤに接続され、ソース及びドレインが共
通にノードＮ１２に接続される。そして、ＰＭＯＳトラ
ンジスタＱｐ１１〜Ｑｎ１５により１単位のメモリセル
を構成する。
【００６４】なお、他の構成は図４で示した実施の形態
１と同様であるため、説明は省略する。
【００６５】＜ＣＭＯＳ構成（レイアウトパターン）＞
図８は図７の回路をＣＭＯＳトランジスタ用のゲートア
レイを用いて構成したレイアウトパターンを示す平面図
である。図８では省略しているが、図５で示した実施の
形態１のレイアウトパターンと同様、１列に並ぶゲート
部３ｎに対し、酸化膜によりトランジスタ間を絶縁分離
しない１つのＮ型の拡散領域を設け、１列に並ぶゲート
部３ｐに対し、酸化膜によりトランジスタ間を絶縁分離
しない１つのＰ型の拡散領域が設けられる。
【００６６】図８において縦断する６本の第１層配線１
は、図８の左側から、接地電位ＧＮＤ用、書き込みビッ
ト線ＷＢＬｎ用、読み出しビット線ＲＢＬｎ用、読み出
しビット線ＲＢＬｐ用、書き込みビット線ＷＢＬｐ用、
電源ＶＤＤ用にそれぞれ用いられる。他の第１層配線１
は、第１コンタクト４，４間の接続用等に用いられる。
【００６７】一方、図８において横断する８本の第２層
配線２は、図８の上方から、書き込みワード線ＷＷＬｎ
０用、書き込みワード線ＷＷＬｐ０用、読み出しワード
線ＲＷＬｎ０用、読み出しワード線ＲＷＬｎ１用、読み
出しワード線ＲＷＬｐ０用、読み出しワード線ＲＷＬｐ
１用、書き込みワード線ＷＷＬｎ１用、書き込みワード
線ＷＷＬｐ１用にそれぞれ用いられる。そして、第１コ
ンタクト４は第１層配線１と、ゲート部３（３ｎ，３
ｐ）あるいは拡散領域との電気的接続に用いられ、第２
コンタクト５は第１層配線１と第２層配線２との電気的
接続に用いられる。
【００６８】そして、図８の上方のゲート部３ｎから順
に、ＮＭＯＳトランジスタＱｎ１，Ｑｎ５，Ｑｎ４，Ｑ
ｎ３，Ｑｎ２，Ｑｎ１２，Ｑｎ１３，Ｑｎ１４，Ｑｎ１
５，Ｑｎ１１を構成し、図８の上方から３番目のゲート
部３ｐから順に、ＰＭＯＳトランジスタＱｐ１，Ｑｐ
５，Ｑｐ４，Ｑｐ３，Ｑｐ２，Ｑｐ１２，Ｑｐ１３，Ｑ
ｐ１４，Ｑｐ１５，Ｑｐ１１を構成する。
【００６９】このように、ＮＭＯＳトランジスタＱｎ１
〜Ｑｎ５からなるメモリセルと、ＮＭＯＳトランジスタ
Ｑｎ１１〜Ｑｎ１５からなるメモリセルとを隣接して形
成することにより、実施の形態１と同様、読み出し用Ｎ
ＭＯＳトランジスタＱｎ２と、読み出し用ＮＭＯＳトラ
ンジスタＱｎ１２との間で、拡散領域をソース拡散領域
として共用することができ、同様に、ＰＭＯＳトランジ
スタのＰＭＯＳトランジスタＱｐ２とＰＭＯＳトランジ
スタＱｐ１２との間で、拡散領域をソース拡散領域とし
て共用することができるため、さらに高集積化を図るこ
とができる。
【００７０】加えて、ＮＭＯＳトランジスタ（Ｑｎ１〜
Ｑｎ５，Ｑｎ１１〜Ｑｎ１５）により構成するメモリセ
ルと、ＰＭＯＳトランジスタ（Ｑｐ１〜Ｑｐ５，Ｑｐ１
１〜Ｑｐ１５）により構成するメモリセルとを混在して
形成することにより、ＣＭＯＳ構成のゲートアレイを効
率的に利用することができる。
【００７１】なお、実施の形態２では、読み出し用トラ
ンジスタ（Ｑｎ２，Ｑｎ１２，Ｑｐ２，Ｑｐ１２）との
間でソースを共有する例を示したが、同様な原理で書き
込み用トランジスタ（Ｑｎ１，Ｑｎ１１，Ｑｐ１，Ｑｐ
１１）を隣接して形成して、ソースを共有することによ
り、高集積化を図ることもできる。
【００７２】＜＜実施の形態３＞＞ ＜基本構成（回路図）＞図９は、画像処理用ＬＳＩ内蔵
メモリとして用いられる、実施の形態３のダイナミック
型メモリのメモリセル構成を示す回路図である。
【００７３】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ４のゲートがリセット信号線ＲＥＳＥＴｎに接続さ
れる。リセット信号線ＲＥＳＥＴｎはリセット時にＨレ
ベル（電源電圧レベル）が与えられ、それ以外の期間は
Ｌレベル（接地レベル）が与えられる信号線である。他
の構成は図１で示した実施の形態１の構成と同様であ
る。
【００７４】このような構成の実施の形態３のダイナミ
ック型メモリのメモリセルに対する書き込み、読み出し
動作は実施の形態１のメモリと同様であるため説明は省
略する。
【００７５】このような基本構成の実施の形態３のメモ
リは、リセット信号線ＲＥＳＥＴｎをＬレベルにして、
ＮＭＯＳトランジスタＱｎ４のゲートに与え、ＮＭＯＳ
トランジスタＱｎ４をリセット時以外は常にオフ状態に
することにより、絶縁膜を形成することなくＮＭＯＳト
ランジスタＱｎ１のドレインとＮＭＯＳトランジスタＱ
ｎ３のソースとを絶縁分離することができる。
【００７６】その結果、実施の形態１と同様、絶縁分離
用の酸化膜を形成しない分、高集積に形成することがで
きる。
【００７７】加えて、リセット時にリセット信号線ＲＥ
ＳＥＴｎをＨレベルにすることにより、記憶ノードであ
るノードＮ１の電位をＬレベルに初期化することができ
る。
【００７８】＜ＣＭＯＳ構成（回路図）＞図１０は、図
９で示す構成のダイナミック型メモリのメモリセルを、
ＮＭＯＳトランジスタで２つのメモリセルを構成する共
に、ＰＭＯＳトランジスタで２つのメモリセルを構成し
たＣＭＯＳ用メモリの構成を示す回路図である。
【００７９】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ４及びＱｎ１４のゲートはリセット信号線ＲＥＳＥ
Ｔｎに接続され、ＰＭＯＳトランジスタＱｐ４及びＱｐ
１４のゲートはリセット信号線ＲＥＳＥＴｐに接続され
る。なお、リセット信号線ＲＥＳＥＴｐはリセット時に
Ｌレベル（接地レベル）が与えられ、それ以外の期間は
Ｈレベル（電源電圧レベル）が与えられる信号線であ
る。
【００８０】したがって、リセット時にリセット時にリ
セット信号線ＲＥＳＥＴｎをＨレベル、リセット信号線
ＲＥＳＥＴｐをＬレベルにすることにより、記憶ノード
であるノードＮ１及びＮ１１の電位をＬレベルに初期化
するとともに、記憶ノードであるノードＮ２及びＮ１２
の電位をＨレベルに初期化することができる。なお、他
の構成は図４で示した実施の形態１と同様であるため、
説明は省略する。
【００８１】＜ＣＭＯＳ構成（レイアウトパターン）＞
図１１は図１０の回路をＣＭＯＳトランジスタ用のゲー
トアレイを用いて構成したレイアウトパターンを示す平
面図である。なお、図１１では省略しているが、図５で
示した実施の形態１のレイアウトパターンと同様、１列
に並ぶゲート部３ｎに対し、酸化膜によりトランジスタ
間を絶縁分離しない１つのＮ型の拡散領域を設け、１列
に並ぶゲート部３ｐに対し、酸化膜によりトランジスタ
間を絶縁分離しない１つのＰ型の拡散領域が設けられ
る。
【００８２】図１１において縦断する１０本の第１層配
線１は、図１１の左側から、接地電位ＧＮＤ用、リセッ
ト信号線ＲＥＳＥＴｎ用、読み出しビット線ＲＢＬｎ
用、書き込みビット線ＷＢＬｎ用、接地電位ＧＮＤ用、
電源ＶＤＤ用、書き込みビット線ＷＢＬｐ用、読み出し
ビット線ＲＢＬｐ用、リセット信号線ＲＥＳＥＴｐ用、
電源ＶＤＤ用にそれぞれ用いられる。他の第１層配線１
は、第１コンタクト４，４間の接続用等に用いられる。
【００８３】一方、図１１において横断する８本の第２
層配線２は、図１１の上方から、書き込みワード線ＷＷ
Ｌｎ０用、書き込みワード線ＷＷＬｐ０用、読み出しワ
ード線ＲＷＬｎ０用、読み出しワード線ＲＷＬｎ１用、
読み出しワード線ＲＷＬｐ０用、読み出しワード線ＲＷ
Ｌｐ１用、書き込みワード線ＷＷＬｎ１用、書き込みワ
ード線ＷＷＬｐ１用にそれぞれ用いられる。そして、第
１コンタクト４は第１層配線１と、ゲート部３（３ｎ，
３ｐ）あるいは拡散領域との電気的接続に用いられ、第
２コンタクト５は第１層配線１と第２層配線２との電気
的接続に用いられる。
【００８４】そして、図１１の上方のゲート部３ｎから
順に、ＮＭＯＳトランジスタＱｎ１，Ｑｎ４，Ｑｎ３，
Ｑｎ２，Ｑｎ１２，Ｑｎ１３，Ｑｎ１４，Ｑｎ１１を構
成し、図１１の上方から３番目のゲート部３ｐから順
に、ＰＭＯＳトランジスタＱｐ１，Ｑｐ４，Ｑｐ３，Ｑ
ｐ２，Ｑｐ１２，Ｑｐ１３，Ｑｐ１４，Ｑｐ１１を構成
する。
【００８５】このように、ＮＭＯＳトランジスタＱｎ１
〜Ｑｎ４からなるメモリセルと、ＮＭＯＳトランジスタ
Ｑｎ１１〜Ｑｎ１４からなるメモリセルとを隣接して形
成することにより、実施の形態１と同様、読み出し用Ｎ
ＭＯＳトランジスタＱｎ２と、読み出し用ＮＭＯＳトラ
ンジスタＱｎ１２との間で、拡散領域をソース拡散領域
として共用することができ、同様に、ＰＭＯＳトランジ
スタのＰＭＯＳトランジスタＱｐ２とＰＭＯＳトランジ
スタＱｐ１２との間で、拡散領域をソース拡散領域とし
て共用することができるため、さらに高集積化を図るこ
とができる。
【００８６】加えて、ＮＭＯＳトランジスタ（Ｑｎ１〜
Ｑｎ４，Ｑｎ１１〜Ｑｎ１４）により構成するメモリセ
ルと、ＰＭＯＳトランジスタ（Ｑｐ１〜Ｑｐ４，Ｑｐ１
１〜Ｑｐ１４）により構成するメモリセルとを混在して
形成することにより、ＣＭＯＳ構成のゲートアレイを効
率的に利用することができる。
【００８７】なお、実施の形態３では、読み出し用トラ
ンジスタ（Ｑｎ２，Ｑｎ１２，Ｑｐ２，Ｑｐ１２）との
間でソースを共有する例を示したが、同様な原理で書き
込み用トランジスタ（Ｑｎ１，Ｑｎ１１，Ｑｐ１，Ｑｐ
１１）を隣接して形成して、ソースを共有することによ
り、高集積化を図ることもできる。
【００８８】＜＜実施の形態４＞＞ ＜基本構成（回路図）＞図１２は、画像処理用ＬＳＩ内
蔵メモリとして用いられる、実施の形態４のダイナミッ
ク型メモリのメモリセル構成を示す回路図である。
【００８９】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ４のゲートがリセット信号線ＲＥＳＥＴｎに接続さ
れる。また、ＮＭＯＳトランジスタＱｎ３のソース及び
ＮＭＯＳトランジスタＱｎ４のソースはリセット・デー
タ信号線ＲＥＳＥＴ＿ＤＡＴＡｎに接続される。
【００９０】リセット信号線ＲＥＳＥＴｎはリセット時
にＨレベル（電源電圧レベル）が与えられ、それ以外の
期間はＬレベル（接地レベル）が与えられる信号線であ
り、リセット・データ信号線ＲＥＳＥＴ＿ＤＡＴＡｎは
外部より選択的にＨレベルあるいはＬレベルが与えられ
る信号線である。なお、他の構成は図１で示した実施の
形態１の構成と同様である。
【００９１】このような構成の実施の形態４のダイナミ
ック型メモリのメモリセルに対する書き込み、読み出し
動作は実施の形態１のメモリと同様であるため説明は省
略する。
【００９２】このような基本構成の実施の形態４のメモ
リは、実施の形態３と同様、リセット信号線ＲＥＳＥＴ
ｎをＬレベルにして、ＮＭＯＳトランジスタＱｎ４のゲ
ートに与え、ＮＭＯＳトランジスタＱｎ４をリセット時
以外はオフ状態にすることにより、絶縁膜を形成するこ
となくＮＭＯＳトランジスタＱｎ１のドレインとＮＭＯ
ＳトランジスタＱｎ３のソースとを絶縁分離することが
できる。
【００９３】その結果、実施の形態１と同様、絶縁分離
用の酸化膜を形成しない分、高集積に形成することがで
きる。
【００９４】加えて、リセット時にリセット信号線ＲＥ
ＳＥＴｎをＨレベルにすることにより、記憶ノードであ
るノードＮ１の電位を、リセット・データ信号線ＲＥＳ
ＥＴ＿ＤＡＴＡｎより得られる電位で初期化することが
できる。
【００９５】＜ＣＭＯＳ構成（回路図）＞図１３は、図
１２で示す構成のダイナミック型メモリのメモリセル
を、ＮＭＯＳトランジスタで２つのメモリセルを構成す
る共に、ＰＭＯＳトランジスタで２つのメモリセルを構
成したＣＭＯＳ用メモリの構成を示す回路図である。
【００９６】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ４及びＱｎ１４のゲートはリセット信号線ＲＥＳＥ
Ｔｎに接続され、ＰＭＯＳトランジスタＱｐ４及びＱｐ
１４のゲートはリセット信号線ＲＥＳＥＴｐに接続され
る。なお、リセット信号線ＲＥＳＥＴｐはリセット時に
Ｌレベル（接地レベル）が与えられ、それ以外の期間は
Ｈレベル（電源電圧レベル）が与えられる信号線であ
る。
【００９７】一方、ＮＭＯＳトランジスタＱｎ３及びＱ
ｎ１３のソース並びにＮＭＯＳトランジスタＱｎ４及び
Ｑｎ１４のソースはリセット・データ信号線ＲＥＳＥＴ
＿ＤＡＴＡｎに接続され、ＰＭＯＳトランジスタＱｐ３
及びＱｐ１３のソース並びにＰＭＯＳトランジスタＱｐ
４及びＱｐ１４のソースはリセット・データ信号線ＲＥ
ＳＥＴ＿ＤＡＴＡｐに接続される。なお、リセット・デ
ータ信号線ＲＥＳＥＴ＿ＤＡＴＡｐは外部より選択的に
ＨレベルあるいはＬレベルが与えられる信号線である。
【００９８】したがって、リセット時にリセット信号線
ＲＥＳＥＴｎをＨレベル、リセット信号線ＲＥＳＥＴｐ
をＬレベルにすることにより、記憶ノードであるノード
Ｎ１及びＮ１１の電位をリセット・データ信号線ＲＥＳ
ＥＴ＿ＤＡＴＡｎより得られるレベルに初期化するとと
もに、記憶ノードであるノードＮ２及びＮ１２の電位を
リセット・データ信号線ＲＥＳＥＴ＿ＤＡＴＡｐより得
られるレベルに初期化することができる。なお、他の構
成は図４で示した実施の形態１と同様であるため、説明
は省略する。
【００９９】＜ＣＭＯＳ構成（レイアウトパターン）＞
図１４は図１３の回路をＣＭＯＳトランジスタ用のゲー
トアレイを用いて構成したレイアウトパターンを示す平
面図である。なお、図１４では省略しているが、図５で
示した実施の形態１のレイアウトパターンと同様、１列
に並ぶゲート部３ｎに対し、酸化膜によりトランジスタ
間を絶縁分離しない１つのＮ型の拡散領域を設け、１列
に並ぶゲート部３ｐに対し、酸化膜によりトランジスタ
間を絶縁分離しない１つのＰ型の拡散領域が設けられ
る。
【０１００】図１４において縦断する１０本の第１層配
線１は、図１４の左側から、接地電位ＧＮＤ用、リセッ
ト信号線ＲＥＳＥＴｎ用、リセット・データ信号線ＲＥ
ＳＥＴ＿ＤＡＴＡｎ用、書き込みビット線ＷＢＬｎ用、
読み出しビット線ＲＢＬｎ用、読み出しビット線ＲＢＬ
ｐ用、書き込みビット線ＷＢＬｐ用、リセット信号線Ｒ
ＥＳＥＴｐ用、リセット・データ信号線ＲＥＳＥＴ＿Ｄ
ＡＴＡｐ用、電源ＶＤＤ用にそれぞれ用いられる。他の
第１層配線１は、第１コンタクト４，４間の接続用等に
用いられる。
【０１０１】一方、図１４において横断する８本の第２
層配線２は、図１４の上方から、書き込みワード線ＷＷ
Ｌｎ０用、書き込みワード線ＷＷＬｐ０用、読み出しワ
ード線ＲＷＬｎ０用、読み出しワード線ＲＷＬｎ１用、
読み出しワード線ＲＷＬｐ０用、読み出しワード線ＲＷ
Ｌｐ１用、書き込みワード線ＷＷＬｎ１用、書き込みワ
ード線ＷＷＬｐ１用にそれぞれ用いられる。そして、第
１コンタクト４は第１層配線１と、ゲート部３（３ｎ，
３ｐ）あるいは拡散領域との電気的接続に用いられ、第
２コンタクト５は第１層配線１と第２層配線２との電気
的接続に用いられる。
【０１０２】そして、図１４の上方のゲート部３ｎから
順に、ＮＭＯＳトランジスタＱｎ１，Ｑｎ４，Ｑｎ３，
Ｑｎ２，Ｑｎ１２，Ｑｎ１３，Ｑｎ１４，Ｑｎ１１を構
成し、図１４の上方から３番目のゲート部３ｐから順
に、ＰＭＯＳトランジスタＱｐ１，Ｑｐ４，Ｑｐ３，Ｑ
ｐ２，Ｑｐ１２，Ｑｐ１３，Ｑｐ１４，Ｑｐ１１を構成
する。
【０１０３】このように、ＮＭＯＳトランジスタＱｎ１
〜Ｑｎ４からなるメモリセルと、ＮＭＯＳトランジスタ
Ｑｎ１１〜Ｑｎ１４からなるメモリセルとを隣接して形
成することにより、実施の形態１と同様、読み出し用Ｎ
ＭＯＳトランジスタＱｎ２と、読み出し用ＮＭＯＳトラ
ンジスタＱｎ１２との間で、拡散領域をソース拡散領域
として共用することができ、同様に、ＰＭＯＳトランジ
スタのＰＭＯＳトランジスタＱｐ２とＰＭＯＳトランジ
スタＱｐ１２との間で、拡散領域をソース拡散領域とし
て共用することができるため、さらに高集積化を図るこ
とができる。
【０１０４】加えて、ＮＭＯＳトランジスタ（Ｑｎ１〜
Ｑｎ４，Ｑｎ１１〜Ｑｎ１４）により構成するメモリセ
ルと、ＰＭＯＳトランジスタ（Ｑｐ１〜Ｑｐ４，Ｑｐ１
１〜Ｑｐ１４）により構成するメモリセルとを混在して
形成することにより、ＣＭＯＳ構成のゲートアレイを効
率的に利用することができる。
【０１０５】なお、実施の形態４では、読み出し用トラ
ンジスタ（Ｑｎ２，Ｑｎ１２，Ｑｐ２，Ｑｐ１２）との
間でソースを共有する例を示したが、同様な原理で書き
込み用トランジスタ（Ｑｎ１，Ｑｎ１１，Ｑｐ１，Ｑｐ
１１）を隣接して形成して、ソースを共有することによ
り、高集積化を図ることもできる。
【０１０６】＜＜実施の形態５＞＞ ＜第１の態様＞ ＜基本構成＞図１５は、画像処理用ＬＳＩ内蔵メモリと
して用いられる、実施の形態５の第１の態様のダイナミ
ック型メモリのメモリセル構成を示す回路図である。
【０１０７】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ２１は、ゲートが書き込みワード線ＷＷＬｎに接続
され、ソースは書き込みビット線ＷＢＬｎに接続され、
そのドレインがノードＮ３に接続される。また、ＮＭＯ
ＳトランジスタＱｎ２２はゲートが読み出しワード線Ｒ
ＷＬｎに接続され、ソースが読み出しビット線ＲＢＬｎ
に接続される。ＮＭＯＳトランジスタＱｎ２３のゲート
がノードＮ３を介してＮＭＯＳトランジスタＱｎ２１の
ドレインに接続され、ソースが書き込みビット線ＷＢＬ
ｎに接続され、ドレインがＮＭＯＳトランジスタＱｎ２
２のドレインに接続される。ＮＭＯＳトランジスタＱｎ
２４はゲートが接地され、ソースが端子Ｐ１に接続さ
れ、ドレインがノードＮ３を介してＮＭＯＳトランジス
タＱｎ２１のドレイン及びＮＭＯＳトランジスタＱｎ２
３のゲートに接続される。なお、端子Ｐ１はフローティ
ング状態でも、他の箇所に電気的に接続してしてもよ
い。
【０１０８】なお、キャパシタＣ３は便宜上、図示した
が、ＮＭＯＳトランジスタＱｎ２１のドレイン，ゲート
間容量、ＮＭＯＳトランジスタＱｎ２３のゲート容量、
ＮＭＯＳトランジスタＱｎ２３のドレイン，ゲート間容
量，ＮＭＯＳトランジスタＱｎ２３のソース，ゲート間
容量ＮＭＯＳトランジスタＱｎ２４のドレイン，ゲート
間容量で代用することができる。すなわち、ＮＭＯＳト
ランジスタＱｎ２１〜Ｑｎ２４により１単位のメモリセ
ルを構成する。
【０１０９】このような構成の実施の形態５の第１の態
様のダイナミック型メモリのメモリセルに対する書き込
み、読み出し動作を説明する。
【０１１０】図１５の構成のように、ＮＭＯＳトランジ
スタで構成されたダイナミック型メモリセルに書き込み
動作を行う時は、選択された書き込みワード線ＷＷＬｎ
のみをＨレベルとし、書き込み用トランジスタＱｎ２１
をオン（導通）させ、ノードＮ３の電位を書き込みビッ
ト線ＷＢＬｎの電位より定め、書き込みビット線ＷＢＬ
ｎの電位がＨレベルならばノードＮ３もＨレベルとなり
“１”が書き込まれ、書き込みビット線ＷＢＬｎの電位
がＬレベルならばノードＮ３もＬレベルとなり“０”が
書き込まれる。そして、書き込まれた電位は、選択され
た書き込みワード線ＷＷＬｎがＬレベルとなりトランジ
スタＱｎ２１がオフすることにより保持される。
【０１１１】読み出し動作時においては、まず、書き込
みビット線ＷＢＬｎをＬレベルに固定するとともに、読
み出しビット線ＲＢＬｎをＨレベルにプリチャージす
る。そして、選択された読み出しワード線ＲＷＬｎをＨ
レベルとし、読み出し用トランジスタＱｎ２２をオンさ
せ、“１”が保持されているならノードＮ３がＨレベル
であり、ＮＭＯＳトランジスタＱｎ２２及びＮＭＯＳト
ランジスタＱｎ２３が共にオンし、読み出しビット線Ｒ
ＢＬｎが接地電位（書き込みビット線ＷＢＬｎ）に電気
的に接続されるため、読み出しビット線ＲＢＬｎのあら
かじめプリチャージされた電位はディスチャージされ、
Ｌレベル（“１”）として読み出される。
【０１１２】逆に“０”が保持されているのならノード
Ｎ３はＬレベルであるため、トランジスタＱｎ２３はオ
フしており、読み出しビット線ＲＢＬｎと接地電位（書
き込みビット線ＷＢＬｎの電位）とは電気的に遮断され
るため、あらかじめプリチャージされた読み出しビット
線ＲＢＬｎのＨレベルは保持され、メモリセルの内容が
“０”であることがわかる。
【０１１３】このとき、実施の形態５の第１の態様のメ
モリセルは、接地レベル（Ｌレベルの電源電圧）をＮＭ
ＯＳトランジスタＱｎ２４のゲートに与え、ＮＭＯＳト
ランジスタＱｎ２４を常にオフ状態にすることにより、
端子Ｐ１に与える電位を設定しても書き込み及び読み出
し動作を行うことができる。
【０１１４】＜基本構成（レイアウトパターン）＞図１
６は図１５で示した実施の形態５の第１の態様のメモリ
をゲートアイソレーション用のゲートアレイを用いて構
成したレイアウトパターンを示す平面図である。
【０１１５】同図に示すように、１列に並ぶ複数のゲー
ト部３（図中、４個）に対し、酸化膜によりトランジス
タ間を絶縁分離しない１つの拡散領域１０を設けてい
る。図１６において縦断する３本の第１層配線１（図
中、太い斜線のハッチング）は、図１６の左方から、接
地電位ＧＮＤ用、書き込みビット線ＷＢＬｎ用、読み出
しビット線ＲＢＬｎ用、端子Ｐ１用にそれぞれ用いられ
る。他の第１層配線１は、第１コンタクト４，４間の接
続用等に用いられる。一方、図１６において横断する２
本の第２層配線２（図中、細い斜線のハッチング）は図
１６の上から書き込みワード線ＷＷＬｎ用、読み出しワ
ード線ＲＷＬｎ用にそれぞれ用いられる。そして、第１
コンタクト４（図中、□）は第１層配線１と、ゲート部
３あるいは拡散領域１０との電気的接続に用いられ、第
２コンタクト５（図中、□の中に×印）は第１層配線１
と第２層配線２との電気的接続に用いられる。そして、
図１６に示すように、図１６の上方から、ＮＭＯＳトラ
ンジスタＱｎ２４，Ｑｎ２１，Ｑｎ２３，Ｑｎ２２のゲ
ートの順でＮＭＯＳトランジスタを構成している。
【０１１６】＜ペアメモリセル構成（回路図）＞図１７
は、図１５で示す構成のダイナミック型メモリのメモリ
セルを、ＮＭＯＳトランジスタで２つのメモリセルを構
成したペアメモリセル構成を示す回路図である。
【０１１７】図１７に示すように、ＮＭＯＳトランジス
タＱｎ２１は、ゲートが書き込みワード線ＷＷＬｎ０に
接続され、ソースは書き込みビット線ＷＢＬｎに接続さ
れ、そのドレインがノードＮ３に接続される。また、Ｎ
ＭＯＳトランジスタＱｎ２２はゲートが読み出しワード
線ＲＷＬｎ０に接続され、ソースが読み出しビット線Ｒ
ＢＬｎに接続される。ＮＭＯＳトランジスタＱｎ２３の
ゲートがノードＮ３を介してＮＭＯＳトランジスタＱｎ
２１のドレインに接続され、ソースが書き込みビット線
ＷＢＬｎに接続され、ドレインがＮＭＯＳトランジスタ
Ｑｎ２２のドレインに接続される。ＮＭＯＳトランジス
タＱｎ２４のゲートは接地され、ドレインがノードＮ３
を介してＮＭＯＳトランジスタＱｎ２１のドレインに接
続される。このように、ＮＭＯＳトランジスタＱｎ２１
〜Ｑｎ２４により１単位のメモリセルを構成する。
【０１１８】ＮＭＯＳトランジスタＱｎ３１は、ゲート
が書き込みワード線ＷＷＬｎ１に接続され、ソースは書
き込みビット線ＷＢＬｎに接続され、そのドレインがノ
ードＮ１３を介してＮＭＯＳトランジスタＱｎ２４のソ
ースに接続される。また、ＮＭＯＳトランジスタＱｎ３
２はゲートが読み出しワード線ＲＷＬｎ１に接続され、
ソースが読み出しビット線ＲＢＬｎに接続される。ＮＭ
ＯＳトランジスタＱｎ３３のゲートがノードＮ１３を介
してＮＭＯＳトランジスタＱｎ３１のドレインに接続さ
れ、ソースが書き込みビット線ＷＢＬに接続され、ドレ
インがＮＭＯＳトランジスタＱｎ３２のドレインに接続
される。このように、ＮＭＯＳトランジスタＱｎ３１〜
Ｑｎ３３及びＮＭＯＳトランジスタＱｎ２４により１単
位のメモリセルを構成する。
【０１１９】このように、図１７で示したペアメモリセ
ルは、ＮＭＯＳトランジスタＱｎ２４を２つのメモリセ
ルで共用するように構成したため、１つのトランジスタ
を省略できる分、回路構成を簡略化することができる。
なお、図１７ではＮＭＯＳトランジスタで構成したが、
ＰＭＯＳトランジスタで構成してもよい。
【０１２０】＜ペアトランジスタ構成（レイアウトパタ
ーン）＞図１８は図２１の回路をゲートアレイを用いて
構成したレイアウトパターンを示す平面図である。図１
８に示すように、１列に並ぶゲート部３に対し、酸化膜
によりトランジスタ間が絶縁分離されない１つのＮ型の
拡散領域１１を設けている。
【０１２１】図１８において縦断する３本の第１層配線
１は、図１８の左側から、接地電位ＧＮＤ用、書き込み
ビット線ＷＢＬｎ用、読み出しビット線ＲＢＬｎ用にそ
れぞれ用いられる。他の第１層配線１は、第１コンタク
ト４，４間の接続用等に用いられる。一方、図１８にお
いて横断する４本の第２層配線２は、図１８の上方か
ら、読み出しワード線ＲＷＬｎ１用、書き込みワード線
ＷＷＬｎ１用、書き込みワード線ＷＷＬｎ０用、読み出
しワード線ＲＷＬｎ０用にそれぞれ用いられる。そし
て、第１コンタクト４は第１層配線１と、ゲート部３あ
るいは拡散領域１１との電気的接続に用いられ、第２コ
ンタクト５は第１層配線１と第２層配線２との電気的接
続に用いられる。
【０１２２】そして、図１８の上方のゲート部３から順
に、ＮＭＯＳトランジスタＱｎ３２，Ｑｎ３３，Ｑｎ３
１，Ｑｎ２４，Ｑｎ２１，Ｑｎ２３，Ｑｎ２２を構成す
る。
【０１２３】このように、ＮＭＯＳトランジスタＱｎ２
１〜Ｑｎ２４からなるメモリセルと、ＮＭＯＳトランジ
スタＱｎ３１〜Ｑｎ３３及びＱｎ２４からなるメモリセ
ルとを隣接して形成することにより、同一のＮＭＯＳト
ランジスタＱｎ２４を隣接するメモリセル間で共用する
ことができ、さらに高集積化を図ることができる。
【０１２４】＜第２の態様＞ ＜基本構成（回路図）＞図１９は、画像処理用ＬＳＩ内
蔵メモリとして用いられる、実施の形態５の第２の態様
のダイナミック型メモリのメモリセル構成を示す回路図
である。
【０１２５】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ２４のソースは書き込みビット線ＷＢＬｎに接続さ
れる。他の構成は、図１５で示した第１の態様と同様で
あるため、説明は省略する。
【０１２６】このような構成の実施の形態５の第２の態
様のダイナミック型メモリのメモリセルに対する書き込
み、読み出し動作は第１の態様と同様にして行う。
【０１２７】実施の形態５の第２の態様のメモリセル
は、書き込み及び読み出し時において、接地レベル（Ｌ
レベルの電源電圧）をＮＭＯＳトランジスタＱｎ２４の
ゲートに与え、ＮＭＯＳトランジスタＱｎ２４を常にオ
フ状態にすることにより、絶縁膜を形成することなく、
書き込みビット線ＷＢＬｎを介したＮＭＯＳトランジス
タＱｎ２１のドレインとＮＭＯＳトランジスタＱｎ２３
のソースとを絶縁分離することができる。
【０１２８】＜基本構成（レイアウトパターン）＞図２
０は図１９で示した実施の形態５の第２の態様のメモリ
をゲートアイソレーション用のゲートアレイを用いて構
成したレイアウトパターンを示す平面図である。
【０１２９】同図に示すように、１列に並ぶ複数のゲー
ト部３（図中、４個）に対し、酸化膜によりトランジス
タ間を絶縁分離しない１つの拡散領域１０を設けてい
る。図２０において縦断する３本の第１層配線１は、図
２０の左方から、接地電位ＧＮＤ用、書き込みビット線
ＷＢＬｎ用、読み出しビット線ＲＢＬｎ用にそれぞれ用
いられる。他の第１層配線１は、第１コンタクト４，４
間の接続用等に用いられる。一方、図２０において横断
する２本の第２層配線２は図２０の上方から書き込みワ
ード線ＷＷＬｎ用、読み出しワード線ＲＷＬｎ用にそれ
ぞれ用いられる。そして、第１コンタクト４は第１層配
線１と、ゲート部３あるいは拡散領域１５との電気的接
続に用いられ、第２コンタクト５は第１層配線１と第２
層配線２との電気的接続に用いられる。そして、図２０
に示すように、図２０の上方から、ＮＭＯＳトランジス
タＱｎ２４，Ｑｎ２１，Ｑｎ２３，Ｑｎ２２のゲートの
順でＮＭＯＳトランジスタを構成している。
【０１３０】このように、ＮＭＯＳトランジスタＱｎ２
４を絶縁分離用に用いることにより、書き込みビット線
ＷＢＬｎを介したＮＭＯＳトランジスタＱｎ２１のドレ
インとＮＭＯＳトランジスタＱｎ２３のソースとの絶縁
分離を行って高集積化を図っている。
【０１３１】＜ＣＭＯＳ構成（回路図）＞図２１は、図
１９で示す構成のダイナミック型メモリのメモリセル
を、ＮＭＯＳトランジスタで２つのメモリセルを構成す
る共に、ＰＭＯＳトランジスタで２つのメモリセルを構
成したＣＭＯＳ用メモリの構成を示す回路図である。
【０１３２】図２１に示すように、ＮＭＯＳトランジス
タＱｎ２１は、ゲートが書き込みワード線ＷＷＬｎ０に
接続され、ソースは書き込みビット線ＷＢＬｎに接続さ
れ、そのドレインがノードＮ３に接続される。また、Ｎ
ＭＯＳトランジスタＱｎ２２はゲートが読み出しワード
線ＲＷＬｎ０に接続され、ソースが読み出しビット線Ｒ
ＢＬｎに接続される。ＮＭＯＳトランジスタＱｎ２３の
ゲートがノードＮ３を介してＮＭＯＳトランジスタＱｎ
２１のドレインに接続され、ソースが書き込みビット線
ＷＢＬｎに接続され、ドレインがＮＭＯＳトランジスタ
Ｑｎ２２のドレインに接続される。ＮＭＯＳトランジス
タＱｎ２４のゲートは接地され、ソースが書き込みビッ
ト線ＷＢＬｎに接続され、ドレインがノードＮ３を介し
てＮＭＯＳトランジスタＱｎ２１のドレインに接続され
る。このように、ＮＭＯＳトランジスタＱｎ２１〜Ｑｎ
２４により１単位のメモリセルを構成する。
【０１３３】ＮＭＯＳトランジスタＱｎ３１は、ゲート
が書き込みワード線ＷＷＬｎ１に接続され、ソースは書
き込みビット線ＷＢＬｎに接続され、そのドレインがノ
ードＮ１３に接続される。また、ＮＭＯＳトランジスタ
Ｑｎ３２はゲートが読み出しワード線ＲＷＬｎ１に接続
され、ソースが読み出しビット線ＲＢＬｎに接続され
る。ＮＭＯＳトランジスタＱｎ３３のゲートがノードＮ
１３を介してＮＭＯＳトランジスタＱｎ３１のドレイン
に接続され、ソースが書き込みビット線ＷＢＬに接続さ
れ、ドレインがＮＭＯＳトランジスタＱｎ３２のドレイ
ンに接続される。ＮＭＯＳトランジスタＱｎ３４のゲー
トは接地され、ソースが書き込みビット線ＷＢＬに接続
され、ドレインがノードＮ１３を介してＮＭＯＳトラン
ジスタＱｎ３１のドレインに接続される。このように、
ＮＭＯＳトランジスタＱｎ３１〜Ｑｎ３４により１単位
のメモリセルを構成する。
【０１３４】ＰＭＯＳトランジスタＱｐ２１は、ゲート
が書き込みワード線ＷＷＬｐ０に接続され、ソースは書
き込みビット線ＷＢＬｐに接続され、そのドレインがノ
ードＮ４に接続される。また、ＰＭＯＳトランジスタＱ
ｐ２２はゲートが読み出しワード線ＲＷＬｐ０に接続さ
れ、ソースが読み出しビット線ＲＢＬｐに接続される。
ＰＭＯＳトランジスタＱｐ２３のゲートがノードＮ４を
介してＰＭＯＳトランジスタＱｐ２１のドレインに接続
され、ソースが書き込みビット線ＷＢＬｐに接続され、
ドレインがＰＭＯＳトランジスタＱｐ２２のドレインに
接続される。ＰＭＯＳトランジスタＱｐ２４のゲートは
電源電圧ＶＤＤに接続され、ソースが書き込みビット線
ＷＢＬｐに接続され、ドレインがノードＮ４を介してＰ
ＭＯＳトランジスタＱｐ２１のドレインに接続される。
このように、ＰＭＯＳトランジスタＱｐ２１〜Ｑｐ２４
により１単位のメモリセルを構成する。
【０１３５】ＰＭＯＳトランジスタＱｐ３１は、ゲート
が書き込みワード線ＷＷＬｐ１に接続され、ソースは書
き込みビット線ＷＢＬｐに接続され、そのドレインがノ
ードＮ１４に接続される。また、ＰＭＯＳトランジスタ
Ｑｐ３２はゲートが読み出しワード線ＲＷＬｐ１に接続
され、ソースが読み出しビット線ＲＢＬｐに接続され
る。ＰＭＯＳトランジスタＱｐ３３のゲートがノードＮ
１４を介してＰＭＯＳトランジスタＱｐ３１のドレイン
に接続され、ソースが書き込みビット線ＷＢＬｐに接続
され、ドレインがＰＭＯＳトランジスタＱｐ３２のドレ
インに接続される。ＰＭＯＳトランジスタＱｐ３４のゲ
ートは電源電圧ＶＤＤに接続され、ソースが書き込みビ
ット線ＷＢＬｐに接続され、ドレインがノードＮ１４を
介してＰＭＯＳトランジスタＱｐ３１のドレインに接続
される。このように、ＰＭＯＳトランジスタＱｐ３１〜
Ｑｐ３４により１単位のメモリセルを構成する。
【０１３６】なお、ＰＭＯＳトランジスタで構成された
メモリセルに対する書き込み動作は、書き込みワード線
ＷＷＬｐ０（ＷＷＬｐ１）を選択的にＬレベルにして、
書き込み用トランジスタＱｐ２１（Ｑｐ３１）をオンさ
せる。以降の動作はＮＭＯＳトランジスタの場合と同様
である。
【０１３７】また、ＰＭＯＳトランジスタで構成された
メモリセルに対する読み出し動作は以下のように行われ
る。まず、書き込みビット線ＷＢＬｐをＨレベルに設定
するとともに、読み出しビット線ＲＢＬｐをＬレベルに
設定した後、選択された読み出しワード線ＲＷＬｐ０
（ＲＷＬｐ１）をＬレベルとし、読み出し用トランジス
タＱｐ２２（Ｑｐ３２）をオンさせ、“１”が保持され
ているならノードＮ４（Ｎ１４）がＨレベルであり、Ｐ
ＭＯＳトランジスタＱｐ２３（Ｑｐ３３）がオフしてい
るので、読み出しビット線ＲＢＬｐはＬレベルを保持
し、メモリセルの記憶内容が“１”であることがわか
る。
【０１３８】逆に“０”が保持されているのならノード
Ｎ４（Ｎ１４）はＬレベルであるため、トランジスタＱ
ｐ２２（Ｑｐ３２）及びＱｐ２３（Ｑｐ３３）は共にオ
ンし、読み出しビット線ＲＢＬｐとＨレベル（書き込み
ビット線ＷＢＬｐ）とが電気的に接続されるため、あら
かじめ設定された読み出しビット線ＲＢＬｐのＬレベル
はチャージされ、Ｈレベル（“０”）として読み出され
る。
【０１３９】＜ＣＭＯＳ構成（レイアウトパターン）＞
図２２は図２１の回路をＣＭＯＳトランジスタ用のゲー
トアレイを用いて構成したレイアウトパターンを示す平
面図である。図２２に示すように、１列に並ぶゲート部
３ｎに対し、酸化膜によりトランジスタ間が絶縁分離さ
れない１つのＮ型の拡散領域１１を設け、１列に並ぶゲ
ート部３ｐに対し、酸化膜によりトランジスタ間が絶縁
分離されない１つのＰ型の拡散領域１２を設けている。
【０１４０】図２２において縦断する６本の第１層配線
１は、図２２の左側から、接地電位ＧＮＤ用、書き込み
ビット線ＷＢＬｎ用、読み出しビット線ＲＢＬｎ用、読
み出しビット線ＲＢＬｐ用、書き込みビット線ＷＢＬｐ
用、電源ＶＤＤ用にそれぞれ用いられる。他の第１層配
線１は、第１コンタクト４，４間の接続用等に用いられ
る。一方、図２２において横断する８本の第２層配線２
は、図２２の上方から、書き込みワード線ＷＷＬｎ０
用、書き込みワード線ＷＷＬｐ０用、読み出しワード線
ＲＷＬｎ０用、読み出しワード線ＲＷＬｐ０用、読み出
しワード線ＲＷＬｎ１用、読み出しワード線ＲＷＬｐ１
用、書き込みワード線ＷＷＬｎ１用、書き込みワード線
ＷＷＬｐ１用にそれぞれ用いられる。そして、第１コン
タクト４は第１層配線１と、ゲート部３（３ｎ，３ｐ）
あるいは拡散領域１１，１２との電気的接続に用いら
れ、第２コンタクト５は第１層配線１と第２層配線２と
の電気的接続に用いられる。
【０１４１】そして、図２２の上方のゲート部３ｎから
順に、ＮＭＯＳトランジスタＱｎ２４，Ｑｎ２１，Ｑｎ
２３，Ｑｎ２２，Ｑｎ３２，Ｑｎ３３，Ｑｎ３１，Ｑｎ
３４を構成し、図２２の上方から２番目のゲート部３ｐ
から順に、ＰＭＯＳトランジスタＱｐ２４，Ｑｐ２１，
Ｑｐ２３，Ｑｐ２２，Ｑｐ３２，Ｑｐ３３，Ｑｐ３１，
Ｑｐ３４を構成する。
【０１４２】このように、ＮＭＯＳトランジスタＱｎ２
１〜Ｑｎ２４からなるメモリセルと、ＮＭＯＳトランジ
スタＱｎ３１〜Ｑｎ３４からなるメモリセルとを隣接し
て形成することにより、読み出しワード線ＲＷＬｎ０を
ゲートに接続するＮＭＯＳトランジスタＱｎ２２と、読
み出しワード線ＲＷＬｎ１をゲートに接続するＮＭＯＳ
トランジスタＱｎ３２との間で、拡散領域１１Ａをソー
ス拡散領域として共用することができ、同様に、読み出
し用トランジスタである、ＰＭＯＳトランジスタのＰＭ
ＯＳトランジスタＱｐ２２とＰＭＯＳトランジスタＱｐ
３２との間で、拡散領域１２Ａをソース拡散領域として
共用することができるため、さらに高集積化を図ること
ができる。
【０１４３】加えて、ＮＭＯＳトランジスタ（Ｑｎ２１
〜Ｑｎ２４，Ｑｎ３１〜Ｑｎ３４）により構成するメモ
リセルと、ＰＭＯＳトランジスタ（Ｑｐ２１〜Ｑｐ２
４，Ｑｐ３１〜Ｑｐ３４）により構成するメモリセルと
を混在して形成することにより、ＣＭＯＳ構成のゲート
アレイを効率的に利用することができる。
【０１４４】なお、実施の形態５の第２の態様では、読
み出し用トランジスタ（Ｑｎ２２，Ｑｎ３２，Ｑｐ２
２，Ｑｐ３２）との間でソースを共有する例を示した
が、同様な原理で書き込み用トランジスタ（Ｑｎ２１，
Ｑｎ３１，Ｑｐ２１，Ｑｐ３１）を隣接して形成して、
ソースを共有することにより、高集積化を図ることもで
きる。
【０１４５】＜＜実施の形態６＞＞ ＜第１の態様＞ ＜基本構成（回路図）＞図２３は、画像処理用ＬＳＩ内
蔵メモリとして用いられる、実施の形態６の第１の態様
のダイナミック型メモリのメモリセル構成を示す回路図
である。
【０１４６】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ２１は、ゲートが書き込みワード線ＷＷＬｎに接続
され、ソースは書き込みビット線ＷＢＬｎに接続され、
そのドレインがノードＮ３に接続される。また、ＮＭＯ
ＳトランジスタＱｎ２２はゲートが読み出しワード線Ｒ
ＷＬｎに接続され、ソースが読み出しビット線ＲＢＬｎ
に接続される。ＮＭＯＳトランジスタＱｎ２３のゲート
がノードＮ３を介してＮＭＯＳトランジスタＱｎ２１の
ドレインに接続され、ソースが書き込みビット線ＷＢＬ
ｎに接続され、ドレインがＮＭＯＳトランジスタＱｎ２
２のドレインに接続される。ＮＭＯＳトランジスタＱｎ
２５のゲートは書き込みワード線ＷＷＬｎ２に接続さ
れ、ソースが書き込みビット線ＷＢＬｎ２に接続され、
ドレインがノードＮ３を介してＮＭＯＳトランジスタＱ
ｎ２１のドレインに接続される。
【０１４７】なお、キャパシタＣ３は便宜上、図示した
が、ＮＭＯＳトランジスタＱｎ２１のドレイン，ゲート
間容量、ＮＭＯＳトランジスタＱｎ２３のゲート容量、
ＮＭＯＳトランジスタＱｎ２３のドレイン，ゲート間容
量，ＮＭＯＳトランジスタＱｎ２３のソース，ゲート間
容量及びＮＭＯＳトランジスタＱｎ２５のドレイン，ゲ
ート間容量で代用することができる。すなわち、ＮＭＯ
ＳトランジスタＱｎ２１，Ｑｎ２２，Ｑｎ２３，Ｑｎ２
５により１単位のメモリセルを構成する。
【０１４８】このような構成の実施の形態６の第１の態
様のダイナミック型メモリのメモリセルに対する書き込
み、読み出し動作を説明する。
【０１４９】図２３の構成において、ＮＭＯＳトランジ
スタで構成されたダイナミック型メモリセルに書き込み
動作を行う時は、書き込みワード線ＷＷＬｎ及び書き込
みワード線ＷＷＬｎ２のうち一方のワード線によりメモ
リセルの選択を行う。
【０１５０】書き込みワード線ＷＷＬｎによる選択は以
下のように行う。まず、選択された書き込みワード線Ｗ
ＷＬｎ（ＷＷＬｎ２はすべてＬレベル）のみをＨレベル
とし、書き込み用トランジスタＱｎ２１をオン（導通）
させ、ノードＮ３の電位を書き込みビット線ＷＢＬｎの
電位より定め、書き込みビット線ＷＢＬｎの電位がＨレ
ベルならばノードＮ３もＨレベルとなり“１”が書き込
まれ、書き込みビット線ＷＢＬｎの電位がＬレベルなら
ばノードＮ３もＬレベルとなり“０”が書き込まれる。
そして、書き込まれた電位は、選択された書き込みワー
ド線ＷＷＬｎがＬレベルとなりトランジスタＱｎ２１が
オフすることにより保持される。
【０１５１】一方、書き込みワード線ＷＷＬｎ２による
選択は以下のように行う。選択された書き込みワード線
ＷＷＬｎ２（ＷＷＬｎはすべてＬレベル）のみをＨレベ
ルとし、書き込み用トランジスタＱｎ２５をオンさせ、
ノードＮ３の電位を書き込みビット線ＷＢＬｎ２の電位
より定め、書き込みビット線ＷＢＬｎ２の電位がＨレベ
ルならばノードＮ３もＨレベルとなり“１”が書き込ま
れ、書き込みビット線ＷＢＬｎ２の電位がＬレベルなら
ばノードＮ３もＬレベルとなり“０”が書き込まれる。
そして、書き込まれた電位は、選択された書き込みワー
ド線ＷＷＬｎ２がＬレベルとなりトランジスタＱｎ５が
オフすることにより保持される。
【０１５２】このように、書き込みビット線ＷＢＬｎ及
び書き込みワード線ＷＷＬｎを用いて第１の書き込み用
ＮＭＯＳトランジスタＱｎ２１をオン／オフさせること
による第１の書き込み動作と、書き込みビット線ＷＢＬ
ｎ２及び書き込みワード線ＷＷＬｎ２を用いて第２の書
き込み用ＮＭＯＳトランジスタＱｎ２５とオン／オフさ
せることによる第２の書き込み動作を同一の記憶ノード
Ｎ３に対して独立して行うことができる。
【０１５３】読み出し動作時においては、まず、書き込
みビット線ＷＢＬｎをＬレベルに固定すると共に読み出
しビット線ＲＢＬｎをＨレベルにプリチャージする。そ
して、選択された読み出しワード線ＲＷＬｎをＨレベル
とし、読み出し用トランジスタＱｎ２２をオンさせ、
“１”が保持されているならノードＮ３がＨレベルであ
り、ＮＭＯＳトランジスタＱｎ２２及びＮＭＯＳトラン
ジスタＱｎ２３が共にオンしているので、読み出しビッ
ト線ＲＢＬｎのあらかじめプリチャージされた電位をデ
ィスチャージさせ、Ｌレベル（“１”）として読み出
す。
【０１５４】逆に“０”が保持されているのならノード
Ｎ３はＬレベルであるため、トランジスタＱｎ３はオフ
しており、読み出しビット線ＲＢＬｎと接地電位（書き
込みビット線ＷＢＬｎの電位）とは電気的に遮断される
ため、あらかじめプリチャージされた読み出しビット線
のＨレベルは保持され、メモリセルの内容が“０”であ
ることがわかる。
【０１５５】＜基本構成（レイアウトパターン）＞図２
４は図２３で示した実施の形態６の第１の態様のメモリ
をゲートアイソレーション用のゲートアレイを用いて構
成したレイアウトパターンを示す平面図である。
【０１５６】同図に示すように、１列に並ぶ複数のゲー
ト部３（図中、４個）に対し、酸化膜によりトランジス
タ間を絶縁分離しない１つの拡散領域１０を設けてい
る。図２４において縦断する３本の第１層配線１（図
中、太い斜線のハッチング）は、図２４の左方から、書
き込みビット線ＷＢＬｎ２用、書き込みビット線ＷＢＬ
ｎ用、読み出しビット線ＲＢＬｎ用にそれぞれ用いられ
る。他の第１層配線１は、第１コンタクト４，４間の接
続用等に用いられる。一方、図２４において横断する３
本の第２層配線２（図中、細い斜線のハッチング）は図
２４の上から書き込みワード線ＷＷＬｎ２用、書き込み
ワード線ＷＷＬｎ用、読み出しワード線ＲＷＬｎ用にそ
れぞれ用いられる。そして、第１コンタクト４（図中、
□）は第１層配線１と、ゲート部３あるいは拡散領域１
０との電気的接続に用いられ、第２コンタクト５（図
中、□の中に×印）は第１層配線１と第２層配線２との
電気的接続に用いられる。そして、図２４に示すよう
に、図２４の上方から、ＮＭＯＳトランジスタＱｎ２
５，Ｑｎ２１，Ｑｎ２３，Ｑｎ２２のゲートの順でＮＭ
ＯＳトランジスタを構成している。
【０１５７】＜第２の態様＞ ＜基本構成（回路図）＞図２５は、画像処理用ＬＳＩ内
蔵メモリとして用いられる、実施の形態６の第２の態様
のダイナミック型メモリのメモリセル構成を示す回路図
である。
【０１５８】同図に示すように、ＮＭＯＳトランジスタ
Ｑｎ２６のゲートは接地され、ソース及びドレインがノ
ードＮ３に接続される。他の構成は図２３で示した実施
の形態６の第１の態様の構成と同様である。
【０１５９】このような構成の実施の形態６の第２の態
様のダイナミック型メモリは、実施の形態６の第１の態
様と同様に、メモリセルに対する書き込み、読み出し動
作を行う。
【０１６０】さらに、第１の態様と比較した場合、第２
の態様のキャパシタＣ３の容量は、ＮＭＯＳトランジス
タＱｎ２６のドレイン，ゲート間容量及びＮＭＯＳトラ
ンジスタＱｎ２６のソース，ゲート間容量を加えた容量
分、第１の態様のキャパシタＣ３の容量を上回ることが
できるため、メモリセルの記憶容量を大きくすることが
できる。
【０１６１】＜ＣＭＯＳ構成（回路図）＞図２６は、図
２５で示す構成のダイナミック型メモリのメモリセル
を、ＮＭＯＳトランジスタで２つのメモリセルを構成す
る共に、ＰＭＯＳトランジスタで２つのメモリセルを構
成したＣＭＯＳ用メモリの構成を示す回路図である。
【０１６２】図２６に示すように、ＮＭＯＳトランジス
タＱｎ２６のゲートが接地され、ソース，ドレインが共
にノードＮ３に接続される。このように、ＮＭＯＳトラ
ンジスタＱｎ２１〜Ｑｎ２３、Ｑｎ２５〜Ｑｎ２６によ
り１単位のメモリセルを構成する。
【０１６３】ＮＭＯＳトランジスタＱｎ３６のゲートが
接地され、ソース，ドレインが共にＮＭＯＳトランジス
タＱｎ３１のドレイン及びノードＮ１３に接続される。
このように、ＮＭＯＳトランジスタＱｎ３１〜Ｑｎ３
３、Ｑｎ３５〜Ｑｎ３６により１単位のメモリセルを構
成する。
【０１６４】ＰＭＯＳトランジスタＱｐ２６のゲートは
電源ＶＤＤに接続され、ソース，ドレインが共にＰＭＯ
ＳトランジスタＱｐ２１のドレイン及びノードＮ４に接
続される。このように、ＰＭＯＳトランジスタＱｐ２１
〜Ｑｐ２３、Ｑｐ２５〜Ｑｐ２６により１単位のメモリ
セルを構成する。
【０１６５】ＰＭＯＳトランジスタＱｐ３６のゲートは
電源ＶＤＤに接続され、ソース，ドレインが共にＰＭＯ
ＳトランジスタＱｐ３１のドレイン及びノードＮ３に接
続される。このように、ＰＭＯＳトランジスタＱｐ３１
〜Ｑｐ３３、Ｑｐ３５〜Ｑｐ３６により１単位のメモリ
セルを構成する。なお、他の構成は図２３で示した実施
の形態６の第１の態様と基本的に同様である。
【０１６６】＜ＣＭＯＳ構成（レイアウトパターン）＞
図２７は図２６の回路をＣＭＯＳトランジスタ用のゲー
トアレイを用いて構成したレイアウトパターンを示す平
面図である。図２７では図示しないが、図２２で示した
実施の形態５のレイアウトパターンと同様、１列に並ぶ
ゲート部３ｎに対し、酸化膜によりトランジスタ間が絶
縁分離されない１つのＮ型の拡散領域を設け、１列に並
ぶゲート部３ｐに対し、酸化膜によりトランジスタ間が
絶縁分離されない１つのＰ型の拡散領域を設けている。
【０１６７】図２７において縦断する８本の第１層配線
１は、図２７の左側から、接地電位ＧＮＤ用、書き込み
ビット線ＷＢＬｎ２用、書き込みビット線ＷＢＬｎ用、
読み出しビット線ＲＢＬｎ用、読み出しビット線ＲＢＬ
ｐ用、書き込みビット線ＷＢＬｐ用、書き込みビット線
ＷＢＬｐ２用、電源ＶＤＤ用にそれぞれ用いられる。他
の第１層配線１は、第１コンタクト４，４間の接続用等
に用いられる。
【０１６８】一方、図２７において横断する１２本の第
２層配線２は、図２７の上方から、書き込みワード線Ｗ
ＷＬｎ２用、書き込みワード線ＷＷＬｎ０用、書き込み
ワード線ＷＷＬｐ２用、書き込みワード線ＷＷＬｐ０
用、読み出しワード線ＲＷＬｎ０用、読み出しワード線
ＲＷＬｎ１用、読み出しワード線ＲＷＬｐ０用、読み出
しワード線ＲＷＬｐ１用、書き込みワード線ＷＷＬｎ１
用、書き込みワード線ＷＷＬｎ３用、書き込みワード線
ＷＷＬｐ１用、書き込みワード線ＷＷＬｐ３用にそれぞ
れ用いられる。そして、第１コンタクト４は第１層配線
１と、ゲート部３（３ｎ，３ｐ）あるいは拡散領域１
１，１２との電気的接続に用いられ、第２コンタクト５
は第１層配線１と第２層配線２との電気的接続に用いら
れる。
【０１６９】そして、図２７の上方のゲート部３ｎから
順に、ＮＭＯＳトランジスタＱｎ２５，Ｑｎ２６，Ｑｎ
２１，Ｑｎ２３，Ｑｎ２２，Ｑｎ３２，Ｑｎ３３，Ｑｎ
３１，Ｑｎ３６，Ｑｎ３５を構成し、図２７の上方から
３番目のゲート部３ｐから順に、ＰＭＯＳトランジスタ
Ｑｐ２５，Ｑｐ２６，Ｑｐ２１，Ｑｐ２３，Ｑｐ２２，
Ｑｐ３２，Ｑｐ３３，Ｑｐ３１，Ｑｐ３６，Ｑｐ３５を
構成する。
【０１７０】このように、ＮＭＯＳトランジスタＱｎ２
１〜Ｑｎ２３、Ｑｎ２５〜Ｑｎ２６からなるメモリセル
と、ＮＭＯＳトランジスタＱｎ３１〜Ｑｎ３３、Ｑｎ３
５〜Ｑｎ３６からなるメモリセルとを隣接して形成する
ことにより、読み出し用ＮＭＯＳトランジスタＱｎ２２
と、読み出し用ＮＭＯＳトランジスタＱｎ３２との間
で、拡散領域をソース拡散領域として共用することがで
き、同様に、読み出し用トランジスタである、ＰＭＯＳ
トランジスタのＰＭＯＳトランジスタＱｐ２２とＰＭＯ
ＳトランジスタＱｐ３２との間で、拡散領域をソース拡
散領域として共用することができるため、さらに高集積
化を図ることができる。
【０１７１】加えて、ＮＭＯＳトランジスタ（Ｑｎ２１
〜Ｑｎ２３、Ｑｎ２５〜Ｑｎ２６、Ｑｎ３１〜Ｑｎ３
３、Ｑｎ３５〜Ｑｎ３６）により構成するメモリセル
と、ＰＭＯＳトランジスタ（Ｑｐ２１〜Ｑｐ２３、Ｑｐ
２５〜Ｑｐ２６、Ｑｐ３１〜Ｑｐ３３、Ｑｐ３５〜Ｑｐ
３６）により構成するメモリセルとを混在して形成する
ことにより、ＣＭＯＳ構成のゲートアレイを効率的に利
用することができる。
【０１７２】なお、実施の形態６の第２の態様では、読
み出し用トランジスタ（Ｑｎ２２，Ｑｎ３２，Ｑｐ２
２，Ｑｐ３２）との間でソースを共有する例を示した
が、同様な原理で第２の書き込み用トランジスタ（Ｑｎ
２５，Ｑｎ３５，Ｑｐ２５，Ｑｐ３５）を隣接して形成
して、ソースを共有することにより、高集積化を図るこ
ともできる。
【０１７３】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置は、自身を非導通状態に
するレベルの電圧を含む第２の制御電圧を制御電極に受
け、一方電極が第３のトランジスタの一方電極に接続さ
れ、他方電極が第１のトランジスタの他方電極に接続さ
れる所定の導電型の第４のトランジスタを備えているた
め、第２の制御電圧により第４のトランジスタを非導通
状態にすることにより、絶縁膜を形成することなく第１
のトランジスタの他方電極と第３のトランジスタの一方
電極とを絶縁分離することができる。
【０１７４】その結果、第１のトランジスタ、第４のト
ランジスタ、第３のトランジスタの順で絶縁分離するこ
となく隣接して形成し、第４のトランジスタを絶縁分離
用に用いることにより、第１のトランジスタと第３のト
ランジスタとの絶縁分離を行って高集積化を図ることが
できる。
【０１７５】また、請求項２記載の半導体記憶装置は、
制御電極に第３の制御電圧を受け、一方電極及び他方電
極がメモリセルの記憶ノードに接続される所定の導電型
の第５のトランジスタをさらに備えている。
【０１７６】その結果、第１のトランジスタ、第５（第
４の）のトランジスタ、第４（第５）のトランジスタ、
第３のトランジスタの順で絶縁分離することなく隣接し
て形成し、第４のトランジスタを絶縁分離用に用いるこ
とにより、第１のトランジスタと第３のトランジスタと
の絶縁分離を行って高集積化を図ることができる。
【０１７７】さらに、加えて、第５のトランジスタの一
方電極，制御電極間の容量と、他方電極，制御電極間の
容量とをメモリセルの記憶ノードに付随する容量として
追加することができる。
【０１７８】また、請求項３記載の半導体記憶装置の第
２の制御電圧は、第４のトランジスタを非導通状態にす
るレベルの第１の電圧と、第４のトランジスタを導通状
態にするレベルの第２の電圧とを含むため、第２の制御
電圧として第２の電圧を与えることにより、メモリセル
の記憶ノードを第１の制御電圧に設定することができ
る。
【０１７９】また、請求項４記載の半導体記憶装置の第
１の制御電圧は、“０”のデータを指示する第１の指示
電圧と“１”のデータを指示する第２の指示電圧とを含
むため、第２の制御電圧として第２の電圧を与えること
により、メモリセルの記憶ノードの電位を“０”あるい
は“１”のデータを指示する電圧に設定することができ
る。
【０１８０】また、請求項５記載の半導体記憶装置は、
第１の制御電圧は第２の書き込みビット線から供給さ
れ、第２の制御電圧は第２の書き込みワード線から供給
される。
【０１８１】したがって、書き込みワード線に第１のト
ランジスタが導通するレベルの電圧を印加して、第１の
トランジスタを導通させて、書き込みビット線上のデー
タをメモリセルの記憶ノードに与える第１の書き込み動
作と、第２の書き込みワード線に第４のトランジスタが
導通するレベルの電圧を印加して、第４のトランジスタ
を導通させて、第２の書き込みビット線上のデータをメ
モリセルの記憶ノードに与える第２の書き込み動作とを
独立して行うことができる。
【０１８２】また、請求項６記載の半導体記憶装置にお
いて、第１の半導体記憶部のメモリセルはＣＭＯＳゲー
トアレイの基本セルのＮ型トランジスタを用いて構成さ
れ、前記第２の半導体記憶部のメモリセルはＣＭＯＳゲ
ートアレイの基本セルのＰ型トランジスタを用いて構成
されるため、ＣＭＯＳ構成のゲートアレイを効率的に利
用することができる。
【０１８３】この発明における請求項７記載の半導体記
憶装置は、自身を非導通状態にするレベルの電圧を含む
制御電圧を制御電極に受け、他方電極が第１のトランジ
スタの他方電極に接続される所定の導電型の第４のトラ
ンジスタを備えているため、制御電圧により第４のトラ
ンジスタを非導通状態にすることにより、他方電極を任
意に設定することができる。
【０１８４】したがって、請求項８記載の半導体記憶装
置ように、第１の半導体記憶部の前記第４のトランジス
タと、前記第２の半導体記憶部の前記第４のトランジス
タとを共有しても、制御電圧により第４のトランジスタ
を非導通状態にすれば、第１の半導体記憶部と第２の半
導体記憶部との間で干渉が生じることはなく、回路動作
に支障なく高集積化を図ることができる。
【０１８５】また、請求項９記載の半導体記憶装置にお
いて、第１の半導体記憶部のメモリセルはＣＭＯＳゲー
トアレイの基本セルのＮ型トランジスタを用いて構成さ
れ、前記第２の半導体記憶部のメモリセルはＣＭＯＳゲ
ートアレイの基本セルのＰ型トランジスタを用いて構成
されるため、ＣＭＯＳ構成のゲートアレイを効率的に利
用することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるメモリの基本
構成を示す回路図である。
【図２】 ゲートアレイ上における図１のレイアウトパ
ターンを示す平面図である。
【図３】 実施の形態１の効果説明用のレイアウトパタ
ーンを示す平面図である。
【図４】 実施の形態１のメモリのＣＭＯＳ構成を示す
回路図である。
【図５】 ゲートアレイ上における図４のレイアウトパ
ターンを示す平面図である。
【図６】 この発明の実施の形態２であるメモリの基本
構成を示す回路図である。
【図７】 実施の形態２のメモリのＣＭＯＳ構成を示す
回路図である。
【図８】 ゲートアレイ上における図７のレイアウトパ
ターンを示す平面図である。
【図９】 この発明の実施の形態３であるメモリの基本
構成を示す回路図である。
【図１０】 実施の形態３のメモリのＣＭＯＳ構成を示
す回路図である。
【図１１】 ゲートアレイ上における図１０のレイアウ
トパターンを示す平面図である。
【図１２】 この発明の実施の形態４であるメモリの基
本構成を示す回路図である。
【図１３】 実施の形態４のメモリのＣＭＯＳ構成を示
す回路図である。
【図１４】 ゲートアレイ上における図１３のレイアウ
トパターンを示す平面図である。
【図１５】 この発明の実施の形態５の第１の態様であ
るメモリの基本構成を示す回路図である。
【図１６】 ゲートアレイ上における図１５のレイアウ
トパターンを示す平面図である。
【図１７】 実施の形態５の第１の態様のペアトランジ
スタ構成を示す回路図である。
【図１８】 ゲートアレイ上における図１７のレイアウ
トパターンを示す平面図である。
【図１９】 この発明の実施の形態５の第２の態様であ
るメモリの基本構成を示す回路図である。
【図２０】 ゲートアレイ上における図１９のレイアウ
トパターンを示す平面図である。
【図２１】 実施の形態５の第２の態様のメモリのＣＭ
ＯＳ構成を示す回路図である。
【図２２】 ゲートアレイ上における図２１のレイアウ
トパターンを示す平面図である。
【図２３】 この発明の実施の形態６の第１の態様であ
るメモリの基本構成を示す回路図である。
【図２４】 ゲートアレイ上における図２３のレイアウ
トパターンを示す平面図である。
【図２５】 この発明の実施の形態６の第２の態様であ
るメモリの基本構成を示す回路図である。
【図２６】 実施の形態６の第２の態様のメモリのＣＭ
ＯＳ構成を示す回路図である。
【図２７】 ゲートアレイ上における図２６のレイアウ
トパターンを示す平面図である。
【図２８】 従来のメモリの基本構成を示す回路図であ
る。
【図２９】 ゲートアレイ上における図２８のレイアウ
トパターンを示す平面図である。
【図３０】 図２８の２単位メモリセル構成を示す回路
図である。
【図３１】 ゲートアレイ上における図３０のレイアウ
トパターンを示す平面図である。
【符号の説明】
Ｃ１〜Ｃ４，Ｃ１１〜Ｃ１４ キャパシタ、Ｑｎ１〜Ｑ
ｎ５，Ｑｎ１１〜Ｑｎ１５，Ｑｎ２１〜Ｑｎ２７，Ｑｎ
３１〜Ｑｎ３７ ＮＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ
５，Ｑｐ１１〜Ｑｐ１５，Ｑｐ２１〜Ｑｐ２７，Ｑｐ３
１〜Ｑｐ３７ＰＭＯＳトランジスタ。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 書き込みワード線と、 書き込みビット線と、 読み出しワード線と、 読み出しビット線と、 制御電極が前記書き込みワード線に接続され、一方電極
    が前記書き込みビット線に接続される所定の導電型の第
    １のトランジスタと、 制御電極が前記読み出しワード線に接続され、一方電極
    が前記読み出しビット線に接続される前記所定の導電型
    の第２のトランジスタと、 制御電極が前記第１のトランジスタの他方電極に接続さ
    れ、一方電極に第１の制御電圧を受け、他方電極が前記
    第２のトランジスタの他方電極に接続される前記所定の
    導電型の第３のトランジスタと、 制御電極に第２の制御電圧を受け、一方電極が前記第３
    のトランジスタの一方電極に接続され、他方電極が前記
    第１のトランジスタの他方電極に接続される前記所定の
    導電型の第４のトランジスタとを備え、前記第２の制御
    電圧は、前記第４のトランジスタを非導通状態にするレ
    ベルの電圧を含み、 前記第１〜第４のトランジスタにより前記第３のトラン
    ジスタの制御電極を記憶ノードとしたメモリセルを構成
    する、半導体記憶装置。
  2. 【請求項２】 制御電極に第３の制御電圧を受け、一方
    電極及び他方電極が前記メモリセルの記憶ノードに接続
    される前記所定の導電型の第５のトランジスタをさらに
    備え、 前記第３の制御電圧は、前記第５のトランジスタを非導
    通状態にするレベルの電圧を含み、 前記第１〜第４のトランジスタに、さらに第５のトラン
    ジスタを加えて前記メモリセルを構成する、請求項１記
    載の半導体記憶装置。
  3. 【請求項３】 前記第２の制御電圧は、前記第４のトラ
    ンジスタを非導通状態にするレベルの第１の電圧と、前
    記第４のトランジスタを導通状態にするレベルの第２の
    電圧とを含む、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記第１の制御電圧は、“０”のデータ
    を指示する第１の指示電圧と、“１”のデータを指示す
    る第２の指示電圧とを含む、請求項３記載の半導体記憶
    装置。
  5. 【請求項５】 第２の書き込みワード線及び第２の書き
    込みビット線をさらに備え、 前記第１の制御電圧は第２の書き込みビット線から供給
    され、 前記第２の制御電圧は第２の書き込みワード線から供給
    される、請求項４記載の半導体記憶装置。
  6. 【請求項６】 それぞれが請求項１記載の半導体記憶装
    置の前記メモリセルを含む第１及び第２の半導体記憶部
    を備え、 前記第１の半導体記憶部の前記メモリセルはＣＭＯＳゲ
    ートアレイの基本セルのＮ型トランジスタを用いて構成
    され、前記第２の半導体記憶部の前記メモリセルはＣＭ
    ＯＳゲートアレイの基本セルのＰ型トランジスタを用い
    て構成される、半導体記憶装置。
  7. 【請求項７】 書き込みワード線と、 書き込みビット線と、 読み出しワード線と、 読み出しビット線と、 制御電極が前記書き込みワード線に接続され、一方電極
    が前記書き込みビット線に接続される所定の導電型の第
    １のトランジスタと、 制御電極が前記読み出しワード線に接続され、一方電極
    が前記読み出しビット線に接続される前記所定の導電型
    の第２のトランジスタと、 制御電極が前記第１のトランジスタの他方電極に接続さ
    れ、一方電極が前記書き込みビット線に接続され、他方
    電極が前記第２のトランジスタの他方電極に接続される
    前記所定の導電型の第３のトランジスタと、 制御電極に制御電圧を受け、一方電極が前記第１のトラ
    ンジスタの他方電極に接続される前記所定の導電型の第
    ４のトランジスタとを備え、前記制御電圧は、前記第４
    のトランジスタを非導通状態にするレベルの電圧を含
    み、 前記第１〜第４のトランジスタにより前記第３のトラン
    ジスタの制御電極を記憶ノードとしたメモリセルを構成
    する、半導体記憶装置。
  8. 【請求項８】 それぞれが請求項７記載の半導体記憶装
    置の前記メモリセルを含む第１及び第２の半導体記憶部
    を備え、 前記第１の半導体記憶部の前記第４のトランジスタと、
    前記第２の半導体記憶部の前記第４のトランジスタとは
    互いに共有される、半導体記憶装置。
  9. 【請求項９】 それぞれが請求項７記載の半導体記憶装
    置の前記メモリセルを含む第１及び第２の半導体記憶部
    を備え、 前記第１の半導体記憶部の前記メモリセルはＣＭＯＳゲ
    ートアレイの基本セルのＮ型トランジスタを用いて構成
    され、前記第２の半導体記憶部の前記メモリセルはＣＭ
    ＯＳゲートアレイの基本セルのＰ型トランジスタを用い
    て構成される、半導体記憶装置。
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