JPH11135720A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11135720A JPH11135720A JP9298924A JP29892497A JPH11135720A JP H11135720 A JPH11135720 A JP H11135720A JP 9298924 A JP9298924 A JP 9298924A JP 29892497 A JP29892497 A JP 29892497A JP H11135720 A JPH11135720 A JP H11135720A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】基板電位を安定化するとともに電源投入時にお
ける異常電流の発生を抑圧する。 【解決手段】ウェルを4つのPウェル11〜14に分割
し、これらPウェル11〜14の各々がBBG21〜2
4の各々をそれぞれ備える。
ける異常電流の発生を抑圧する。 【解決手段】ウェルを4つのPウェル11〜14に分割
し、これらPウェル11〜14の各々がBBG21〜2
4の各々をそれぞれ備える。
Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にダイナミックRAM(DRAM)等の基板電位
発生回路を有する半導体集積回路に関する。
し、特にダイナミックRAM(DRAM)等の基板電位
発生回路を有する半導体集積回路に関する。
【0002】
【従来の技術】半導体集積回路では、基板電位発生回路
(以下BBG)は一般的に広く用いられている。特にD
RAMでは、入力電位のアンダーシュートからメモリセ
ルを保護したり、基板のPN接合の容量の低減等におい
て重要な役割を果たしている。このBBGは、チップに
供給される電源電圧を受け、この電源電圧とは別の基板
電圧を発生し、その基板電圧を半導体基体(以下基板)
に印加するものである。
(以下BBG)は一般的に広く用いられている。特にD
RAMでは、入力電位のアンダーシュートからメモリセ
ルを保護したり、基板のPN接合の容量の低減等におい
て重要な役割を果たしている。このBBGは、チップに
供給される電源電圧を受け、この電源電圧とは別の基板
電圧を発生し、その基板電圧を半導体基体(以下基板)
に印加するものである。
【0003】従来、通常BBGは、チップ内で1個のみ
設けられていた。このBBGが1個のみの従来の第1の
半導体集積回路でも、BBGの基板電流汲み出し能力が
十分大きければ、定常的にはRAMの動作時にRAM全
体から発生し基板に注入されるキャリアすなわち基板電
流を吸い上げ、この基板電流による基板の電位変動を抑
圧できる。
設けられていた。このBBGが1個のみの従来の第1の
半導体集積回路でも、BBGの基板電流汲み出し能力が
十分大きければ、定常的にはRAMの動作時にRAM全
体から発生し基板に注入されるキャリアすなわち基板電
流を吸い上げ、この基板電流による基板の電位変動を抑
圧できる。
【0004】一般的なBBGの一例を回路図で示す図5
を参照すると、このBBGはP型基板上に形成したNチ
ャネルMOSトランジスタから成り、ドレインとゲート
とを共通接続しドレインから基板電位VSを出力するト
ランジスタQ1と、ドレインとゲートとを共通接続しド
レインをトランジスタQ1のソースにソースを接地電位
にそれぞれ接続しゲートにコンデンサC1を経由して交
流の基板電位駆動信号Sの供給を受けるトランジスタQ
2を備える。
を参照すると、このBBGはP型基板上に形成したNチ
ャネルMOSトランジスタから成り、ドレインとゲート
とを共通接続しドレインから基板電位VSを出力するト
ランジスタQ1と、ドレインとゲートとを共通接続しド
レインをトランジスタQ1のソースにソースを接地電位
にそれぞれ接続しゲートにコンデンサC1を経由して交
流の基板電位駆動信号Sの供給を受けるトランジスタQ
2を備える。
【0005】動作について説明すると、この回路は出力
の負荷である基板容量C2を含む公知の倍電圧整流回路
であり、出力の基板電位VSの電流供給能力は基板電位
駆動信号Sの周波数にほぼ比例する。
の負荷である基板容量C2を含む公知の倍電圧整流回路
であり、出力の基板電位VSの電流供給能力は基板電位
駆動信号Sの周波数にほぼ比例する。
【0006】しかし、近年のDRAMの大容量化、高速
化に伴い、DRAM内のトランジスタはより大容量をよ
り高速に駆動する必要があり、個々のトランジスタの電
流駆動能力は増大化してきている。その結果、半導体集
積回路チップ全体として、大電流が流れ、に注入される
キャリア、すなわち、基板電流も増加する。さらに、チ
ップ面積も増大するため、基板抵抗も増大し、BBG回
路から遠く離れた領域では、この領域内の回路の動作時
に、基板に注入されたキャリアが基板の抵抗分を介して
BBG回路に汲み上げられるまで、この抵抗分と基板の
容量とから成る時定数に起因する時間遅れを生じる。
化に伴い、DRAM内のトランジスタはより大容量をよ
り高速に駆動する必要があり、個々のトランジスタの電
流駆動能力は増大化してきている。その結果、半導体集
積回路チップ全体として、大電流が流れ、に注入される
キャリア、すなわち、基板電流も増加する。さらに、チ
ップ面積も増大するため、基板抵抗も増大し、BBG回
路から遠く離れた領域では、この領域内の回路の動作時
に、基板に注入されたキャリアが基板の抵抗分を介して
BBG回路に汲み上げられるまで、この抵抗分と基板の
容量とから成る時定数に起因する時間遅れを生じる。
【0007】この時間遅れは、上記遠隔領域の基板電位
あるいはウェル電位のBBGによる設定値からの過渡的
局所的な変動を発生させ、エンハンス型トランジスタが
バックゲートバイアス効果によるディプレッション化し
回路の正常動作が不能となることによりこの領域内の回
路を誤動作させたり、あるいはBBG動作時のホットエ
レクトロン発生に起因するBBG近傍でのメモリセルの
データの破壊を生じさせるという問題があった。
あるいはウェル電位のBBGによる設定値からの過渡的
局所的な変動を発生させ、エンハンス型トランジスタが
バックゲートバイアス効果によるディプレッション化し
回路の正常動作が不能となることによりこの領域内の回
路を誤動作させたり、あるいはBBG動作時のホットエ
レクトロン発生に起因するBBG近傍でのメモリセルの
データの破壊を生じさせるという問題があった。
【0008】これらに対する対策として、特開平3−2
1052号公報(文献1)、あるいは特開平1−278
059号公報(文献)記載の従来の第2の半導体集積回
路は、BBGを複数台配置することによって、上記の不
具合を防止するというものであった。
1052号公報(文献1)、あるいは特開平1−278
059号公報(文献)記載の従来の第2の半導体集積回
路は、BBGを複数台配置することによって、上記の不
具合を防止するというものであった。
【0009】このように、BBGを複数台配置しておけ
ば、BBGからウェル電位の変動の発生する場所までの
距離は短くて済むので、基板電位の変動は起こりにく
く、かつ分割した各BBGの1台あたりの能力も低くて
済み、各BBGで発生するホットエレクトロンの発生も
抑えられるので、メモりセルのデータの破壊も抑圧出来
る。
ば、BBGからウェル電位の変動の発生する場所までの
距離は短くて済むので、基板電位の変動は起こりにく
く、かつ分割した各BBGの1台あたりの能力も低くて
済み、各BBGで発生するホットエレクトロンの発生も
抑えられるので、メモりセルのデータの破壊も抑圧出来
る。
【0010】しかし、上述の従来の第2の半導体集積回
路では、チップ内での基板電位が共通なので、メモリの
大容量化、大面積化および回路動作の高速化に伴い、B
BGを複数に増やしても、回路動作の激しいすなわち駆
動電流が大きく動作が高速の部分の局所的かつ過渡的な
基板電位の変動が起こりやすい。
路では、チップ内での基板電位が共通なので、メモリの
大容量化、大面積化および回路動作の高速化に伴い、B
BGを複数に増やしても、回路動作の激しいすなわち駆
動電流が大きく動作が高速の部分の局所的かつ過渡的な
基板電位の変動が起こりやすい。
【0011】さらに、場合によってはこの変動に対し
て、複数のBBGが一斉に動作を始め、消費電流の増加
や、各BBGでのホットエレクトロンの発生によるメモ
リセルのデータ破壊の可能性は依然として存在する。
て、複数のBBGが一斉に動作を始め、消費電流の増加
や、各BBGでのホットエレクトロンの発生によるメモ
リセルのデータ破壊の可能性は依然として存在する。
【0012】またチップの大面積化に伴い、基板の容量
C,抵抗Rが大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込み、したが
って基板電位が上昇し、ラッチアップが起こる可能性が
ある。
C,抵抗Rが大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込み、したが
って基板電位が上昇し、ラッチアップが起こる可能性が
ある。
【0013】
【発明が解決しようとする課題】上述した従来の第1の
半導体集積回路は、基板電位発生回路(BBG)が1個
しかなく、BBGからの遠隔領域の基板電位あるいはウ
ェル電位のBBGによる設定値からの過渡的局所的な変
動を発生させ、回路の正常動作が不能となることにより
この領域内の回路を誤動作させたり、あるいはBBG動
作時のホットエレクトロン発生に起因するBBG近傍で
のメモリセルのデータの破壊を生じさせるという欠点あ
った。
半導体集積回路は、基板電位発生回路(BBG)が1個
しかなく、BBGからの遠隔領域の基板電位あるいはウ
ェル電位のBBGによる設定値からの過渡的局所的な変
動を発生させ、回路の正常動作が不能となることにより
この領域内の回路を誤動作させたり、あるいはBBG動
作時のホットエレクトロン発生に起因するBBG近傍で
のメモリセルのデータの破壊を生じさせるという欠点あ
った。
【0014】複数のBBGを設けることにより上記欠点
の解決を図った従来の第2の半導体集積回路は、チップ
内での基板電位が共通なので、メモリの大容量化、大面
積化および回路動作の高速化に伴い、BBGを複数に増
やしても、大電流かつ高速回路動作部分の局所的かつ過
渡的な基板電位の変動が生じ易いという問題は依然とし
て解決せず、さらに、上記変動に対して、複数のBBG
が一斉に動作を始め、消費電流の増加や、各BBGでの
ホットエレクトロンの発生によるメモリセルのデータ破
壊の可能性は依然として存在するという欠点があった。
の解決を図った従来の第2の半導体集積回路は、チップ
内での基板電位が共通なので、メモリの大容量化、大面
積化および回路動作の高速化に伴い、BBGを複数に増
やしても、大電流かつ高速回路動作部分の局所的かつ過
渡的な基板電位の変動が生じ易いという問題は依然とし
て解決せず、さらに、上記変動に対して、複数のBBG
が一斉に動作を始め、消費電流の増加や、各BBGでの
ホットエレクトロンの発生によるメモリセルのデータ破
壊の可能性は依然として存在するという欠点があった。
【0015】また、チップの大面積化に伴い、基板の容
量及び抵抗が大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込みむことに
より基板電位が上昇し、ラッチアップが起こる可能性が
あるという欠点があった。
量及び抵抗が大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込みむことに
より基板電位が上昇し、ラッチアップが起こる可能性が
あるという欠点があった。
【0016】本発明の目的は、基板電位を安定化すると
共に、電源投入時の異常電流の発生を抑圧した半導体集
積回路を提供することにある。
共に、電源投入時の異常電流の発生を抑圧した半導体集
積回路を提供することにある。
【0017】
【課題を解決するための手段】本発明の半導体集積回路
は、チップ上にこのチップに供給される第1の電源の電
圧とは別の基板電位を発生する基板電位発生回路と、前
記基板電位の供給を受けてこの基板電位に保持され内部
に所定の回路ブロックが形成されたウェルとを形成して
成る半導体集積回路において、前記ウェルを複数のサブ
ウェル又は複数のサブウェル群に分割し、この分割され
た複数のサブウェル又は複数のサブウェル群の各々毎に
前記基板電位発生回路を備えて構成されている。
は、チップ上にこのチップに供給される第1の電源の電
圧とは別の基板電位を発生する基板電位発生回路と、前
記基板電位の供給を受けてこの基板電位に保持され内部
に所定の回路ブロックが形成されたウェルとを形成して
成る半導体集積回路において、前記ウェルを複数のサブ
ウェル又は複数のサブウェル群に分割し、この分割され
た複数のサブウェル又は複数のサブウェル群の各々毎に
前記基板電位発生回路を備えて構成されている。
【0018】
【発明の実施の形態】次に、本発明の第1の実施の形態
をレイアウト図で示す図1を参照すると、この図に示す
本実施の形態の半導体集積回路は、半導体基板上の回路
素子の基板電位を保持するウェルを4分割したP型のP
ウェル11〜14と、Pウェル11〜14の各々毎に設
け各々選択的に制御する基板電圧発生回路(BBG)2
1〜24とを備える。
をレイアウト図で示す図1を参照すると、この図に示す
本実施の形態の半導体集積回路は、半導体基板上の回路
素子の基板電位を保持するウェルを4分割したP型のP
ウェル11〜14と、Pウェル11〜14の各々毎に設
け各々選択的に制御する基板電圧発生回路(BBG)2
1〜24とを備える。
【0019】BBG21〜24は、従来の技術で説明し
た図5に示すものとする。
た図5に示すものとする。
【0020】次に、図1を参照して本実施の形態の動作
について説明すると、Pウェル11〜14内の回路は大
電流かつ高速回路動作部分を含みこれによる基板キャリ
アの変動が大きいものとする。まず、Pウェル11は、
大電流かつ高速回路動作部分がフルに動作し、他のPウ
ェル12〜14の大電流かつ高速回路動作部分が殆ど動
作しないものとする。この場合、Pウェル11の基板電
位を供給するBBG21の基板電位駆動信号S1の周波
数を上げ、基板電位VS1の電流供給能力を上昇させ
て、Pウェル11内の基板電位(ウェル電位)の変動を
抑圧する。Pウェル12〜14は、内部回路の動作によ
るウェル電位変動がないので、各々のBBG22〜24
は、基板電位駆動信号S2〜S4の周波数を降下させ、
ウェル電位VS2〜VS4の電流供給能力を低下させる
ことにより、これらBBG22〜24の消費電流を抑圧
できる。また、これらPウェル12〜14内で、回路動
作がなく、ウェル電位に異常が生じないような場合は、
各々のBBG22〜24の基板電位駆動信号S2〜S4
の供給を停止し、動作を停止しても良い。
について説明すると、Pウェル11〜14内の回路は大
電流かつ高速回路動作部分を含みこれによる基板キャリ
アの変動が大きいものとする。まず、Pウェル11は、
大電流かつ高速回路動作部分がフルに動作し、他のPウ
ェル12〜14の大電流かつ高速回路動作部分が殆ど動
作しないものとする。この場合、Pウェル11の基板電
位を供給するBBG21の基板電位駆動信号S1の周波
数を上げ、基板電位VS1の電流供給能力を上昇させ
て、Pウェル11内の基板電位(ウェル電位)の変動を
抑圧する。Pウェル12〜14は、内部回路の動作によ
るウェル電位変動がないので、各々のBBG22〜24
は、基板電位駆動信号S2〜S4の周波数を降下させ、
ウェル電位VS2〜VS4の電流供給能力を低下させる
ことにより、これらBBG22〜24の消費電流を抑圧
できる。また、これらPウェル12〜14内で、回路動
作がなく、ウェル電位に異常が生じないような場合は、
各々のBBG22〜24の基板電位駆動信号S2〜S4
の供給を停止し、動作を停止しても良い。
【0021】また、本実施の形態では、ウェルを複数の
小ウェルに分割することにより、1つのBBGが分担す
る回路領域の容量C,抵抗Rを小さくでき、時定数を低
減できるので、電源投入時のウェル電位の設定が早くな
るので、電源投入時の異常電流を防止できる。
小ウェルに分割することにより、1つのBBGが分担す
る回路領域の容量C,抵抗Rを小さくでき、時定数を低
減できるので、電源投入時のウェル電位の設定が早くな
るので、電源投入時の異常電流を防止できる。
【0022】次に、本発明の第2の実施の形態を図1と
共通の構成要素には共通の参照文字/数字を付して同様
にレイアウト図で示す図2を参照すると、この図に示す
本実施の形態の前述の第1の実施の形態との相違点は、
2つのPウェル11,12及びPウェル13,14の各
組に対しそれぞれ1個のBBG21A及びBBG23A
を備えることである。
共通の構成要素には共通の参照文字/数字を付して同様
にレイアウト図で示す図2を参照すると、この図に示す
本実施の形態の前述の第1の実施の形態との相違点は、
2つのPウェル11,12及びPウェル13,14の各
組に対しそれぞれ1個のBBG21A及びBBG23A
を備えることである。
【0023】BBG21A及びBBG23Aの各々の電
流駆動能力は、第1の実施の形態のBBG21及びBB
G23より大きくすることが望ましい。
流駆動能力は、第1の実施の形態のBBG21及びBB
G23より大きくすることが望ましい。
【0024】本実施の形態は、例えば、Pウェル11又
は13内の回路が動作しているときはPウェル12又は
14内の回路が休止しているような場合に有効である。
4台配置した場合を示している。
は13内の回路が動作しているときはPウェル12又は
14内の回路が休止しているような場合に有効である。
4台配置した場合を示している。
【0025】次に、本発明の第3の実施の形態を図1と
共通の構成要素には共通の参照文字/数字を付して同様
にレイアウト図で示す図3を参照すると、この図に示す
本実施の形態の前述の第1の実施の形態との相違点は、
2つのPウェル11A及び12Aの各々に対しそれぞれ
2個のBBG21B,22B及びBBG23B,24B
を備え、1つのウェル電位を2個のBBGで設定するこ
とである。
共通の構成要素には共通の参照文字/数字を付して同様
にレイアウト図で示す図3を参照すると、この図に示す
本実施の形態の前述の第1の実施の形態との相違点は、
2つのPウェル11A及び12Aの各々に対しそれぞれ
2個のBBG21B,22B及びBBG23B,24B
を備え、1つのウェル電位を2個のBBGで設定するこ
とである。
【0026】以上の他に、ウェルの分割方法やBBGの
台数に関しては、例えば、8分割してその各々毎に計8
個のBBG等、任意の場合についても実現出来ることは
勿論である。
台数に関しては、例えば、8分割してその各々毎に計8
個のBBG等、任意の場合についても実現出来ることは
勿論である。
【0027】次に、ウェルの分割の方法の説明のため典
型的なウェルの構造模式を断面図で示す図4を参照し
て、ウェルの製造方法について説明すると、まずフォト
マスクを用いて燐の注入後に熱拡散し、レトログレード
Nウェル1を形成する。次にボロンをウェハ全面に注入
し、さらに別のフォトマスクを用いて燐を注入し、Nウ
ェル3,5を形成する。このとき、燐が注入されない領
域はPウェル2,4,6として形成される。ここで、P
ウェル4の底面は、レトログレードNウェル1で分離さ
れ外周はNウェル3,5で囲まれるので、このPウェル
4は基板から独立分離したウェルとなる。
型的なウェルの構造模式を断面図で示す図4を参照し
て、ウェルの製造方法について説明すると、まずフォト
マスクを用いて燐の注入後に熱拡散し、レトログレード
Nウェル1を形成する。次にボロンをウェハ全面に注入
し、さらに別のフォトマスクを用いて燐を注入し、Nウ
ェル3,5を形成する。このとき、燐が注入されない領
域はPウェル2,4,6として形成される。ここで、P
ウェル4の底面は、レトログレードNウェル1で分離さ
れ外周はNウェル3,5で囲まれるので、このPウェル
4は基板から独立分離したウェルとなる。
【0028】このPウェル4を、チップ内で上述のPウ
ェル11〜14等として複数個配置すると図1〜図3に
示すような平面パターンができあがる。
ェル11〜14等として複数個配置すると図1〜図3に
示すような平面パターンができあがる。
【0029】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、ウェルを複数のサブウェル又は複数のサブウ
ェル群に分割し、その各々毎に基板電位発生回路(BB
G)を備え、それぞれ独立のBBGを選択的に動作させ
ることにより、動作回路を含むウェル内でのみBBGの
電流駆動能力を上げ、非動作回路を含むウェル内ではB
BGの電流駆動能力を低減出来るので、各ウェル内の電
位を安定化すると共に、消費電流を抑圧できるという効
果がある。
積回路は、ウェルを複数のサブウェル又は複数のサブウ
ェル群に分割し、その各々毎に基板電位発生回路(BB
G)を備え、それぞれ独立のBBGを選択的に動作させ
ることにより、動作回路を含むウェル内でのみBBGの
電流駆動能力を上げ、非動作回路を含むウェル内ではB
BGの電流駆動能力を低減出来るので、各ウェル内の電
位を安定化すると共に、消費電流を抑圧できるという効
果がある。
【0030】また、ウェルを小さく分割するため、各分
割ウェルのウェル電位伝達時の時定数を小さくでき、電
源投入時におけるウェル電位設定までの時間を短縮で
き、ウェルの異常電流の発生を抑圧できるという効果が
ある。
割ウェルのウェル電位伝達時の時定数を小さくでき、電
源投入時におけるウェル電位設定までの時間を短縮で
き、ウェルの異常電流の発生を抑圧できるという効果が
ある。
【図1】本発明の半導体集積回路の第1の実施の形態を
示すレイアウト図である。
示すレイアウト図である。
【図2】本発明の半導体集積回路の第2の実施の形態を
示すレイアウト図である。
示すレイアウト図である。
【図3】本発明の半導体集積回路の第3の実施の形態を
示すレイアウト図である。
示すレイアウト図である。
【図4】本実施の形態の半導体集積回路のウェルの構造
を模式的に示す断面図である。
を模式的に示す断面図である。
【図5】基板電位発生回路(BBG)の一例を示す回路
図である。
図である。
1 レトログレードNウェル 2,6,4,11〜14,11A,12A Pウェル 3,5 Nウェル 21〜24,21A,23A,21B〜24B 基板
電位発生回路(BBG) Q1,Q2 トランジスタ
電位発生回路(BBG) Q1,Q2 トランジスタ
Claims (6)
- 【請求項1】 チップ上にこのチップに供給される第1
の電源の電圧とは別の基板電位を発生する基板電位発生
回路と、前記基板電位の供給を受けてこの基板電位に保
持され内部に所定の回路ブロックが形成されたウェルと
を形成して成る半導体集積回路において、 前記ウェルを複数のサブウェル又は複数のサブウェル群
に分割し、この分割された複数のサブウェル又は複数の
サブウェル群の各々毎に前記基板電位発生回路を備える
ことを特徴とする半導体集積回路。 - 【請求項2】 前記サブウェルの各々が1個の前記基板
電位発生回路を備えることを特徴とする請求項1記載の
半導体集積回路。 - 【請求項3】 前記サブウェルの各々が少なくとも2個
の前記基板電位発生回路を備えることを特徴とする請求
項1記載の半導体集積回路。 - 【請求項4】 前記サブウェル群の各々が少なくとも2
個の前記サブウェルから成り少なくとも1個の前記基板
電位発生回路を備えることを特徴とする請求項1記載の
半導体集積回路。 - 【請求項5】 複数の前記基板電位発生回路の各々の前
記基板電位の供給能力が、それぞれ独立に制御されるこ
とを特徴とする請求項1記載の半導体集積回路。 - 【請求項6】 複数の前記基板電位発生回路が、第1の
導電型の半導体基板上に形成されドレインとゲートとを
共通接続しドレインから前記基板電位を出力する第2の
導電型の第1のトランジスタと、 ドレインとゲートとを共通接続しドレインを前記第1の
トランジスタのソースにソースを第2の電源の電位にそ
れぞれ接続しゲートにコンデンサを経由して交流の基板
電位駆動信号の供給を受ける第2の導電型の第2のトラ
ンジスタを備え、 前記基板電位駆動信号の周波数を可変して前記基板電位
の供給能力を制御することを特徴とする請求項5記載の
半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9298924A JPH11135720A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路 |
KR1019980045624A KR100284455B1 (ko) | 1997-10-30 | 1998-10-29 | 반도체 집적 회로 |
CN98124338A CN1216389A (zh) | 1997-10-30 | 1998-10-29 | 半导体集成电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9298924A JPH11135720A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11135720A true JPH11135720A (ja) | 1999-05-21 |
Family
ID=17865956
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9298924A Pending JPH11135720A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPH11135720A (ja) |
KR (1) | KR100284455B1 (ja) |
CN (1) | CN1216389A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
KR100728987B1 (ko) | 2006-06-16 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 셀 블록 및 셀 블록 레이아웃 방법 |
US7612604B2 (en) | 2002-05-07 | 2009-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1997
- 1997-10-30 JP JP9298924A patent/JPH11135720A/ja active Pending
-
1998
- 1998-10-29 KR KR1019980045624A patent/KR100284455B1/ko not_active IP Right Cessation
- 1998-10-29 CN CN98124338A patent/CN1216389A/zh active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7612604B2 (en) | 2002-05-07 | 2009-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
KR100728987B1 (ko) | 2006-06-16 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 셀 블록 및 셀 블록 레이아웃 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR19990037468A (ko) | 1999-05-25 |
CN1216389A (zh) | 1999-05-12 |
KR100284455B1 (ko) | 2001-03-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011016 |