JPH11135720A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11135720A JPH11135720A JP9298924A JP29892497A JPH11135720A JP H11135720 A JPH11135720 A JP H11135720A JP 9298924 A JP9298924 A JP 9298924A JP 29892497 A JP29892497 A JP 29892497A JP H11135720 A JPH11135720 A JP H11135720A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】基板電位を安定化するとともに電源投入時にお
ける異常電流の発生を抑圧する。 【解決手段】ウェルを４つのＰウェル１１〜１４に分割
し、これらＰウェル１１〜１４の各々がＢＢＧ２１〜２
４の各々をそれぞれ備える。
ける異常電流の発生を抑圧する。 【解決手段】ウェルを４つのＰウェル１１〜１４に分割
し、これらＰウェル１１〜１４の各々がＢＢＧ２１〜２
４の各々をそれぞれ備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にダイナミックＲＡＭ（ＤＲＡＭ）等の基板電位
発生回路を有する半導体集積回路に関する。
し、特にダイナミックＲＡＭ（ＤＲＡＭ）等の基板電位
発生回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路では、基板電位発生回路
（以下ＢＢＧ）は一般的に広く用いられている。特にＤ
ＲＡＭでは、入力電位のアンダーシュートからメモリセ
ルを保護したり、基板のＰＮ接合の容量の低減等におい
て重要な役割を果たしている。このＢＢＧは、チップに
供給される電源電圧を受け、この電源電圧とは別の基板
電圧を発生し、その基板電圧を半導体基体（以下基板）
に印加するものである。
（以下ＢＢＧ）は一般的に広く用いられている。特にＤ
ＲＡＭでは、入力電位のアンダーシュートからメモリセ
ルを保護したり、基板のＰＮ接合の容量の低減等におい
て重要な役割を果たしている。このＢＢＧは、チップに
供給される電源電圧を受け、この電源電圧とは別の基板
電圧を発生し、その基板電圧を半導体基体（以下基板）
に印加するものである。
【０００３】従来、通常ＢＢＧは、チップ内で１個のみ
設けられていた。このＢＢＧが１個のみの従来の第１の
半導体集積回路でも、ＢＢＧの基板電流汲み出し能力が
十分大きければ、定常的にはＲＡＭの動作時にＲＡＭ全
体から発生し基板に注入されるキャリアすなわち基板電
流を吸い上げ、この基板電流による基板の電位変動を抑
圧できる。
設けられていた。このＢＢＧが１個のみの従来の第１の
半導体集積回路でも、ＢＢＧの基板電流汲み出し能力が
十分大きければ、定常的にはＲＡＭの動作時にＲＡＭ全
体から発生し基板に注入されるキャリアすなわち基板電
流を吸い上げ、この基板電流による基板の電位変動を抑
圧できる。
【０００４】一般的なＢＢＧの一例を回路図で示す図５
を参照すると、このＢＢＧはＰ型基板上に形成したＮチ
ャネルＭＯＳトランジスタから成り、ドレインとゲート
とを共通接続しドレインから基板電位ＶＳを出力するト
ランジスタＱ１と、ドレインとゲートとを共通接続しド
レインをトランジスタＱ１のソースにソースを接地電位
にそれぞれ接続しゲートにコンデンサＣ１を経由して交
流の基板電位駆動信号Ｓの供給を受けるトランジスタＱ
２を備える。
を参照すると、このＢＢＧはＰ型基板上に形成したＮチ
ャネルＭＯＳトランジスタから成り、ドレインとゲート
とを共通接続しドレインから基板電位ＶＳを出力するト
ランジスタＱ１と、ドレインとゲートとを共通接続しド
レインをトランジスタＱ１のソースにソースを接地電位
にそれぞれ接続しゲートにコンデンサＣ１を経由して交
流の基板電位駆動信号Ｓの供給を受けるトランジスタＱ
２を備える。
【０００５】動作について説明すると、この回路は出力
の負荷である基板容量Ｃ２を含む公知の倍電圧整流回路
であり、出力の基板電位ＶＳの電流供給能力は基板電位
駆動信号Ｓの周波数にほぼ比例する。
の負荷である基板容量Ｃ２を含む公知の倍電圧整流回路
であり、出力の基板電位ＶＳの電流供給能力は基板電位
駆動信号Ｓの周波数にほぼ比例する。
【０００６】しかし、近年のＤＲＡＭの大容量化、高速
化に伴い、ＤＲＡＭ内のトランジスタはより大容量をよ
り高速に駆動する必要があり、個々のトランジスタの電
流駆動能力は増大化してきている。その結果、半導体集
積回路チップ全体として、大電流が流れ、に注入される
キャリア、すなわち、基板電流も増加する。さらに、チ
ップ面積も増大するため、基板抵抗も増大し、ＢＢＧ回
路から遠く離れた領域では、この領域内の回路の動作時
に、基板に注入されたキャリアが基板の抵抗分を介して
ＢＢＧ回路に汲み上げられるまで、この抵抗分と基板の
容量とから成る時定数に起因する時間遅れを生じる。
化に伴い、ＤＲＡＭ内のトランジスタはより大容量をよ
り高速に駆動する必要があり、個々のトランジスタの電
流駆動能力は増大化してきている。その結果、半導体集
積回路チップ全体として、大電流が流れ、に注入される
キャリア、すなわち、基板電流も増加する。さらに、チ
ップ面積も増大するため、基板抵抗も増大し、ＢＢＧ回
路から遠く離れた領域では、この領域内の回路の動作時
に、基板に注入されたキャリアが基板の抵抗分を介して
ＢＢＧ回路に汲み上げられるまで、この抵抗分と基板の
容量とから成る時定数に起因する時間遅れを生じる。
【０００７】この時間遅れは、上記遠隔領域の基板電位
あるいはウェル電位のＢＢＧによる設定値からの過渡的
局所的な変動を発生させ、エンハンス型トランジスタが
バックゲートバイアス効果によるディプレッション化し
回路の正常動作が不能となることによりこの領域内の回
路を誤動作させたり、あるいはＢＢＧ動作時のホットエ
レクトロン発生に起因するＢＢＧ近傍でのメモリセルの
データの破壊を生じさせるという問題があった。
あるいはウェル電位のＢＢＧによる設定値からの過渡的
局所的な変動を発生させ、エンハンス型トランジスタが
バックゲートバイアス効果によるディプレッション化し
回路の正常動作が不能となることによりこの領域内の回
路を誤動作させたり、あるいはＢＢＧ動作時のホットエ
レクトロン発生に起因するＢＢＧ近傍でのメモリセルの
データの破壊を生じさせるという問題があった。
【０００８】これらに対する対策として、特開平３−２
１０５２号公報（文献１）、あるいは特開平１−２７８
０５９号公報（文献）記載の従来の第２の半導体集積回
路は、ＢＢＧを複数台配置することによって、上記の不
具合を防止するというものであった。
１０５２号公報（文献１）、あるいは特開平１−２７８
０５９号公報（文献）記載の従来の第２の半導体集積回
路は、ＢＢＧを複数台配置することによって、上記の不
具合を防止するというものであった。
【０００９】このように、ＢＢＧを複数台配置しておけ
ば、ＢＢＧからウェル電位の変動の発生する場所までの
距離は短くて済むので、基板電位の変動は起こりにく
く、かつ分割した各ＢＢＧの１台あたりの能力も低くて
済み、各ＢＢＧで発生するホットエレクトロンの発生も
抑えられるので、メモりセルのデータの破壊も抑圧出来
る。
ば、ＢＢＧからウェル電位の変動の発生する場所までの
距離は短くて済むので、基板電位の変動は起こりにく
く、かつ分割した各ＢＢＧの１台あたりの能力も低くて
済み、各ＢＢＧで発生するホットエレクトロンの発生も
抑えられるので、メモりセルのデータの破壊も抑圧出来
る。
【００１０】しかし、上述の従来の第２の半導体集積回
路では、チップ内での基板電位が共通なので、メモリの
大容量化、大面積化および回路動作の高速化に伴い、Ｂ
ＢＧを複数に増やしても、回路動作の激しいすなわち駆
動電流が大きく動作が高速の部分の局所的かつ過渡的な
基板電位の変動が起こりやすい。
路では、チップ内での基板電位が共通なので、メモリの
大容量化、大面積化および回路動作の高速化に伴い、Ｂ
ＢＧを複数に増やしても、回路動作の激しいすなわち駆
動電流が大きく動作が高速の部分の局所的かつ過渡的な
基板電位の変動が起こりやすい。
【００１１】さらに、場合によってはこの変動に対し
て、複数のＢＢＧが一斉に動作を始め、消費電流の増加
や、各ＢＢＧでのホットエレクトロンの発生によるメモ
リセルのデータ破壊の可能性は依然として存在する。
て、複数のＢＢＧが一斉に動作を始め、消費電流の増加
や、各ＢＢＧでのホットエレクトロンの発生によるメモ
リセルのデータ破壊の可能性は依然として存在する。
【００１２】またチップの大面積化に伴い、基板の容量
Ｃ，抵抗Ｒが大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込み、したが
って基板電位が上昇し、ラッチアップが起こる可能性が
ある。
Ｃ，抵抗Ｒが大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込み、したが
って基板電位が上昇し、ラッチアップが起こる可能性が
ある。
【００１３】
【発明が解決しようとする課題】上述した従来の第１の
半導体集積回路は、基板電位発生回路（ＢＢＧ）が１個
しかなく、ＢＢＧからの遠隔領域の基板電位あるいはウ
ェル電位のＢＢＧによる設定値からの過渡的局所的な変
動を発生させ、回路の正常動作が不能となることにより
この領域内の回路を誤動作させたり、あるいはＢＢＧ動
作時のホットエレクトロン発生に起因するＢＢＧ近傍で
のメモリセルのデータの破壊を生じさせるという欠点あ
った。
半導体集積回路は、基板電位発生回路（ＢＢＧ）が１個
しかなく、ＢＢＧからの遠隔領域の基板電位あるいはウ
ェル電位のＢＢＧによる設定値からの過渡的局所的な変
動を発生させ、回路の正常動作が不能となることにより
この領域内の回路を誤動作させたり、あるいはＢＢＧ動
作時のホットエレクトロン発生に起因するＢＢＧ近傍で
のメモリセルのデータの破壊を生じさせるという欠点あ
った。
【００１４】複数のＢＢＧを設けることにより上記欠点
の解決を図った従来の第２の半導体集積回路は、チップ
内での基板電位が共通なので、メモリの大容量化、大面
積化および回路動作の高速化に伴い、ＢＢＧを複数に増
やしても、大電流かつ高速回路動作部分の局所的かつ過
渡的な基板電位の変動が生じ易いという問題は依然とし
て解決せず、さらに、上記変動に対して、複数のＢＢＧ
が一斉に動作を始め、消費電流の増加や、各ＢＢＧでの
ホットエレクトロンの発生によるメモリセルのデータ破
壊の可能性は依然として存在するという欠点があった。
の解決を図った従来の第２の半導体集積回路は、チップ
内での基板電位が共通なので、メモリの大容量化、大面
積化および回路動作の高速化に伴い、ＢＢＧを複数に増
やしても、大電流かつ高速回路動作部分の局所的かつ過
渡的な基板電位の変動が生じ易いという問題は依然とし
て解決せず、さらに、上記変動に対して、複数のＢＢＧ
が一斉に動作を始め、消費電流の増加や、各ＢＢＧでの
ホットエレクトロンの発生によるメモリセルのデータ破
壊の可能性は依然として存在するという欠点があった。
【００１５】また、チップの大面積化に伴い、基板の容
量及び抵抗が大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込みむことに
より基板電位が上昇し、ラッチアップが起こる可能性が
あるという欠点があった。
量及び抵抗が大きくなり時定数が増大するため、電源投
入時に基板の時定数により基板電位の設定までの時間が
かかり、基板電位が定まらないうちにチップが動作状態
に入ると、基板に向かって異常電流が流れ込みむことに
より基板電位が上昇し、ラッチアップが起こる可能性が
あるという欠点があった。
【００１６】本発明の目的は、基板電位を安定化すると
共に、電源投入時の異常電流の発生を抑圧した半導体集
積回路を提供することにある。
共に、電源投入時の異常電流の発生を抑圧した半導体集
積回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明の半導体集積回路
は、チップ上にこのチップに供給される第１の電源の電
圧とは別の基板電位を発生する基板電位発生回路と、前
記基板電位の供給を受けてこの基板電位に保持され内部
に所定の回路ブロックが形成されたウェルとを形成して
成る半導体集積回路において、前記ウェルを複数のサブ
ウェル又は複数のサブウェル群に分割し、この分割され
た複数のサブウェル又は複数のサブウェル群の各々毎に
前記基板電位発生回路を備えて構成されている。
は、チップ上にこのチップに供給される第１の電源の電
圧とは別の基板電位を発生する基板電位発生回路と、前
記基板電位の供給を受けてこの基板電位に保持され内部
に所定の回路ブロックが形成されたウェルとを形成して
成る半導体集積回路において、前記ウェルを複数のサブ
ウェル又は複数のサブウェル群に分割し、この分割され
た複数のサブウェル又は複数のサブウェル群の各々毎に
前記基板電位発生回路を備えて構成されている。
【００１８】
【発明の実施の形態】次に、本発明の第１の実施の形態
をレイアウト図で示す図１を参照すると、この図に示す
本実施の形態の半導体集積回路は、半導体基板上の回路
素子の基板電位を保持するウェルを４分割したＰ型のＰ
ウェル１１〜１４と、Ｐウェル１１〜１４の各々毎に設
け各々選択的に制御する基板電圧発生回路（ＢＢＧ）２
１〜２４とを備える。
をレイアウト図で示す図１を参照すると、この図に示す
本実施の形態の半導体集積回路は、半導体基板上の回路
素子の基板電位を保持するウェルを４分割したＰ型のＰ
ウェル１１〜１４と、Ｐウェル１１〜１４の各々毎に設
け各々選択的に制御する基板電圧発生回路（ＢＢＧ）２
１〜２４とを備える。
【００１９】ＢＢＧ２１〜２４は、従来の技術で説明し
た図５に示すものとする。
た図５に示すものとする。
【００２０】次に、図１を参照して本実施の形態の動作
について説明すると、Ｐウェル１１〜１４内の回路は大
電流かつ高速回路動作部分を含みこれによる基板キャリ
アの変動が大きいものとする。まず、Ｐウェル１１は、
大電流かつ高速回路動作部分がフルに動作し、他のＰウ
ェル１２〜１４の大電流かつ高速回路動作部分が殆ど動
作しないものとする。この場合、Ｐウェル１１の基板電
位を供給するＢＢＧ２１の基板電位駆動信号Ｓ１の周波
数を上げ、基板電位ＶＳ１の電流供給能力を上昇させ
て、Ｐウェル１１内の基板電位（ウェル電位）の変動を
抑圧する。Ｐウェル１２〜１４は、内部回路の動作によ
るウェル電位変動がないので、各々のＢＢＧ２２〜２４
は、基板電位駆動信号Ｓ２〜Ｓ４の周波数を降下させ、
ウェル電位ＶＳ２〜ＶＳ４の電流供給能力を低下させる
ことにより、これらＢＢＧ２２〜２４の消費電流を抑圧
できる。また、これらＰウェル１２〜１４内で、回路動
作がなく、ウェル電位に異常が生じないような場合は、
各々のＢＢＧ２２〜２４の基板電位駆動信号Ｓ２〜Ｓ４
の供給を停止し、動作を停止しても良い。
について説明すると、Ｐウェル１１〜１４内の回路は大
電流かつ高速回路動作部分を含みこれによる基板キャリ
アの変動が大きいものとする。まず、Ｐウェル１１は、
大電流かつ高速回路動作部分がフルに動作し、他のＰウ
ェル１２〜１４の大電流かつ高速回路動作部分が殆ど動
作しないものとする。この場合、Ｐウェル１１の基板電
位を供給するＢＢＧ２１の基板電位駆動信号Ｓ１の周波
数を上げ、基板電位ＶＳ１の電流供給能力を上昇させ
て、Ｐウェル１１内の基板電位（ウェル電位）の変動を
抑圧する。Ｐウェル１２〜１４は、内部回路の動作によ
るウェル電位変動がないので、各々のＢＢＧ２２〜２４
は、基板電位駆動信号Ｓ２〜Ｓ４の周波数を降下させ、
ウェル電位ＶＳ２〜ＶＳ４の電流供給能力を低下させる
ことにより、これらＢＢＧ２２〜２４の消費電流を抑圧
できる。また、これらＰウェル１２〜１４内で、回路動
作がなく、ウェル電位に異常が生じないような場合は、
各々のＢＢＧ２２〜２４の基板電位駆動信号Ｓ２〜Ｓ４
の供給を停止し、動作を停止しても良い。
【００２１】また、本実施の形態では、ウェルを複数の
小ウェルに分割することにより、１つのＢＢＧが分担す
る回路領域の容量Ｃ，抵抗Ｒを小さくでき、時定数を低
減できるので、電源投入時のウェル電位の設定が早くな
るので、電源投入時の異常電流を防止できる。
小ウェルに分割することにより、１つのＢＢＧが分担す
る回路領域の容量Ｃ，抵抗Ｒを小さくでき、時定数を低
減できるので、電源投入時のウェル電位の設定が早くな
るので、電源投入時の異常電流を防止できる。
【００２２】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にレイアウト図で示す図２を参照すると、この図に示す
本実施の形態の前述の第１の実施の形態との相違点は、
２つのＰウェル１１，１２及びＰウェル１３，１４の各
組に対しそれぞれ１個のＢＢＧ２１Ａ及びＢＢＧ２３Ａ
を備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にレイアウト図で示す図２を参照すると、この図に示す
本実施の形態の前述の第１の実施の形態との相違点は、
２つのＰウェル１１，１２及びＰウェル１３，１４の各
組に対しそれぞれ１個のＢＢＧ２１Ａ及びＢＢＧ２３Ａ
を備えることである。
【００２３】ＢＢＧ２１Ａ及びＢＢＧ２３Ａの各々の電
流駆動能力は、第１の実施の形態のＢＢＧ２１及びＢＢ
Ｇ２３より大きくすることが望ましい。
流駆動能力は、第１の実施の形態のＢＢＧ２１及びＢＢ
Ｇ２３より大きくすることが望ましい。
【００２４】本実施の形態は、例えば、Ｐウェル１１又
は１３内の回路が動作しているときはＰウェル１２又は
１４内の回路が休止しているような場合に有効である。
４台配置した場合を示している。
は１３内の回路が動作しているときはＰウェル１２又は
１４内の回路が休止しているような場合に有効である。
４台配置した場合を示している。
【００２５】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にレイアウト図で示す図３を参照すると、この図に示す
本実施の形態の前述の第１の実施の形態との相違点は、
２つのＰウェル１１Ａ及び１２Ａの各々に対しそれぞれ
２個のＢＢＧ２１Ｂ，２２Ｂ及びＢＢＧ２３Ｂ，２４Ｂ
を備え、１つのウェル電位を２個のＢＢＧで設定するこ
とである。
共通の構成要素には共通の参照文字／数字を付して同様
にレイアウト図で示す図３を参照すると、この図に示す
本実施の形態の前述の第１の実施の形態との相違点は、
２つのＰウェル１１Ａ及び１２Ａの各々に対しそれぞれ
２個のＢＢＧ２１Ｂ，２２Ｂ及びＢＢＧ２３Ｂ，２４Ｂ
を備え、１つのウェル電位を２個のＢＢＧで設定するこ
とである。
【００２６】以上の他に、ウェルの分割方法やＢＢＧの
台数に関しては、例えば、８分割してその各々毎に計８
個のＢＢＧ等、任意の場合についても実現出来ることは
勿論である。
台数に関しては、例えば、８分割してその各々毎に計８
個のＢＢＧ等、任意の場合についても実現出来ることは
勿論である。
【００２７】次に、ウェルの分割の方法の説明のため典
型的なウェルの構造模式を断面図で示す図４を参照し
て、ウェルの製造方法について説明すると、まずフォト
マスクを用いて燐の注入後に熱拡散し、レトログレード
Ｎウェル１を形成する。次にボロンをウェハ全面に注入
し、さらに別のフォトマスクを用いて燐を注入し、Ｎウ
ェル３，５を形成する。このとき、燐が注入されない領
域はＰウェル２，４，６として形成される。ここで、Ｐ
ウェル４の底面は、レトログレードＮウェル１で分離さ
れ外周はＮウェル３，５で囲まれるので、このＰウェル
４は基板から独立分離したウェルとなる。
型的なウェルの構造模式を断面図で示す図４を参照し
て、ウェルの製造方法について説明すると、まずフォト
マスクを用いて燐の注入後に熱拡散し、レトログレード
Ｎウェル１を形成する。次にボロンをウェハ全面に注入
し、さらに別のフォトマスクを用いて燐を注入し、Ｎウ
ェル３，５を形成する。このとき、燐が注入されない領
域はＰウェル２，４，６として形成される。ここで、Ｐ
ウェル４の底面は、レトログレードＮウェル１で分離さ
れ外周はＮウェル３，５で囲まれるので、このＰウェル
４は基板から独立分離したウェルとなる。
【００２８】このＰウェル４を、チップ内で上述のＰウ
ェル１１〜１４等として複数個配置すると図１〜図３に
示すような平面パターンができあがる。
ェル１１〜１４等として複数個配置すると図１〜図３に
示すような平面パターンができあがる。
【００２９】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、ウェルを複数のサブウェル又は複数のサブウ
ェル群に分割し、その各々毎に基板電位発生回路（ＢＢ
Ｇ）を備え、それぞれ独立のＢＢＧを選択的に動作させ
ることにより、動作回路を含むウェル内でのみＢＢＧの
電流駆動能力を上げ、非動作回路を含むウェル内ではＢ
ＢＧの電流駆動能力を低減出来るので、各ウェル内の電
位を安定化すると共に、消費電流を抑圧できるという効
果がある。
積回路は、ウェルを複数のサブウェル又は複数のサブウ
ェル群に分割し、その各々毎に基板電位発生回路（ＢＢ
Ｇ）を備え、それぞれ独立のＢＢＧを選択的に動作させ
ることにより、動作回路を含むウェル内でのみＢＢＧの
電流駆動能力を上げ、非動作回路を含むウェル内ではＢ
ＢＧの電流駆動能力を低減出来るので、各ウェル内の電
位を安定化すると共に、消費電流を抑圧できるという効
果がある。
【００３０】また、ウェルを小さく分割するため、各分
割ウェルのウェル電位伝達時の時定数を小さくでき、電
源投入時におけるウェル電位設定までの時間を短縮で
き、ウェルの異常電流の発生を抑圧できるという効果が
ある。
割ウェルのウェル電位伝達時の時定数を小さくでき、電
源投入時におけるウェル電位設定までの時間を短縮で
き、ウェルの異常電流の発生を抑圧できるという効果が
ある。
【図１】本発明の半導体集積回路の第１の実施の形態を
示すレイアウト図である。
示すレイアウト図である。
【図２】本発明の半導体集積回路の第２の実施の形態を
示すレイアウト図である。
示すレイアウト図である。
【図３】本発明の半導体集積回路の第３の実施の形態を
示すレイアウト図である。
示すレイアウト図である。
【図４】本実施の形態の半導体集積回路のウェルの構造
を模式的に示す断面図である。
を模式的に示す断面図である。
【図５】基板電位発生回路（ＢＢＧ）の一例を示す回路
図である。
図である。
１ レトログレードＮウェル ２，６，４，１１〜１４，１１Ａ，１２Ａ Ｐウェル ３，５ Ｎウェル ２１〜２４，２１Ａ，２３Ａ，２１Ｂ〜２４Ｂ 基板
電位発生回路（ＢＢＧ） Ｑ１，Ｑ２ トランジスタ
電位発生回路（ＢＢＧ） Ｑ１，Ｑ２ トランジスタ
Claims (6)
- 【請求項１】 チップ上にこのチップに供給される第１
の電源の電圧とは別の基板電位を発生する基板電位発生
回路と、前記基板電位の供給を受けてこの基板電位に保
持され内部に所定の回路ブロックが形成されたウェルと
を形成して成る半導体集積回路において、 前記ウェルを複数のサブウェル又は複数のサブウェル群
に分割し、この分割された複数のサブウェル又は複数の
サブウェル群の各々毎に前記基板電位発生回路を備える
ことを特徴とする半導体集積回路。 - 【請求項２】 前記サブウェルの各々が１個の前記基板
電位発生回路を備えることを特徴とする請求項１記載の
半導体集積回路。 - 【請求項３】 前記サブウェルの各々が少なくとも２個
の前記基板電位発生回路を備えることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項４】 前記サブウェル群の各々が少なくとも２
個の前記サブウェルから成り少なくとも１個の前記基板
電位発生回路を備えることを特徴とする請求項１記載の
半導体集積回路。 - 【請求項５】 複数の前記基板電位発生回路の各々の前
記基板電位の供給能力が、それぞれ独立に制御されるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項６】 複数の前記基板電位発生回路が、第１の
導電型の半導体基板上に形成されドレインとゲートとを
共通接続しドレインから前記基板電位を出力する第２の
導電型の第１のトランジスタと、 ドレインとゲートとを共通接続しドレインを前記第１の
トランジスタのソースにソースを第２の電源の電位にそ
れぞれ接続しゲートにコンデンサを経由して交流の基板
電位駆動信号の供給を受ける第２の導電型の第２のトラ
ンジスタを備え、 前記基板電位駆動信号の周波数を可変して前記基板電位
の供給能力を制御することを特徴とする請求項５記載の
半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298924A JPH11135720A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路 |
| KR1019980045624A KR100284455B1 (ko) | 1997-10-30 | 1998-10-29 | 반도체 집적 회로 |
| CN98124338A CN1216389A (zh) | 1997-10-30 | 1998-10-29 | 半导体集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9298924A JPH11135720A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135720A true JPH11135720A (ja) | 1999-05-21 |
Family
ID=17865956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9298924A Pending JPH11135720A (ja) | 1997-10-30 | 1997-10-30 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11135720A (ja) |
| KR (1) | KR100284455B1 (ja) |
| CN (1) | CN1216389A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
| KR100728987B1 (ko) | 2006-06-16 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 셀 블록 및 셀 블록 레이아웃 방법 |
| US7612604B2 (en) | 2002-05-07 | 2009-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1997
- 1997-10-30 JP JP9298924A patent/JPH11135720A/ja active Pending
-
1998
- 1998-10-29 KR KR1019980045624A patent/KR100284455B1/ko not_active IP Right Cessation
- 1998-10-29 CN CN98124338A patent/CN1216389A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7612604B2 (en) | 2002-05-07 | 2009-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2004350127A (ja) * | 2003-05-23 | 2004-12-09 | Toshiba Corp | スイッチ回路及びバススイッチ回路 |
| KR100728987B1 (ko) | 2006-06-16 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 셀 블록 및 셀 블록 레이아웃 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990037468A (ko) | 1999-05-25 |
| CN1216389A (zh) | 1999-05-12 |
| KR100284455B1 (ko) | 2001-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011016 |