JPH11122055A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH11122055A JPH11122055A JP9280716A JP28071697A JPH11122055A JP H11122055 A JPH11122055 A JP H11122055A JP 9280716 A JP9280716 A JP 9280716A JP 28071697 A JP28071697 A JP 28071697A JP H11122055 A JPH11122055 A JP H11122055A
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Abstract
(57)【要約】
【課題】 少ないアイドリング電流で大きな負荷を駆動
でき、かつ入力オフセット感度を低くする。 【解決手段】 PチャネルMOS出力段トランジスタ2
2をゲインの高いソース接地増幅回路2、3で駆動する
ようにしたので、PチャネルMOS出力段トランジスタ
22のゲートには正電源Vddまでの電圧を印加でき
る。したがって、PチャネルMOS出力段トランジスタ
22のゲート・ソース間電圧はしきい値電圧に対して十
分大きな値を得ることができ、少ないアイドリング電流
で大きな負荷を駆動できる。
でき、かつ入力オフセット感度を低くする。 【解決手段】 PチャネルMOS出力段トランジスタ2
2をゲインの高いソース接地増幅回路2、3で駆動する
ようにしたので、PチャネルMOS出力段トランジスタ
22のゲートには正電源Vddまでの電圧を印加でき
る。したがって、PチャネルMOS出力段トランジスタ
22のゲート・ソース間電圧はしきい値電圧に対して十
分大きな値を得ることができ、少ないアイドリング電流
で大きな負荷を駆動できる。
Description
【0001】
【発明の属する技術分野】本発明は、演算増幅器に関
し、特に出力段にプッシュプル出力回路を用いた演算増
幅器に関する。
し、特に出力段にプッシュプル出力回路を用いた演算増
幅器に関する。
【0002】
【従来の技術】演算増幅器は、様々な電子回路に用いら
れているが、電力効率を上げ大きな負荷を駆動するため
に出力段にプッシュプル出力回路を用いたものがある。
このような出力段にプッシュプル出力回路を用いた従来
の演算増幅器を図6に示す。
れているが、電力効率を上げ大きな負荷を駆動するため
に出力段にプッシュプル出力回路を用いたものがある。
このような出力段にプッシュプル出力回路を用いた従来
の演算増幅器を図6に示す。
【0003】この従来の演算増幅器は、図6に示すよう
に差動増幅回路1と、ソースフォロワ63と、プッシュ
プル出力回路5とから構成されている。
に差動増幅回路1と、ソースフォロワ63と、プッシュ
プル出力回路5とから構成されている。
【0004】差動増幅回路1は、差動対として動作する
NチャネルMOSトランジスタ13、14と、この差動
対に電流を供給する電流源15と、カレントミラーを構
成するとともに差動対の負荷として動作するPチャネル
MOSトランジスタ11、12とで構成されている。そ
して、この差動増幅回路1では、NチャネルMOSトラ
ンジスタ13のゲートが反転入力端子(−IN)に接続
され、NチャネルMOSトランジスタ14のゲートが非
反転入力端子(+IN)に接続されている。そして、N
チャネルMOSトランジスタ13、14のそれぞれのソ
ースは共通に接続されグランドとの間に電流源15が設
けられている。そして、PチャネルMOSトランジスタ
11のゲートとドレインは接続され、ソースは正電源V
ddに接続され、ドレインはNチャネルMOSトランジ
スタ13のドレインに接続されている。また、Pチャネ
ルMOSトランジスタ12のゲートはPチャネルMOS
トランジスタ11のゲートに接続され、ソースは正電源
Vddに接続され、ドレインはNチャネルMOSトラン
ジスタ14のドレインに接続されている。
NチャネルMOSトランジスタ13、14と、この差動
対に電流を供給する電流源15と、カレントミラーを構
成するとともに差動対の負荷として動作するPチャネル
MOSトランジスタ11、12とで構成されている。そ
して、この差動増幅回路1では、NチャネルMOSトラ
ンジスタ13のゲートが反転入力端子(−IN)に接続
され、NチャネルMOSトランジスタ14のゲートが非
反転入力端子(+IN)に接続されている。そして、N
チャネルMOSトランジスタ13、14のそれぞれのソ
ースは共通に接続されグランドとの間に電流源15が設
けられている。そして、PチャネルMOSトランジスタ
11のゲートとドレインは接続され、ソースは正電源V
ddに接続され、ドレインはNチャネルMOSトランジ
スタ13のドレインに接続されている。また、Pチャネ
ルMOSトランジスタ12のゲートはPチャネルMOS
トランジスタ11のゲートに接続され、ソースは正電源
Vddに接続され、ドレインはNチャネルMOSトラン
ジスタ14のドレインに接続されている。
【0005】この差動増幅回路1は、NチャネルMOS
トランジスタ14のドレインから出力電圧を出力する。
トランジスタ14のドレインから出力電圧を出力する。
【0006】また、ソースフォロワ63は、ゲートに差
動増幅回路1からの出力電圧を入力し、ドレインが正電
源Vddに接続されたNチャネルMOSトランジスタ6
4と、NチャネルMOSトランジスタ64のソースとグ
ランドとの間に設けられた電流源65とから構成されて
いる。このソースフォロワ63は、ゲインを持たずに差
動増幅回路1からの出力電圧を一定の電圧値だけレベル
シフトしてプッシュプル出力回路5に出力する。このレ
ベルシフトする電圧は、NチャネルMOSトランジスタ
64のしきい値電圧Vtnと電流源65の設定されている
電流値により決定される。電流値が大きければこのレベ
ルシフト量は増加し、電圧値が小さければレベルシフト
量は減少する。
動増幅回路1からの出力電圧を入力し、ドレインが正電
源Vddに接続されたNチャネルMOSトランジスタ6
4と、NチャネルMOSトランジスタ64のソースとグ
ランドとの間に設けられた電流源65とから構成されて
いる。このソースフォロワ63は、ゲインを持たずに差
動増幅回路1からの出力電圧を一定の電圧値だけレベル
シフトしてプッシュプル出力回路5に出力する。このレ
ベルシフトする電圧は、NチャネルMOSトランジスタ
64のしきい値電圧Vtnと電流源65の設定されている
電流値により決定される。電流値が大きければこのレベ
ルシフト量は増加し、電圧値が小さければレベルシフト
量は減少する。
【0007】よって、ソースフォロワ63から出力され
る電圧は、最高でも(差動増幅回路1の出力電圧−しき
い値電圧Vtn)となる。
る電圧は、最高でも(差動増幅回路1の出力電圧−しき
い値電圧Vtn)となる。
【0008】また、プッシュプル出力回路5は、差動増
幅回路1からの出力電圧をゲートに入力し、ソースが正
電源Vddに接続され、ドレインが出力端子(OUT)
に接続されたPチャネルMOS出力段トランジスタ21
と、ソースフォロワ63からの出力電圧をゲートに入力
し、ソースがグランドに接続され、ドレインが出力端子
(OUT)に接続されたNチャネルMOS出力段トラン
ジスタ22と、PチャネルMOS出力段トランジスタ2
1のゲートと出力端子(OUT)との間に設けられたコ
ンデンサ23とから構成されている。
幅回路1からの出力電圧をゲートに入力し、ソースが正
電源Vddに接続され、ドレインが出力端子(OUT)
に接続されたPチャネルMOS出力段トランジスタ21
と、ソースフォロワ63からの出力電圧をゲートに入力
し、ソースがグランドに接続され、ドレインが出力端子
(OUT)に接続されたNチャネルMOS出力段トラン
ジスタ22と、PチャネルMOS出力段トランジスタ2
1のゲートと出力端子(OUT)との間に設けられたコ
ンデンサ23とから構成されている。
【0009】コンデンサ23は、位相補償用のコンデン
サであり発振防止のために設けられている。
サであり発振防止のために設けられている。
【0010】次に、この従来の演算増幅器の動作につい
て説明する。
て説明する。
【0011】反転入力端子(−IN)、非反転入力端子
(+IN)に入力さた差動入力は、先ず差動増幅回路1
により差動増幅される。そして、その出力電圧はプッシ
ュプル出力回路5のPチャネルMOS出力段トランジス
タ21のゲートに入力されるとともに、ソース接地増幅
回路63によりレベルシフトされてNチャネルMOS出
力段トランジスタ22のゲートに入力される。そして、
PチャネルMOS出力段トランジスタ21と、Nチャネ
ルMOS出力段トランジスタ22によりプッシュプル動
作が行われ出力電圧が出力端子(OUT)から出力され
る。
(+IN)に入力さた差動入力は、先ず差動増幅回路1
により差動増幅される。そして、その出力電圧はプッシ
ュプル出力回路5のPチャネルMOS出力段トランジス
タ21のゲートに入力されるとともに、ソース接地増幅
回路63によりレベルシフトされてNチャネルMOS出
力段トランジスタ22のゲートに入力される。そして、
PチャネルMOS出力段トランジスタ21と、Nチャネ
ルMOS出力段トランジスタ22によりプッシュプル動
作が行われ出力電圧が出力端子(OUT)から出力され
る。
【0012】ここで、差動増幅回路1からの出力電圧
を、ソースフォロワ63によりレベルシフトして電圧を
下げてからNチャネルMOS出力段トランジスタ22の
ゲートに入力するようにしているのは、アイドリング電
流を減らすためである。
を、ソースフォロワ63によりレベルシフトして電圧を
下げてからNチャネルMOS出力段トランジスタ22の
ゲートに入力するようにしているのは、アイドリング電
流を減らすためである。
【0013】しかし、この従来の演算増幅器では、Pチ
ャネルMOS出力段トランジスタ21のゲートは差動増
幅回路1の出力電圧で駆動されるため、PチャネルMO
S出力段トランジスタ21のしきい値電圧Vtpより十分
に大きなゲート・ソース間電圧Vgsを得ることができる
が、NチャネルMOS出力段トランジスタ22のゲート
・ソース間電圧Vgsはソースフォロワ63の出力電圧
(差動増幅回路1の出力電圧−レベルシフト電圧)で制
限されるため、Nチャネル出力段トランジスタ22のし
きい値電圧Vtnに対して十分大きなゲート・ソース間電
圧Vgsを得ることができない。このため、この従来の演
算増幅器でインピーダンスの低い回路等の大きな負荷を
駆動する場合、PチャネルMOS出力段トランジスタ2
1は大きな電流をはき出すことが可能であるが、Nチャ
ネルMOS出力段トランジスタ22の引き込み電流はゲ
ート・ソース間電圧Vgsの制限によりクリップされる。
ャネルMOS出力段トランジスタ21のゲートは差動増
幅回路1の出力電圧で駆動されるため、PチャネルMO
S出力段トランジスタ21のしきい値電圧Vtpより十分
に大きなゲート・ソース間電圧Vgsを得ることができる
が、NチャネルMOS出力段トランジスタ22のゲート
・ソース間電圧Vgsはソースフォロワ63の出力電圧
(差動増幅回路1の出力電圧−レベルシフト電圧)で制
限されるため、Nチャネル出力段トランジスタ22のし
きい値電圧Vtnに対して十分大きなゲート・ソース間電
圧Vgsを得ることができない。このため、この従来の演
算増幅器でインピーダンスの低い回路等の大きな負荷を
駆動する場合、PチャネルMOS出力段トランジスタ2
1は大きな電流をはき出すことが可能であるが、Nチャ
ネルMOS出力段トランジスタ22の引き込み電流はゲ
ート・ソース間電圧Vgsの制限によりクリップされる。
【0014】このNチャネルMOS出力段トランジスタ
22の引き込み電流がクリップされる様子を図7の測定
回路を用いて測定した波形を図8に示す。
22の引き込み電流がクリップされる様子を図7の測定
回路を用いて測定した波形を図8に示す。
【0015】図7の測定回路に示すように図6の従来の
演算増幅器の非反転入力端子(+IN)にDC2.5
V、AC1Vの電圧を入力し、反転入力端子(−IN)
と出力端子(OUT)を接続してこの演算増幅器をゲイ
ンがゼロのバッファとして用いる。そして、出力端子
(OUT)に負荷として20Ωの抵抗を接続する。ここ
で、20Ωの抵抗の反対側が2.5Vに接続されている
のは、この抵抗を中点電位が2.5Vの2本の差動信号
の負荷と想定しているためである。
演算増幅器の非反転入力端子(+IN)にDC2.5
V、AC1Vの電圧を入力し、反転入力端子(−IN)
と出力端子(OUT)を接続してこの演算増幅器をゲイ
ンがゼロのバッファとして用いる。そして、出力端子
(OUT)に負荷として20Ωの抵抗を接続する。ここ
で、20Ωの抵抗の反対側が2.5Vに接続されている
のは、この抵抗を中点電位が2.5Vの2本の差動信号
の負荷と想定しているためである。
【0016】この測定回路によって得られた出力端子
(OUT)の電圧、PチャネルMOS出力段トランジス
タ21のゲート電圧、NチャネルMOS出力段トランジ
スタ22のゲート電圧を図8に示す。この図を参照する
と、NチャネルMOS出力段トランジスタ22のゲート
電圧がクリップすることにより出力端子(OUT)の出
力電圧がクリップしていることがわかる。
(OUT)の電圧、PチャネルMOS出力段トランジス
タ21のゲート電圧、NチャネルMOS出力段トランジ
スタ22のゲート電圧を図8に示す。この図を参照する
と、NチャネルMOS出力段トランジスタ22のゲート
電圧がクリップすることにより出力端子(OUT)の出
力電圧がクリップしていることがわかる。
【0017】また、このような問題点を解決するために
は出力段トランジスタ21、22のW/L(ゲート幅/
ゲート長)を大きくし、相互コンダクタンスGmを大き
くする必要があるが、この場合にはプッシュプル出力回
路5のアイドリング電流が増加し演算増幅器の消費電力
の増加を招いてしまう。
は出力段トランジスタ21、22のW/L(ゲート幅/
ゲート長)を大きくし、相互コンダクタンスGmを大き
くする必要があるが、この場合にはプッシュプル出力回
路5のアイドリング電流が増加し演算増幅器の消費電力
の増加を招いてしまう。
【0018】さらに、NチャネルMOS出力段トランジ
スタ22のゲート・ソース間電圧Vgsは、ソースフォロ
ワ回路63の出力電圧で駆動されるため、NチャネルM
OSトランジスタ64のしきい値電圧Vtnが大きくなる
とNチャネルMOS出力段トランジスタ22のゲート・
ソース間電圧Vgsは低くなり、 NチャネルMOSトラ
ンジスタ64のしきい値電圧Vtnの増加による効果とN
チャネルMOS出力段トランジスタ22のゲート・ソー
ス間電圧Vgsが低くなる効果の相乗作用によりプッシュ
プル出力回路5のアイドリング電流が大きく変動する。
スタ22のゲート・ソース間電圧Vgsは、ソースフォロ
ワ回路63の出力電圧で駆動されるため、NチャネルM
OSトランジスタ64のしきい値電圧Vtnが大きくなる
とNチャネルMOS出力段トランジスタ22のゲート・
ソース間電圧Vgsは低くなり、 NチャネルMOSトラ
ンジスタ64のしきい値電圧Vtnの増加による効果とN
チャネルMOS出力段トランジスタ22のゲート・ソー
ス間電圧Vgsが低くなる効果の相乗作用によりプッシュ
プル出力回路5のアイドリング電流が大きく変動する。
【0019】上記のような問題を解決するため、2つの
出力段トランジスタを各々別々の差動増幅回路で駆動す
ることにより大きな負荷を駆動することができるように
した第2の従来の演算増幅器を図9に示す。
出力段トランジスタを各々別々の差動増幅回路で駆動す
ることにより大きな負荷を駆動することができるように
した第2の従来の演算増幅器を図9に示す。
【0020】この演算増幅器は、差動増幅回路101、
102と、PチャネルMOS出力段トランジスタ103
と、NチャネルMOS出力段トランジスタ104と、コ
ンデンサ105、106とから構成されている。
102と、PチャネルMOS出力段トランジスタ103
と、NチャネルMOS出力段トランジスタ104と、コ
ンデンサ105、106とから構成されている。
【0021】差動増幅回路101、102は、それぞれ
図6における差動増幅回路1と同様な構成になってい
る。そして、PチャネルMOS出力段トランジスタ10
3とNチャネルMOS出力段トランジスタ104とによ
り、図6におけるプッシュプル出力回路5と同様な構成
となっている。ここで、コンデンサ105、106は位
相補償用のコンデンサである。
図6における差動増幅回路1と同様な構成になってい
る。そして、PチャネルMOS出力段トランジスタ10
3とNチャネルMOS出力段トランジスタ104とによ
り、図6におけるプッシュプル出力回路5と同様な構成
となっている。ここで、コンデンサ105、106は位
相補償用のコンデンサである。
【0022】この第2の従来の演算増幅器では、大きな
アイドリング電流を必要とせずに大きな負荷を駆動する
ことができる、しかし、負帰還をかけて使用された場
合、2つの差動増幅回路101、102がオフセットを
キャンセルする方向に動作し、その結果出力トランジス
タの電流がオフセット量により大きく変動する。
アイドリング電流を必要とせずに大きな負荷を駆動する
ことができる、しかし、負帰還をかけて使用された場
合、2つの差動増幅回路101、102がオフセットを
キャンセルする方向に動作し、その結果出力トランジス
タの電流がオフセット量により大きく変動する。
【0023】このような動作を図10の測定回路を用い
て測定し、その結果を図11にグラフとして示す。
て測定し、その結果を図11にグラフとして示す。
【0024】この図10の測定回路では、図9の第2の
従来の演算増幅器に対して、差動増幅回路101、10
2の反転入力端子間に可変電圧源31を挿入しオフセッ
トを強制的に発生させるものである。そして、この演算
増幅器の反転入力端子(−IN)と出力端子(OUT)
を接続しゲインゼロのバッファとして動作させ、非反転
入力端子(+IN)に入力電圧Vinを入力し出力電流を
測定する。
従来の演算増幅器に対して、差動増幅回路101、10
2の反転入力端子間に可変電圧源31を挿入しオフセッ
トを強制的に発生させるものである。そして、この演算
増幅器の反転入力端子(−IN)と出力端子(OUT)
を接続しゲインゼロのバッファとして動作させ、非反転
入力端子(+IN)に入力電圧Vinを入力し出力電流を
測定する。
【0025】そして、可変電圧源31の電圧つまりオフ
セット電圧Voffを変化させ出力電流を測定したグラフ
が図11である。この図を参照するとオフセット電圧V
offが増加すると出力電流もそれにつれて増加してしま
うことがわかる。
セット電圧Voffを変化させ出力電流を測定したグラフ
が図11である。この図を参照するとオフセット電圧V
offが増加すると出力電流もそれにつれて増加してしま
うことがわかる。
【0026】このようなオフセット電圧の増加により出
力電流が増加するしくみを図10を用いて説明する。
力電流が増加するしくみを図10を用いて説明する。
【0027】先ず、可変電圧源31の出力であるオフセ
ット電圧Voffが増加すると、オフセット電圧Voffを反
転入力端子に入力している差動増幅回路101の出力電
圧は減少する()、そのためPチャネルMOS出力段
トランジスタ103のゲートに入力される電圧が減少し
出力端子(OUT)から出力される電圧は増加する
()。そのため、反転入力端子(−IN)に入力され
る電圧も増加し、差動増幅回路101、102の非反転
入力端子に入力される電圧は増加する(、)。そし
て、このことにより差動増幅回路101、102の出力
は増加する(、)。ここで、差動増幅回路101の
出力はオフセット電圧Voffによって減少した電圧
()と増加した電圧()が打ち消しあいオフセット
電圧Voffの増加による電圧変化は発生しないが、差動
増幅回路102の出力電圧は、電圧が増加するだけなの
で()結果としてNチャネルMOS出力段トランジス
タ104に流れる電流が増加し出力電流も増加してしま
うことになる。
ット電圧Voffが増加すると、オフセット電圧Voffを反
転入力端子に入力している差動増幅回路101の出力電
圧は減少する()、そのためPチャネルMOS出力段
トランジスタ103のゲートに入力される電圧が減少し
出力端子(OUT)から出力される電圧は増加する
()。そのため、反転入力端子(−IN)に入力され
る電圧も増加し、差動増幅回路101、102の非反転
入力端子に入力される電圧は増加する(、)。そし
て、このことにより差動増幅回路101、102の出力
は増加する(、)。ここで、差動増幅回路101の
出力はオフセット電圧Voffによって減少した電圧
()と増加した電圧()が打ち消しあいオフセット
電圧Voffの増加による電圧変化は発生しないが、差動
増幅回路102の出力電圧は、電圧が増加するだけなの
で()結果としてNチャネルMOS出力段トランジス
タ104に流れる電流が増加し出力電流も増加してしま
うことになる。
【0028】
【発明が解決しようとする課題】上述した従来の演算増
幅器では、下記のような問題点があった。 (1)大きな負荷を駆動すると出力波形が歪んでしま
う。 (2)負荷駆動能力を大きくするとアイドリング電流が
増加し消費電力が増大する。 (3)しきい値電圧の変動に対して出力段トランジスタ
のアイドリング電流が大きく変動する。 (4)上記(1)から(3)の問題点を解決しようとし
て第2の従来例を用いると、入力オフセット感度が高く
なり、出力段トランジスタの電流がオフセット量により
大きく変動する。
幅器では、下記のような問題点があった。 (1)大きな負荷を駆動すると出力波形が歪んでしま
う。 (2)負荷駆動能力を大きくするとアイドリング電流が
増加し消費電力が増大する。 (3)しきい値電圧の変動に対して出力段トランジスタ
のアイドリング電流が大きく変動する。 (4)上記(1)から(3)の問題点を解決しようとし
て第2の従来例を用いると、入力オフセット感度が高く
なり、出力段トランジスタの電流がオフセット量により
大きく変動する。
【0029】本発明の目的は、少ないアイドリング電流
で大きな負荷を駆動することができるとともに入力オフ
セット感度の低い演算増幅器を提供することである。
で大きな負荷を駆動することができるとともに入力オフ
セット感度の低い演算増幅器を提供することである。
【0030】また本発明の他の目的は、しきい値電圧の
変動に対してアイドリング電流が安定した演算増幅器を
提供することである。
変動に対してアイドリング電流が安定した演算増幅器を
提供することである。
【0031】
【課題を解決するための手段】上記目的を達成するため
に、本発明の演算増幅器は、2つの入力端子より入力さ
れた電圧の差動増幅を行い出力する差動増幅回路と、2
つのMOS出力段トランジスタにより構成され、前記差
動増幅回路からの出力電圧により駆動されるプッシュプ
ル出力回路とを有する演算増幅器において、前記差動増
幅回路からの出力電圧の信号成分をある一定のゲインで
増幅するとともにその直流電圧成分をレベルシフトし
て、前記プッシュプル出力回路を構成する一方のMOS
出力段トランジスタのゲートに入力するゲインドレベル
シフタを有することを特徴とする。
に、本発明の演算増幅器は、2つの入力端子より入力さ
れた電圧の差動増幅を行い出力する差動増幅回路と、2
つのMOS出力段トランジスタにより構成され、前記差
動増幅回路からの出力電圧により駆動されるプッシュプ
ル出力回路とを有する演算増幅器において、前記差動増
幅回路からの出力電圧の信号成分をある一定のゲインで
増幅するとともにその直流電圧成分をレベルシフトし
て、前記プッシュプル出力回路を構成する一方のMOS
出力段トランジスタのゲートに入力するゲインドレベル
シフタを有することを特徴とする。
【0032】本発明の実施態様によれば、前記ゲインド
レベルシフタが、前記差動増幅回路からの出力電圧の信
号成分をある一定のゲインで増幅して出力する第1のソ
ース接地増幅回路と、前記第1のソース接地増幅回路か
らの出力電圧の信号成分をある一定のゲインで増幅して
出力する第2のソース接地増幅回路とから構成される。
レベルシフタが、前記差動増幅回路からの出力電圧の信
号成分をある一定のゲインで増幅して出力する第1のソ
ース接地増幅回路と、前記第1のソース接地増幅回路か
らの出力電圧の信号成分をある一定のゲインで増幅して
出力する第2のソース接地増幅回路とから構成される。
【0033】また、本発明の実施態様によれば、前記第
1のソース接地増幅回路が、前記差動増幅回路からの出
力電圧をゲートに入力し、ソースが正電源に接続された
第1のPチャネルMOSトランジスタと、ソースが前記
正電源に接続され、ゲートおよびドレインが前記第1の
PチャネルMOSトランジスタのドレインに接続され、
ドレインの電圧を出力電圧とする第2のPチャネルMO
Sトランジスタと、前記第1および第2のPチャネルM
OSトランジスタのドレインとグランドとの間に設けら
れた第1の電流源とから構成されている。
1のソース接地増幅回路が、前記差動増幅回路からの出
力電圧をゲートに入力し、ソースが正電源に接続された
第1のPチャネルMOSトランジスタと、ソースが前記
正電源に接続され、ゲートおよびドレインが前記第1の
PチャネルMOSトランジスタのドレインに接続され、
ドレインの電圧を出力電圧とする第2のPチャネルMO
Sトランジスタと、前記第1および第2のPチャネルM
OSトランジスタのドレインとグランドとの間に設けら
れた第1の電流源とから構成されている。
【0034】また、本発明の実施態様によれば、前記第
2のソース接地増幅回路が、前記第1のソース接地増幅
回路から出力された電圧をゲートに入力し、ソースが前
記正電源に接続され、ドレインの電圧を出力電圧とする
第3のPチャネルMOSトランジスタと、前記第3のP
チャネルMOSトランジスタのドレインとグランドとの
間に設けられた第2の電流源とから構成されている。
2のソース接地増幅回路が、前記第1のソース接地増幅
回路から出力された電圧をゲートに入力し、ソースが前
記正電源に接続され、ドレインの電圧を出力電圧とする
第3のPチャネルMOSトランジスタと、前記第3のP
チャネルMOSトランジスタのドレインとグランドとの
間に設けられた第2の電流源とから構成されている。
【0035】本発明は、一方のMOS出力段トランジス
タをゲインの高い第1および第2のソース接地増幅回路
で駆動するようにして、一方のMOS出力段トランジス
タのゲートには正電源までの電圧を印加することができ
るようにしたものである。したがって、一方のMOS出
力段トランジスタのゲート・ソース間電圧はしきい値電
圧に対して十分大きな値を得ることができ、少ないアイ
ドリング電流で大きな負荷を駆動することができる。
タをゲインの高い第1および第2のソース接地増幅回路
で駆動するようにして、一方のMOS出力段トランジス
タのゲートには正電源までの電圧を印加することができ
るようにしたものである。したがって、一方のMOS出
力段トランジスタのゲート・ソース間電圧はしきい値電
圧に対して十分大きな値を得ることができ、少ないアイ
ドリング電流で大きな負荷を駆動することができる。
【0036】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【0037】(第1の実施形態)図1は本発明の第1の
実施形態の演算増幅器の回路図である。図6中と同番号
は同じ構成要素を示す。
実施形態の演算増幅器の回路図である。図6中と同番号
は同じ構成要素を示す。
【0038】本実施形態の演算増幅器は、図6の第1の
従来の演算増幅器に対して、ソースフォロワ63をゲイ
ンドレベルシフタ4に置き換えたものである。
従来の演算増幅器に対して、ソースフォロワ63をゲイ
ンドレベルシフタ4に置き換えたものである。
【0039】ゲインドレベルシフタ4は、ソース接地増
幅回路2とソース接地増幅回路3とから構成されてい
る。
幅回路2とソース接地増幅回路3とから構成されてい
る。
【0040】ソース接地増幅回路2は、差動増幅回路1
からの出力電圧をゲートに入力し、ソースが正電源Vd
dに接続されたPチャネルMOSトランジスタ16と、
ソースが正電源Vddに接続され、ゲートおよびドレイ
ンがPチャネルMOSトランジスタ16のドレインに接
続され、ドレインの電圧を出力電圧とするPチャネルM
OSトランジスタ17と、PチャネルMOSトランジス
タ16、17のドレインとグランドとの間に設けられた
電流源18とから構成されている。
からの出力電圧をゲートに入力し、ソースが正電源Vd
dに接続されたPチャネルMOSトランジスタ16と、
ソースが正電源Vddに接続され、ゲートおよびドレイ
ンがPチャネルMOSトランジスタ16のドレインに接
続され、ドレインの電圧を出力電圧とするPチャネルM
OSトランジスタ17と、PチャネルMOSトランジス
タ16、17のドレインとグランドとの間に設けられた
電流源18とから構成されている。
【0041】また、ソース接地増幅回路3は、ソース接
地増幅回路2から出力された電圧をゲートに入力し、ソ
ースが正電源Vddに接続され、ドレインの電圧を出力
電圧とするPチャネルMOSトランジスタ20と、Pチ
ャネルMOSトランジスタ20のドレインとグランドと
の間に設けられた電流源19とから構成されている。
地増幅回路2から出力された電圧をゲートに入力し、ソ
ースが正電源Vddに接続され、ドレインの電圧を出力
電圧とするPチャネルMOSトランジスタ20と、Pチ
ャネルMOSトランジスタ20のドレインとグランドと
の間に設けられた電流源19とから構成されている。
【0042】一般的にソース接地増幅回路では出力電圧
の位相は入力に対して反転しているため、本実施形態で
は、2つのソース接地増幅回路2、3を設けることによ
り、差動増幅回路1からの出力電圧の位相と同相の信号
をプッシュプル出力回路5に入力するようにしている。
の位相は入力に対して反転しているため、本実施形態で
は、2つのソース接地増幅回路2、3を設けることによ
り、差動増幅回路1からの出力電圧の位相と同相の信号
をプッシュプル出力回路5に入力するようにしている。
【0043】次に、本実施形態の動作について図1を参
照して説明する。
照して説明する。
【0044】PチャネルMOSトランジスタ16、17
の動作点を各々のゲート・ソース間電圧Vgsが等しく
なるように設定しているので、PチャネルMOSトラン
ジスタ16、17のアイドリング電流は電流源18の電
流の半分つまりI18/2となる。そして、差動増幅回路
1から出力された信号によりPチャネルMOSトランジ
スタ16のゲート電圧が変化するため、PチャネルMO
Sトランジスタ16のソース・ドレイン間を流れる電流
は変化し、同じ電流源18から電流が供給されているP
チャネルMOSトランジスタ17のソース・ドレイン間
を流れる電流も変化する。そして、PチャネルMOSト
ランジスタ17、20はカレントミラーを構成している
ためPチャネルMOSトランジスタ17のソース・ドレ
イン間を流れる電流と同じ電流値の電流がPチャネルM
OSトランジスタ20のソース・ドレイン間を流れるこ
とになる。
の動作点を各々のゲート・ソース間電圧Vgsが等しく
なるように設定しているので、PチャネルMOSトラン
ジスタ16、17のアイドリング電流は電流源18の電
流の半分つまりI18/2となる。そして、差動増幅回路
1から出力された信号によりPチャネルMOSトランジ
スタ16のゲート電圧が変化するため、PチャネルMO
Sトランジスタ16のソース・ドレイン間を流れる電流
は変化し、同じ電流源18から電流が供給されているP
チャネルMOSトランジスタ17のソース・ドレイン間
を流れる電流も変化する。そして、PチャネルMOSト
ランジスタ17、20はカレントミラーを構成している
ためPチャネルMOSトランジスタ17のソース・ドレ
イン間を流れる電流と同じ電流値の電流がPチャネルM
OSトランジスタ20のソース・ドレイン間を流れるこ
とになる。
【0045】このようにして、差動増幅回路1から出力
された出力電圧は、ゲインドレベルシフタ4によりその
信号成分が増幅されるとともに直流電圧がレベルシフト
された後にPチャネルMOSトランジスタ22のゲート
に入力される。
された出力電圧は、ゲインドレベルシフタ4によりその
信号成分が増幅されるとともに直流電圧がレベルシフト
された後にPチャネルMOSトランジスタ22のゲート
に入力される。
【0046】本実施形態の演算増幅器では、Nチャネル
MOS出力段トランジスタ22をゲインの高いソース接
地増幅回路2、3で駆動するため、NチャネルMOS出
力段トランジスタ22のゲートには正電源Vddまでの
電圧を印加することができる。そのため、NチャネルM
OS出力段トランジスタ22のゲート・ソース間電圧V
gsはしきい値電圧Vtnに対して十分大きな値を得るこ
とができ、少ないアイドリング電流で大きな負荷を駆動
することができる。
MOS出力段トランジスタ22をゲインの高いソース接
地増幅回路2、3で駆動するため、NチャネルMOS出
力段トランジスタ22のゲートには正電源Vddまでの
電圧を印加することができる。そのため、NチャネルM
OS出力段トランジスタ22のゲート・ソース間電圧V
gsはしきい値電圧Vtnに対して十分大きな値を得るこ
とができ、少ないアイドリング電流で大きな負荷を駆動
することができる。
【0047】この本実施形態の演算増幅器におけるNチ
ャネルMOS出力段トランジスタ22の動作を図7の測
定回路を用いて測定した波形を図2に示す。
ャネルMOS出力段トランジスタ22の動作を図7の測
定回路を用いて測定した波形を図2に示す。
【0048】この図では、NチャネルMOS出力段トラ
ンジスタ22のゲート電圧はクリップしていないので、
出力端子(OUT)の電圧はきれいな正弦波となってい
る。この図を従来の演算増幅器の波形を示した図8と比
較すると、NチャネルMOS出力段トランジスタ22の
引き込み電流がクリップせずに負荷を駆動していること
がわかる。
ンジスタ22のゲート電圧はクリップしていないので、
出力端子(OUT)の電圧はきれいな正弦波となってい
る。この図を従来の演算増幅器の波形を示した図8と比
較すると、NチャネルMOS出力段トランジスタ22の
引き込み電流がクリップせずに負荷を駆動していること
がわかる。
【0049】また、ソース接地増幅回路3の負荷である
電流源19は、通常NチャネルMOSトランジスタで構
成されるため、このNチャネルMOSトランジスタのし
きい値電圧Vtnが高くなるとNチャネルMOS出力段ト
ランジスタ22のゲート電圧も高くなるためしきい値電
圧の変動の影響を受けにくい。
電流源19は、通常NチャネルMOSトランジスタで構
成されるため、このNチャネルMOSトランジスタのし
きい値電圧Vtnが高くなるとNチャネルMOS出力段ト
ランジスタ22のゲート電圧も高くなるためしきい値電
圧の変動の影響を受けにくい。
【0050】また、図10の従来の第2の演算増幅器と
異なり、本実施形態の演算増幅器は単一の差動増幅回路
1により出力段トランジスタ21、22の動作点を決定
するため、オフセット電圧に対する感度が低くなってい
る。
異なり、本実施形態の演算増幅器は単一の差動増幅回路
1により出力段トランジスタ21、22の動作点を決定
するため、オフセット電圧に対する感度が低くなってい
る。
【0051】このオフセット感度を測定するため図3の
測定回路を用いてオフセット電圧に対する出力電流の変
化を測定した結果を図4に示す。図4では、図11に示
した第2の従来の演算増幅器の出力電流のグラフと比較
して示している。
測定回路を用いてオフセット電圧に対する出力電流の変
化を測定した結果を図4に示す。図4では、図11に示
した第2の従来の演算増幅器の出力電流のグラフと比較
して示している。
【0052】この図3の測定回路では、図10と同様
に、非反転入力端子(+IN)と差動増幅回路1の反転
入力端子との間に可変電圧源31を挿入しオフセットを
強制的に発生させるものである。そして、この演算増幅
器の反転入力端子(−IN)と出力端子(OUT)を接
続しゲインゼロのバッファとして動作させ、非反転入力
端子(+IN)に入力電圧Vinを入力して出力電流を測
定する。
に、非反転入力端子(+IN)と差動増幅回路1の反転
入力端子との間に可変電圧源31を挿入しオフセットを
強制的に発生させるものである。そして、この演算増幅
器の反転入力端子(−IN)と出力端子(OUT)を接
続しゲインゼロのバッファとして動作させ、非反転入力
端子(+IN)に入力電圧Vinを入力して出力電流を測
定する。
【0053】そして、可変電圧源31の電圧つまりオフ
セット電圧を変化させ出力電流を測定したグラフが図4
である。この図を参照すると、従来の演算増幅器ではオ
フセット電圧Voffが増加すると出力電流もそれにつれ
て増加していたものが、本実施形態の演算増幅器ではオ
フセット電圧Voffが増加しても出力電流は変化しない
ことがわかる。
セット電圧を変化させ出力電流を測定したグラフが図4
である。この図を参照すると、従来の演算増幅器ではオ
フセット電圧Voffが増加すると出力電流もそれにつれ
て増加していたものが、本実施形態の演算増幅器ではオ
フセット電圧Voffが増加しても出力電流は変化しない
ことがわかる。
【0054】このオフセット電圧Voffが増加しても出
力電流が増加しないしくみを図3を用いて説明する。
力電流が増加しないしくみを図3を用いて説明する。
【0055】先ず、可変電圧源31の出力であるオフセ
ット電圧Voffが増加すると、オフセット電圧Voffを反
転入力端子に入力している差動増幅回路1の出力電圧は
減少し、PチャネルMOS出力段トランジスタ21のゲ
ートに入力される電圧が減少する()。また、ゲイン
ドレベルシフタ4に入力される電圧も減少するため、N
チャネルMOS出力段トランジスタ22のゲートに入力
される電圧も減少する()。これらのことにより出力
端子(OUT)から出力される電圧は増加する()。
そのため、反転入力端子(−IN)に入力される電圧も
増加し、差動増幅回路1の非反転入力端子に入力される
電圧は増加する()。そして、このことにより差動増
幅回路1の出力は増加する()。ここで、差動増幅回
路1の出力ではオフセット電圧Voffによって減少した
電圧()と増加した電圧()が打ち消しあいオフセ
ット電圧Voffに起因する出力電流の変化は発生しな
い。
ット電圧Voffが増加すると、オフセット電圧Voffを反
転入力端子に入力している差動増幅回路1の出力電圧は
減少し、PチャネルMOS出力段トランジスタ21のゲ
ートに入力される電圧が減少する()。また、ゲイン
ドレベルシフタ4に入力される電圧も減少するため、N
チャネルMOS出力段トランジスタ22のゲートに入力
される電圧も減少する()。これらのことにより出力
端子(OUT)から出力される電圧は増加する()。
そのため、反転入力端子(−IN)に入力される電圧も
増加し、差動増幅回路1の非反転入力端子に入力される
電圧は増加する()。そして、このことにより差動増
幅回路1の出力は増加する()。ここで、差動増幅回
路1の出力ではオフセット電圧Voffによって減少した
電圧()と増加した電圧()が打ち消しあいオフセ
ット電圧Voffに起因する出力電流の変化は発生しな
い。
【0056】(第2の実施形態)次に、本発明の第2の
実施形態の演算増幅器について説明する。
実施形態の演算増幅器について説明する。
【0057】図6は、本実施形態の演算増幅器の回路図
である。図1中と同番号は同じ構成要素を示す。上記第
1の実施形態では、差動入力された電圧を増幅して1つ
の出力とする演算増幅器であったが、本実施形態は、差
動入力された電圧を増幅して2つの出力とする全差動増
幅を行う演算増幅器を構成するものである。
である。図1中と同番号は同じ構成要素を示す。上記第
1の実施形態では、差動入力された電圧を増幅して1つ
の出力とする演算増幅器であったが、本実施形態は、差
動入力された電圧を増幅して2つの出力とする全差動増
幅を行う演算増幅器を構成するものである。
【0058】本実施形態では、差動増幅回路52からの
出力を差動で取り出し、一方の出力に対して図1と同様
なゲインドレベルシフタ4およびコンデンサ23、出力
段トランジスタ21、22からなるプッシュプル出力回
路を設けその出力を出力端子(+OUT)とし、他方の
出力に対して図1と同様なゲインドレベルシフタ4aお
よびコンデンサ23a、出力段トランジスタ21a、2
2aからなるプッシュプル出力回路を設けその出力を出
力端子(−OUT)としている。そして、2つの出力端
子(+OUT、−OUT)間にCMFB(Common
Mode Feedback Circuit)51
を設けたものである。
出力を差動で取り出し、一方の出力に対して図1と同様
なゲインドレベルシフタ4およびコンデンサ23、出力
段トランジスタ21、22からなるプッシュプル出力回
路を設けその出力を出力端子(+OUT)とし、他方の
出力に対して図1と同様なゲインドレベルシフタ4aお
よびコンデンサ23a、出力段トランジスタ21a、2
2aからなるプッシュプル出力回路を設けその出力を出
力端子(−OUT)としている。そして、2つの出力端
子(+OUT、−OUT)間にCMFB(Common
Mode Feedback Circuit)51
を設けたものである。
【0059】差動増幅回路52は、図1の差動増幅回路
1に対して、PチャネルMOSトランジスタ11のゲー
トとドレインが接続されていないとともに、CMFB5
1からの出力をPチャネルMOSトランジスタ11、1
2のゲートに入力しているものである。
1に対して、PチャネルMOSトランジスタ11のゲー
トとドレインが接続されていないとともに、CMFB5
1からの出力をPチャネルMOSトランジスタ11、1
2のゲートに入力しているものである。
【0060】このCMFB51は、2つの出力端子(+
OUT、−OUT)間の電位を分割して一定のゲインで
差動増幅回路52のPチャネルMOSトランジスタ1
1、12のゲートに帰還する回路であり、同相信号が入
力された際に中点電位を設定するための回路である。
OUT、−OUT)間の電位を分割して一定のゲインで
差動増幅回路52のPチャネルMOSトランジスタ1
1、12のゲートに帰還する回路であり、同相信号が入
力された際に中点電位を設定するための回路である。
【0061】本実施形態では、全差動の演算増幅器にお
いても上記第1の実施形態と同様な効果を得ることがで
きる。
いても上記第1の実施形態と同様な効果を得ることがで
きる。
【0062】上記第1および第2の実施形態においてP
チャネルMOSトランジスタをNチャネルMOSトラン
ジスタに変更し、NチャネルMOSトランジスタをPチ
ャネルMOSトランジスタに変更しても同様な効果を有
する演算増幅器を構成することができるものである。
チャネルMOSトランジスタをNチャネルMOSトラン
ジスタに変更し、NチャネルMOSトランジスタをPチ
ャネルMOSトランジスタに変更しても同様な効果を有
する演算増幅器を構成することができるものである。
【0063】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 (1)少ないアイドリング電流で大きな負荷を駆動する
ことができるとともに入力オフセット感度を低くするこ
とができる。 (2)しきい値電圧が変動しても出力段トランジスタの
アイドリング電流が変動しない。
ような効果を有する。 (1)少ないアイドリング電流で大きな負荷を駆動する
ことができるとともに入力オフセット感度を低くするこ
とができる。 (2)しきい値電圧が変動しても出力段トランジスタの
アイドリング電流が変動しない。
【図1】本発明の第1の実施形態の演算増幅器の回路図
である。
である。
【図2】図7の測定回路を用いて測定した出力波形を示
した図である。
した図である。
【図3】図1の演算増幅器におけるオフセットの影響を
測定するための測定回路である。
測定するための測定回路である。
【図4】図3の測定回路を用いて測定した出力電流のグ
ラフを図11の第2の従来の演算増幅器の出力電流のグ
ラフと比較して示した図である。
ラフを図11の第2の従来の演算増幅器の出力電流のグ
ラフと比較して示した図である。
【図5】本発明の第2の実施形態の演算増幅器の回路図
である。
である。
【図6】第1の従来の演算増幅器の回路図である。
【図7】図6の第1の従来の演算増幅器の出力波形を測
定するための測定回路を示した図である。
定するための測定回路を示した図である。
【図8】図7の測定回路を用いて測定した出力波形を示
した図である。
した図である。
【図9】第2の従来の演算増幅器の回路図である。
【図10】図9の演算増幅器におけるオフセットの影響
を測定するための測定回路である。
を測定するための測定回路である。
【図11】図10の測定回路を用いて測定した出力電流
のグラフを示した図である。
のグラフを示した図である。
【符号の説明】 1 差動増幅回路 2、3 ソース接地増幅回路 4、4a ゲインドレベルシフタ 5 プッシュプル出力回路 11、12 PチャネルMOSトランジスタ 13、14 NチャネルMOSトランジスタ 15 電流源 16、17 PチャネルMOSトランジスタ 18、19 電流源 20、21、21a PチャネルMOS出力段トラン
ジスタ 22、22a NチャネルMOS出力段トランジスタ 23、23a コンデンサ 31 可変電圧源 51 CMFB 52 差動増幅回路 63 ソース接地増幅回路 64 NチャネルMOSトランジスタ 65 電流源 101、102 差動増幅回路 103 PチャネルMOS出力段トランジスタ 104 NチャネルMOS出力段トランジスタ 105、106 コンデンサ
ジスタ 22、22a NチャネルMOS出力段トランジスタ 23、23a コンデンサ 31 可変電圧源 51 CMFB 52 差動増幅回路 63 ソース接地増幅回路 64 NチャネルMOSトランジスタ 65 電流源 101、102 差動増幅回路 103 PチャネルMOS出力段トランジスタ 104 NチャネルMOS出力段トランジスタ 105、106 コンデンサ
Claims (6)
- 【請求項1】 2つの入力端子より入力された電圧の差
動増幅を行い出力する差動増幅回路と、 2つのMOS出力段トランジスタにより構成され、前記
差動増幅回路からの出力電圧により駆動されるプッシュ
プル出力回路とを有する演算増幅器において、 前記差動増幅回路からの出力電圧の信号成分をある一定
のゲインで増幅するとともにその直流電圧成分をレベル
シフトして、前記プッシュプル出力回路を構成する一方
のMOS出力段トランジスタのゲートに入力するゲイン
ドレベルシフタを有することを特徴とする演算増幅器。 - 【請求項2】 前記ゲインドレベルシフタが、 前記差動増幅回路からの出力電圧の信号成分をある一定
のゲインで増幅して出力する第1のソース接地増幅回路
と、 前記第1のソース接地増幅回路からの出力電圧の信号成
分をある一定のゲインで増幅して出力する第2のソース
接地増幅回路とから構成される請求項1記載の演算増幅
器。 - 【請求項3】 前記第1のソース接地増幅回路が、 前記差動増幅回路からの出力電圧をゲートに入力し、ソ
ースが正電源に接続された第1のPチャネルMOSトラ
ンジスタと、 ソースが前記正電源に接続され、ゲートおよびドレイン
が前記第1のPチャネルMOSトランジスタのドレイン
に接続され、ドレインの電圧を出力電圧とする第2のP
チャネルMOSトランジスタと、 前記第1および第2のPチャネルMOSトランジスタの
ドレインとグランドとの間に設けられた第1の電流源と
から構成されている請求項2記載の演算増幅器。 - 【請求項4】 前記第2のソース接地増幅回路が、 前記第1のソース接地増幅回路から出力された電圧をゲ
ートに入力し、ソースが前記正電源に接続され、ドレイ
ンの電圧を出力電圧とする第3のPチャネルMOSトラ
ンジスタと、 前記第3のPチャネルMOSトランジスタのドレインと
グランドとの間に設けられた第2の電流源とから構成さ
れている請求項2または3記載の演算増幅器。 - 【請求項5】 前記第1のソース接地増幅回路が、 前記差動増幅回路からの出力電圧をゲートに入力し、ソ
ースがグランドに接続された第1のNチャネルMOSト
ランジスタと、 ソースがグランドに接続され、ゲートおよびドレインが
前記第1のNチャネルMOSトランジスタのドレインに
接続され、ドレインの電圧を出力電圧とする第2のNチ
ャネルMOSトランジスタと、 前記第1および第2のNチャネルMOSトランジスタの
ドレインと正電源との間に設けられた第1の電流源とか
ら構成されている請求項2記載の演算増幅器。 - 【請求項6】 前記第2のソース接地増幅回路が、 前記第1のソース接地増幅回路から出力された電圧をゲ
ートに入力し、ソースがグランドに接続され、ドレイン
の電圧を出力電圧とする第3のNチャネルMOSトラン
ジスタと、 前記第3のNチャネルMOSトランジスタのドレインと
前記正電源との間に設けられた第2の電流源とから構成
されている請求項2または5記載の演算増幅器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09280716A JP3099788B2 (ja) | 1997-10-14 | 1997-10-14 | 演算増幅器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09280716A JP3099788B2 (ja) | 1997-10-14 | 1997-10-14 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11122055A true JPH11122055A (ja) | 1999-04-30 |
JP3099788B2 JP3099788B2 (ja) | 2000-10-16 |
Family
ID=17628962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09280716A Expired - Fee Related JP3099788B2 (ja) | 1997-10-14 | 1997-10-14 | 演算増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3099788B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100783445B1 (ko) * | 2001-08-17 | 2007-12-07 | 후지쯔 가부시끼가이샤 | 오프셋 캔슬 기능을 갖는 연산 증폭기 |
CN111026222A (zh) * | 2019-12-19 | 2020-04-17 | 西安航天民芯科技有限公司 | 一种基于开关电容的电压基准源电路 |
CN116373180A (zh) * | 2023-03-19 | 2023-07-04 | 珩星电子(连云港)股份有限公司 | 一种线缆冷却组件 |
-
1997
- 1997-10-14 JP JP09280716A patent/JP3099788B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100783445B1 (ko) * | 2001-08-17 | 2007-12-07 | 후지쯔 가부시끼가이샤 | 오프셋 캔슬 기능을 갖는 연산 증폭기 |
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