JP3490303B2 - 半導体装置の実装体 - Google Patents
半導体装置の実装体Info
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Description
ルを用いた立体配線を有する多層配線板の両面に半導体
素子を実装して形成される半導体装置の実装体に関す
る。
図るために、単体の半導体素子に複数の電子回路を組み
込んだ半導体素子の開発が行われているが、現実には半
導体材料、プロセス、デザインルール等の制限からすべ
ての機能を単体の半導体素子に持たせることは困難であ
り、複数の半導体素子を使用することが必要な場合が多
い。かかる場合には、小型化と高速化を図るために、図
19に示すように、半導体素子同士を電極部を用いて直
接接続するチップ・オン・チップの構成が用いられる。
図中、1は第1の半導体素子、2は第1の半導体素子1
に形成した電極端子、3は第2の半導体素子、4は第2
の半導体素子3に形成した電極端子、10ははんだ等の
主に導電性金属材料からなる接合部、11は硬化した絶
縁性樹脂である。このように、チップ・オン・チップ構
成とすることで素子間の配線長が短縮でき、電気信号の
伝達遅延が少くなり、半導体装置の高速化が可能となる
とともに、半導体素子を積層配置するため、半導体装置
の小型化も可能となる。
ン・チップ構成では、接合部10を介して第1の半導体
素子1と第2の半導体素子3とを電気的に接続する場
合、各半導体素子の電極端子2、3を夫々対向する位置
に配置しておくことが必要となる。このため、汎用の半
導体素子を利用することができず、予め電極端子2、3
の位置を考慮して設計された半導体素子の使用が必要と
なり、半導体素子の設計開発が別途、不可欠となる。ま
た、第1、第2の半導体素子の電極端子2、3の位置が
限定されるため、半導体装置の小型化が困難な場合もあ
り、これは製造歩留まりの低下にもつながる。そこで、
本発明は、チップ・オン・チップ構成を用いずに、汎用
の半導体素子を用いることにより、高速動作、小型化を
可能とした半導体装置を提供することを目的とする。特
に、半導体素子の電極配置が、エリアアレイ型であるC
PU等の半導体素子を用いた場合であっても、配線長が
長くならず、高速動作、小型化を可能とした半導体装置
を提供することを目的とする。
研究の結果、汎用の半導体装置をインナバイアホールを
用いた立体配線を有する多層配線板の両側に、該多層配
線板を介して対向するように実装し、互いに電極端子間
を接続することにより、半導体素子の高速動作を維持し
ながら、小型化された半導体装置の作製が可能となるこ
と、特に、かかる立体配線を用いることにより、エリア
アレイ型の電極配置を有する半導体素子であっても、配
線長を長くすることなく半導体装置の作製が可能となる
ことを見出し、本発明を完成した。
とが交互に積層され、各絶縁層を貫通して設けられた複
数のインナバイアホールを介して該絶縁層の両面に設け
られた該回路パターン層が電気的に接続された立体配線
を備えた多層配線板と、上記多層配線基板上に実装され
た第1及び第2の半導体素子と、表面に回路パターンを
備えたマザー多層配線板と、上記半導体装置と上記マザ
ー多層配線板とを電気的に接続する接続手段とを備え、
上記第1および第2の半導体素子の電極端子間が上記多
層配線板の配線を介して電気的に接続され、上記多層配
線板を湾曲させることにより、上記多層配線板が上記第
2の半導体素子の裏面を覆うように接着されている半導
体装置の実装体である。このように、本発明にかかる半
導体装置では、薄層の多層配線板を介して半導体素子が
フェイスダウンでフリップチップ実装されるため、汎用
の半導体素子を使用して、チップ・オン・チップ構造に
近似の、小型化された半導体装置を形成することができ
る。特に、多層配線板では、インナバイアホールを用い
た立体配線が用いられるため、多層配線板の両面に設け
られた半導体素子を接続する配線を3次元の立体配線と
することでき、基板平面上を配線が引き回され、2次元
の配線となる通常の配線基板を用いる場合に比較して配
線長を短くすることが可能となる。また、多層配線板を
湾曲させ、半導体装置と多層配線板とを交互に積層する
ことにより、多数の半導体素子を搭載する場合でも、半
導体装置の小型化が可能となる。また、半導体素子をマ
ザー多層配線板に搭載することにより、高密度実装体の
形成が可能となるとともに、予め半導体装置を作製し、
品質、信頼性等の検査を行い、良品の半導体装置のみを
マザー多層配線板上に搭載することにより、実装体の生
産性向上を図ることが可能となる。従って、本発明を用
いることにより、汎用の半導体素子を用いた場合でも、
従来のチップ・オン・チップ構造を用いた場合と同様
に、半導体装置の小型化、配線長の短縮による電気信号
の遅延を防止した素子動作の高速化が可能となる。ま
た、半導体素子の間に多層配線板が配置されているの
で、各半導体素子の取り付け、取り外し時に、他方の半
導体素子に応力がかからず、ダメージの発生を抑えるこ
とも可能となる。
または2以上の半導体素子の上記多層配線板に垂直方向
の投影面は、重なることが好ましい。このように、その
垂直方向の投影面が重なるように多層配線板の両面に半
導体素子を実装することにより、多層配線板を構成する
絶縁基板を、剛性が小さく反り易い熱硬化型樹脂を含侵
させた繊維シートから形成した場合であっても、多層配
線板107に垂直方向(Z軸方向)への反りを少なくす
ることが可能となる。
上記第2の半導体素子の上記裏面と対向するように第3
の半導体素子がフリップチップ実装されることにより、
上記第1、第2および第3の半導体素子が夫々上記多層
配線板を介して積層されてなることを特徴とする半導体
装置でもある。このように、薄層の多層配線板を湾曲さ
せ、半導体装置と多層配線板とを交互に積層することに
より、多数の半導体素子を搭載する場合でも、半導体装
置の小型化が可能となる。
体素子のうちの少なくとも一つの半導体素子の上記電極
端子が、エリアアレイ状に配列するように形成されたこ
とを特徴とする半導体装置でもある。本発明にかかる多
層配線板では、インナバイアホールを用いた立体配線が
用いられるため、多層配線板の両面に設けられた半導体
素子間を接続する配線を3次元の立体配線とすることが
可能となる。従って、基板平面上に配線が引き回され、
配線が2次元となる通常の配線基板に比較して配線長を
短くすることが可能となる。従って、エリアアレイ状に
電極を配置した半導体素子のように、半導体素子の周辺
部のみならず、中心部付近にも電極端子を有する構造の
半導体素子を実装する場合に有効である。
面に、上記電極端子がエリアアレイ状に形成された第1
の半導体素子と、上記電極端子がペリフェラル状に形成
された第2の半導体素子とが、フェイスダウンにてフリ
ップチップ実装され、該半導体素子の該電極端子間が、
上記立体配線により接続されたことを特徴とする半導体
装置でもある。このように、本発明にかかる半導体装置
では、薄層の多層配線板を介して半導体素子がフェイス
ダウンでフリップチップ実装されるため、半導体素子を
フリップチップ実装して、小型化された半導体装置を形
成することができる。また、多層配線板では、インナバ
イアホールを用いた立体配線が用いられるため、多層配
線板の両面に設けられた半導体素子間を接続する配線を
3次元の立体配線とすることができる。このため、基板
平面上に配線が引き回され、2次元の配線となる通常の
配線基板を用いる場合に比較して配線長を短くすること
が可能となる。従って、本発明を用いることにより、エ
リアアレイ型に電極を配置した半導体素子を実装した場
合でも、半導体装置の小型化が可能となる。また、配線
長の短縮により、電気信号の遅延を防止して動作速度の
高速化が可能となるとともに、配線の低抵抗化により消
費電力の低減も可能となる。
には上記電極端子がエリアアレイ状に形成された半導体
素子がフェイスダウンにてフリップチップ実装され、該
多層配線板の他の面には電子部品が実装され、該半導体
素子の該電極端子と、該電子部品の電極端子とが、上記
立体配線により接続されたことを特徴とする半導体装置
でもある。このように、本発明にかかる半導体装置で
は、多層配線板では、インナバイアホールを用いた立体
配線が用いられるため、多層配線板の両面に夫々設けら
れた半導体素子とバイパスコンデンサ等の電子部品との
間を3次元の立体配線で接続できるため、基板平面上に
配線が引き回され、2次元の配線となる通常の配線基板
を用いる場合に比較して、配線長を短くすることが可能
となる。従って、高速駆動時のノイズ成分の除去を有効
に行うことができる。特に、エリアアレイ状に電極が配
列された半導体素子の中央部の電極と、電子部品とを接
続する場合に、従来の配線基板を用いる場合に比べて大
幅に配線長を短くすることが可能となる。
ることが好ましい。電子部品としてバイパスコンデンサ
を用いる場合には、配線長を短くすることによって配線
部のノイズを低減することにより、バイパスコンデンサ
によるノイズの除去を有効に行うことが可能となる
り、ここでは、片面に2つの半導体素子を、もう片面に
は1つの半導体素子を夫々搭載した半導体装置を示す。
図1(a)は、半導体装置の斜視図、図1(b)は、図
1(a)に示す半導体装置の、I−I'における断面図
である。図中、101は第1の半導体素子、102は第
1の半導体素子101の素子形成面に形成された電極端
子、103は第2の半導体素子、105は第3の半導体
素子、104、106は各々の半導体素子に形成された
電極端子、107は多層配線板、108は多層配線板に
形成した表層の回路パターン、109はインナービアホ
ールである。また、110は半導体素子101、10
3、105と多層配線板107の表層の回路パターン1
08とを電気的に接続する接合部で、111は絶縁性の
熱硬化性樹脂である。
ず、3つの半導体素子101、103、105を準備
し、電極端子102、104、106面上にワイヤーボ
ンディング装置を利用してAuのボールバンプを形成し
た後、その頂頭部に必要量の導電性接着剤を付着させ
る。かかる導電性接着剤は、Ag、Cu、Ni等の導電
性金属の粉末と樹脂との混合物からなる。このようにし
て導電性接着剤を付着させてAu等のボールバンプを形
成した半導体素子101、103は、多層配線板107
の表面上に、半導体素子105は、多層配線板107の
裏面上に、夫々多層配線板107を介して対向するよう
に、順次フェースダウンにてフリップチップ実装され、
加熱処理により接着剤が硬化され、多層配線板107上
に接着される。
の半導体素子101、第2の半導体素子103、第3の
半導体素子105の裏面に設けられたバンプの配置を、
図2(c)(d)に、これらの半導体素子が実装される
多層配線板107の上面および裏面の回路パターンを、
夫々示す。第1の半導体素子101の裏面に形成された
バンプa1、a2、a3・・・および第2の半導体素子
103の裏面に形成されたバンプb1、b2、b3・・
・は、夫々多層配線板107の上面の電極x1、x2、
x3、・・・、およびx11、x12、x13・・・に
接続される。一方、第3の半導体素子105の裏面に形
成されたバンプc1、c2、c3・・・は、多層配線板
107の下面の電極y1、y2、y3・・・に接続され
る。更に、多層配線板107の立体配線により、多層配
線板107の上面および下面に形成された電極x1とy
1、x2とy2、x3とy3・・・の間が夫々電気的に
接続されている。従って、多層配線板107の両面に第
1および第2の半導体素子101、102および第3の
半導体素子105を夫々実装することにより、各半導体
素子の電極端子間が多層配線板107の立体配線を介し
て電気的に接続され、従来のチップ・オン・チップ構造
に近似した積層構造を形成することが可能となる。尚、
導電性接着剤を硬化させ、半導体素子101、103、
105を多層配線板107上に固定した後、電気的検査
を施して各半導体素子が良品であることが確認される。
と多層配線板107との間隙に絶縁性の熱硬化性樹脂1
11を充填後、加熱処理により熱硬化性樹脂111を完
全に硬化させ、機械的強度を高め、接続品質を高める。
もし、上記電気的検査において、半導体素子が不良品と
判断されれば、その半導体素子のみ取り外され、新たな
半導体素子と交換される。この際、上記導電性接着剤の
接着強度を必要最小限に調整することで、半導体素子を
容易に取り外すことが可能となる。かかる接着強度とし
ては、1バンプ当たり、3×106〜30×106N/m
2程度が好ましい。
68345号公報に記載されている、樹脂含浸繊維シー
トからなる絶縁基板と回路パターンとが交互に積層さ
れ、絶縁基板を貫通して設けられた導電性のインナバイ
アホールと上記回路パターンとが電気的に接続された立
体配線を形成する多層配線板が用いられる。特に、多層
配線板107の絶縁基板は、熱硬化型樹脂を含侵させた
ガラス布やアラミド布等の繊維シートより構成されるこ
とが好ましい。これは、セラミック等の無機材料を絶縁
基板に用いた配線板に比べ、熱硬化型樹脂を含侵させた
繊維シートの方がヤング率が小さいため、搭載する半導
体素子や接続部の受ける応力が軽減されるためである。
また、ガラス布やアラミド布等の充填材を含むことによ
り、熱膨張係数を小さくすることができるため、これに
よっても半導体素子や接続部が受ける熱応力を低減する
ことができる。以上のように、多層配線板107の絶縁
基板を構成する材料に、熱硬化型樹脂を含侵させたガラ
ス布やアラミド布等の繊維シートを用いることにより、
半導体素子や接続部の受ける応力が低減され、高品質な
半導体装置の形成が可能となる。
置を、第1の半導体素子101側から見た場合の平面図
であり、図中、図1と同一符号は、同一または相当箇所
を示す。図3からわかるように、本参考例では、半導体
素子101、103の多層配線板107の配線形成面に
対して垂直方向(Z方向とする)の投影面は、裏面に搭
載される半導体素子105の多層配線板107の配線形
成面に対して垂直方向の投影面と少なくとも一部で重な
った構成となっている。半導体素子101、103、1
05をかかる構成にかかる配置することで、本発明にか
かる半導体装置は、多層配線板107を挟んで、Z方向
に対してほぼ対称な構成となる。このように、多層配線
板107を挟んで半導体素子101、103、105が
Z方向に対してほぼ対称に配置されることにより、多層
配線板107の絶縁基板を、剛性が小さく、反り易い熱
硬化型樹脂を含侵させた繊維シートから形成した場合で
あっても、Z軸方向への反りを少なくすることが可能と
なる。これにより、本参考例1にかかる半導体装置を、
反りの少ない状態で形成することができるため、他の配
線基板への搭載が容易となり、また搭載後の残留応力も
少なくすることが可能となる。
よび第2の半導体素子101、103と第3の半導体素
子105との電気的な接続を、多層配線板107を介し
て行うため、各半導体素子に形成された電極端子の配置
に関係なく素子間の接続が可能である。従って、汎用の
半導体素子をそのまま使用して、チップ・オン・チップ
方式に類似の接続を行うことが可能となる。また、通常
のスルーホールを形成して層間接続を形成する従来構造
の配線基板を用いて半導体素子を接続する場合と比較す
ると、多層配線板107を用いた場合には、インナバイ
アホールを用いた立体配線の形成が可能であり、配線密
度が高くでき、層間接続の自由度も大きくなるため、配
線の引き回しが容易となる。従って、同じ半導体素子間
の配線を行う場合、多層配線板107を用いた方が、積
層する絶縁層の層数が減り、配線長を短くできるため、
半導体装置の小型化が可能となるとともに、配線長が短
く、半導体装置の高速化を図る上でも有利となる。ま
た、半導体素子同士を直接接続しないため、一の半導体
素子の取り付け、取り外しに際し、他の半導体素子に与
えるダメージ、例えば半導体素子のリード部にかかる応
力によるダメージの発生をなくすことができる。更に、
多層配線板107を挟んで半導体素子101、103、
105がZ方向に対してほぼ対称に配置されることによ
り、多層配線板107の絶縁基板を、剛性が小さく反り
易い熱硬化型樹脂を含侵させた繊維シートから形成した
場合であっても、多層配線板107のZ軸方向への反り
を少なくすることが可能となる。尚、本実施の形態で
は、半導体素子の接合部110を、半導体素子の電極端
子に形成したAuボールバンプと導電性接着剤とを用い
て形成したが、バンプはワイヤーボンディング方式以外
のめっき等の方式を用いて形成しても良く、その際、A
u以外の導電性材料で構成しても良い。また、導電性接
着剤の代わりに、クリームはんだを用いても良い。ま
た、モトローラ社の採用するC4プロセスのようなはん
だバンプを用いた構成としてもよい。なお、バンプは多
層配線板107上に形成しても良く、バンプの代わり
に、異方性導電フィルム(ACF)等を用いてもよい。
但し、異方性導電フィルムを用いる場合には、不良半導
体素子の交換は、必要に応じて局所的に異方性導電フィ
ルムを加熱して行うこととなる。
装体の断面図である。図中、図1と同一符号は、同一ま
たは相当箇所を示し、112は半導体装置を搭載するマ
ザー配線板、113はその表層に形成された回路パター
ン、114は多層配線板とマザー多層配線板とを電気的
に接続するためのAuワイヤーである。本参考例にかか
る実装体は、図4に示すように、電気検査にて良品と判
断された半導体素子101等を搭載した多層配線板10
7からなる半導体装置を、マザー多層配線板112の所
定の位置に、第3の半導体素子105の裏面をマザー多
層配線板112上に接着剤等により接着して固定した
後、Auワイヤー114を用いて、多層配線板107の
表面の回路パターン108とマザー多層配線板112の
表面のように回路パターン113を接続して作製する。
本参考例によれば、品質が高く、Z軸方向への反りの少
ない半導体装置を、マザー多層配線板上に搭載すること
となるため、極めて品質および生産性の高い半導体装置
の実装体の作製が可能とある。また、上記半導体装置に
搭載される半導体素子101、103、105は、Z軸
方向に積層された構成となるため、マザー配線板の面積
を小さくすることができ、小型化が必要となる電子機器
への応用が可能となる。尚、図4では、多層配線板10
7とマザー多層配線板112との電気的接続手段とし
て、Auワイヤー114を用いたが、Auワイヤー11
4の代わりに、TAB(Tape Automoted
Bonding)等を利用しても良い。特に、本参考
例では、半導体装置にかかる用いる多層配線板107
と、マザー配線板112の材料を同一としているため、
両配線板の膨張係数等の物理定数も同じになる。従っ
て、両配線板に挟まれた第3の半導体素子105にかか
る応力も小さくなるため、実装体の品質の向上を図るこ
とができる。
装体の断面図である。図中、図4と同一符号は、同一ま
たは相当箇所を示す。本参考例にかかる実装体では、上
記参考例2と同様の方法により、半導体装置をマザー多
層配線板112上に搭載する。ここで、上記半導体装置
を構成する多層配線板107の膜厚は、例えば200μ
m程度であり、ある程度の弾性を有するため、多層配線
板107を湾曲させて多層配線板107を直接マザー配
線板に接続させることが可能となる。従って、図5に示
すように、マザー多層配線板112上に搭載した半導体
装置の多層配線板107を湾曲させ、マザー多層配線板
112上の回路パターンと多層配線板107上の回路パ
ターンとを直接接続させることにより、両配線板を電気
的に接続して、半導体装置の実装体を作製する。これに
より、Auワイヤ等の接続材料を削減することができる
とともに、実装体の製造工程の削減も可能となり、低価
格で生産性の高い半導体装置の実装体の供給が可能とな
る。
装体の断面図である。図中、図4と同一符号は、同一ま
たは相当箇所を示し、115は突起電極等の電気的接合
部を示す。本参考例にかかる実装体では、上記参考例2
と同様の方法により、半導体装置をマザー多層配線板1
12上に搭載する。次に、半導体装置の多層配線板10
7とマザー多層配線板112とを接続する接続手段とし
て、図6に示すような、突起電極115を用いる。かか
る突起電極115の構成は、半導体素子101等と多層
配線板107との接続に用いられる接合部110と同様
の構成であり、即ち、マザー多層配線板112上の回路
パターン上にAuのボールバンプを形成した後、その頂
頭部に必要量の導電性接着剤を付着させ、その上に多層
配線板107上の回路パターンを重ねることにより、両
配線板を電気的に接続するものである。第1または第2
の半導体素子101、103の電極端子102、104
のうち多層配線板107で覆われず露出している端子が
ある場合は、突起電極等の接合層115をこれに接続し
ても良い。このように、本参考例によれば、半導体装置
とマザー多層配線板112との間の狭い領域を有効に使
って両配線板の接続が可能となるので、マザー多層配線
板112上に半導体装置を高密度で実装することがで
き、電子機器の小型化に対応することが可能となる。
装体の断面図である。図中、図4と同一符号は、同一ま
たは相当箇所を示し、116は導電性支持体を示す。本
参考例にかかる半導体装置の実装体では、半導体装置の
多層配線板107と電気的に接続された金属フレーム等
の導電性支持体116を用いて、半導体装置をマザー多
層配線板112上に搭載する。まず、導電性支持体11
6は、図7に示すように、多層配線板107の端部にお
いて、多層配線板107上の回路パターン108を挟み
込んだ上で、はんだ等を用いて、電気的な接続と物理的
な固定とが施されている。また、半導体装置は、導電性
支持体116を介してマザー多層配線板112と電気的
に接続している。本参考例によれば、導電性支持体11
6を備えた半導体装置を、あたかもQFP(Quad
Flat Package)のように取り扱い、マザー
多層配線板112上への実装を行うことが可能となり、
半導体装置の検査や実装、不良発生時の交換等が容易と
なる。
の実装体の断面図である。図中、図4と同一符号は、同
一または相当箇所を示す。本実施の形態では、図8に示
すように、第1の半導体素子101と第2の半導体素子
103が、多層配線板107を介して対向するように実
装され、更に、多層配線板107を湾曲させて、多層配
線板107が第2の半導体素子の裏面を覆うように接着
剤等により裏面に接着された構造の半導体装置となって
いる。更に、かかる半導体装置は、多層配線板107上
の回路パターンが、マザー多層配線板112上の回路パ
ターンと電気的に接続するように、マザー多層配線板1
12上に搭載されている。かかる構造を採ることによ
り、半導体装置とマザー多層配線板112との電気的接
続手段を別途設けることが不要となるため、電極材料の
削減や製造工程の削減が可能となるとともに、半導体装
置の下部が電気的接続手段となるため、マザー多層配線
板112の表面領域の有効活用が図られ、半導体装置の
高密度実装が可能となり電子機器の小型化に寄与するこ
とができる。
の断面図である。図中、図4と同一符号は、同一または
相当箇所を示す。本実施の形態では、図9に示すよう
に、第1、第2の半導体素子101、103を多層配線
板107を介して対向するようにフリップチップ実装
し、次に、多層配線板107を湾曲させ、第2の半導体
素子103の裏面を覆うように、多層配線板107を第
2の半導体素子103の裏面に接着剤等を用いて接着す
る。更に、第2の半導体素子103の裏面に接着した多
層配線板107上に、多層配線板107を介して第2の
半導体素子103と対向するように、第3の半導体素子
105をフリップチップ実装する。このように、本実施
の形態にかかる半導体装置では、多層配線板107を湾
曲させることにより、3つの半導体素子101、10
3、105が積層実装されるため、実装空間の有効活用
が可能となり、電子機器の最小化を図ることが可能とな
る。尚、本実施の形態では、半導体素子は3段に積層実
装したが、更に、多層配線板107を湾曲させることに
より、それ以上の多段の積層実装も可能となる。
置の実装体の断面図である。図中、図4と同一符号は、
同一または相当箇所を示す。本実施の形態にかかる実装
体は、図10に示すように、上記実施の形態2により、
第1、第2のよび第3の半導体素子を湾曲させた多層配
線板107を用いて積層実装した半導体装置をマザー多
層半導体112上に実装し、多層配線板107とマザー
多層配線板112とを電気的に接続して形成する。多層
配線板107とマザー多層配線板112との電気的接続
は、更に、第3の半導体素子の裏面を覆うように接着し
た多層配線板107上の回路パターンとマザー多層配線
板112上の回路パターンとを直接接続して行う。本実
施の形態によれば、半導体装置の下部を用いて電気的な
接続が施されているため、マザー多層配線板112の実
装領域の有効活用が可能となり、実装効率が向上すると
ともに、半導体装置の多層化が可能なため、更なる実装
効率の向上が可能となる。これにより、電子機器の最小
化に極めて有利な半導体装置の実装体の供給が可能とな
る。
置の斜視図であり、多層配線板105の上面にエリアア
レイ状に配置された電極端子を有する半導体素子201
を、裏面にはペリフェラル状に配置された電極端子を有
する半導体素子203(図示せず)を実装したものであ
る。また、図12は、図11のII−II'における断面図
である。図中、201は第1の半導体素子、202は第
1の半導体素子201の素子形成面にエリアアレイ状に
配列形成された電極端子、203は第2の半導体素子、
204は第2の半導体素子203の素子形成面にペリフ
ェラル状に配列形成された電極端子である。また、10
7は多層配線板、108は多層配線板107の表面に形
成した回路パターン、109はインナバイアホールであ
る。110は、半導体素子201、203と、多層配線
板107の表面の回路パターン108とを電気的に接続
する接合部で、111は絶縁性の熱硬化型樹脂である。
電極構造がペリフェラル状の電極配列を有する半導体素
子と、エリアアレイ状の電極配列を有する半導体素子と
を、多層配線板107の両面に実装する。かかるエリア
アレイ状の電極配列は、半導体素子の高速化、低消費電
力化を図るために、特にCPU等の高性能集積回路にお
いて多く採用されるようになってきた電極構造である。
しかしながら、かかるエリアアレイ状の電極配列を有す
る半導体素子を従来の多層配線に実装した場合、エリア
アレイ状に配置された電極の中央部の電極から引き出す
配線長が長くなり、半導体素子の高速化等の妨げとなっ
ていた。そこで、本実施の形態では、エリアアレイ状に
配置された電極を、多層配線板107に形成されたイン
ナバイアホール109を介して他の半導体素子に接続す
ることにより、配線長の短縮化を可能としている。
まず、エリアアレイ状の電極構造を有する半導体素子2
01と、ペリフェラル状の電極構造を有する半導体素子
203とを準備し、夫々の電極端子202、204上に
ワイヤーボンディング装置を利用してAuのボールバン
プを形成した後、その頂頭部に、必要量の導電性接着剤
を付着させる。かかる導電性接着剤は、Ag、Cu、N
i等の導電性金属の粉末と樹脂との混合物から形成され
る。このようにして、導電性接着剤によりAu等のボー
ルバンプを形成した半導体素子201は、多層配線板1
07の上面上に、一方、半導体素子203は、多層配線
板105の裏面上に、夫々多層配線板107を介して対
向するように、フェイスダウンにてフリップチップ実装
され、加熱処理により接着剤が硬化され、多層配線板1
07の両面に接着される。
列を有する半導体素子201の電極構造を、図14
(b)にかかる半導体素子201が実装される多層配線
板107上の回路パターンを示す。また、205はAu
のボールバンプを示す。図14(b)に示すように、イ
ンナバイアホール109を備えた多層配線板107を用
いることにより、エリアアレイ状の回路パターンの中央
部の回路パターンに対しても、該回路パターン直下また
は近傍にインナバイアホール109を設けて立体配線を
行うことにより、配線長を短くすることが可能となる。
また、図15(a)には、半導体素子203が実装され
る多層配線板107裏面の回路パターン108を、図1
5(b)には、ペリフェラル状の電極配列を有する半導
体素子203の電極構造を示す。なお、エリアアレイ状
電極を備えた半導体素子においても、ペリフェラル状電
極を備えた半導体素子と同様に、導電性接着剤を硬化さ
せ半導体素子201、203が多層配線板107上に固
定した後に、電気的検査により、各半導体素子が良品で
あることを確認する。
線板との間隙に熱硬化性樹脂107を充填した後、加熱
処理により熱硬化性樹脂107を完全に硬化させ、機械
強度を高め、接続強度を高める。もし、上記電気的検査
において、半導体素子が不良品と判断されれば、その半
導体素子のみ取り外され、新たな半導体素子と交換され
る。この際、上記導電性接着剤の接着強度を必要最小限
に調整することで、半導体素子を容易に取り外すことが
可能となる。かかる接着強度としては、1バンプ当た
り、3×106〜30×106N/m2程度であることが
望ましい。
記実施の形態1で述べた効果に加えて、両面にフリップ
チップ実装されたエリアアレイ状電極構造の半導体素子
201とペリフェラル状電極構造の半導体素子203と
の電気的な接続を、インナバイアホール109を形成し
た多層配線板105を介して行うため、配線長を短くす
ることが可能となり、半導体装置の高速化、低消費電力
化が可能となる。特に、エリアアレイ状の電極配列を有
する半導体素子において、半導体素子の中央部付近に位
置する電極端子の配線長を、従来の配線基板を用いた半
導体装置に比べて、大幅に短縮することが可能となる。
尚、本実施の形態には、実施の形態1等に示すフリップ
チップ実装技術以外の一般的な実装技術を適用すること
も可能である。また、多層配線板107の両面に、エリ
アアレイ状の電極配列を有する半導体素子を実装するこ
とも可能である。
置の実装体の断面である。図中、図1と同一符号は、同
一または相当箇所を示し、130はバイパスコンデン
サ、131はバイパスコンデンサ130の電極端子であ
る。このように、本実施の形態では、多層配線板107
の上面にエリアアレイ状の電極配列を有する半導体素子
201を実装し、一方、多層配線板107の裏面には、
1または2以上のバイパスコンデンサ131を実装して
いる。
造を有する半導体素子201の電極構造を、図17
(b)にかかる半導体素子201が実装される多層配線
板107上の回路パターンを示す。また、205はAu
のボールバンプを示す。また、図18(a)には、6つ
のバイパスコンデンサ131が実装される多層配線板1
07裏面の回路パターン108を、図18(b)には、
6つのバイパスコンデンサの電極構造を示す。尚、本実
施の形態では、バイパスコンデンサ131の数を6つと
したが、必要に応じて任意の数とすることができる。
装置では、実施の形態4の場合と同様に、インナバイア
ホール109を備えた多層配線板107を用いることに
より、エリアアレイ状の回路パターンの中央部の回路パ
ターンに対しても、該回路パターン直下または近傍にイ
ンナバイアホール109を設けて立体配線を行うことに
より、配線長を短くすることができ、半導体装置の高速
化、低消費電力化が可能となる。
体装置のノイズを低減するために設けるものであるた
め、バイパスコンデンサ131と半導体素子201との
配線が長くなってしまったのでは、かかる配線により発
生するノイズのためにバイパスコンデンサ131を設け
た効果が相殺されてしまう。従って、バイパスコンデン
サ131と半導体素子131との接続をインナバイアホ
ール109からなる立体配線で行うことにより、配線長
を短縮でき、半導体装置の低ノイズ化を図ることが可能
となる。
にかかる半導体装置では、汎用の半導体素子をそのまま
使用して、チップ・オン・チップ方式に類似の接続を行
い、小型化、高速化した半導体装置の提供が可能とな
る。
に代えて多層配線板を用い、配線の引き回しが容易なイ
ンナバイアホールを用いた立体配線により半導体素子間
の接続を行うために、配線長の短縮が可能となり、配線
長が長くなることによる応答速度の遅延を防止し、半導
体装置の高速化を図ることが可能となる。
め、一の半導体素子の取り付け、取り外しに際し、他の
半導体素子に与えるダメージの発生をなくすことも可能
となる。
上に実装することにより、高密度の実装体の形成が可能
となり、電子機器の小型化に寄与することが可能とな
る。
る半導体素子を、フェイスダウン方式でフリップチップ
実装する場合においても、インナバイアホール109を
形成した多層配線板105を介して行うため、配線長を
短くすることが可能となり、半導体装置の高速化、低消
費電力化が可能となる。
する半導体素子において、半導体素子の中央部付近に位
置する電極端子の配線長を、従来の配線基板を用いた半
導体装置に比べて、大幅に短縮することが可能となる。
の接続をインナバイアホールからなる立体配線で行うこ
とにより、配線長を短縮でき、半導体装置の低雑音化を
図ることが可能となる。
装置の斜視図である。(b) 図1(a)のI−I'に
おける断面図である。
にかかる半導体素子に形成したバンプの配置である。
(c)(d) 本発明の第1の参考例にかかる多層配線
板の回路パターンである。
上面図である。
実装体の断面図である。
実装体の断面図である。
実装体の断面図である。
実装体の断面図である。
置の実装体の断面図である。
置の断面図である。
装置の実装体の断面図である。
装置の斜視図である。
半導体素子の電極配列である。(b)エリアアレイ状の
電極配列を有する半導体素子が実装される多層配線板の
回路パターンである。
半導体素子が実装される多層配線板の回路パターンであ
る。(b)ペリフェラル状の電極配列を有する半導体素
子の電極配列である。
装置の断面図である。
半導体素子の電極配列である。(b)エリアアレイ状の
電極配列を有する半導体素子が実装される多層配線板の
回路パターンである。
層配線板の回路パターンである。(b)バイパスコンデ
ンサの電極配列である。
装置の断面図である。
導体素子に形成された電極端子、3、103 第2の半
導体素子、4、104 第2の半導体素子に形成された
電極端子、5、105 第3の半導体素子、6、106
第3の半導体素子に形成された電極端子、7、107
多層配線板、8、108 多層配線板上の回路パター
ン、9、109 インナビアホール、10、110、1
15 電気的接合部、11、111 絶縁基板、12、
112 マザー多層配線板、13、113 マザー多層
配線板上の回路パターン、114 Auワイヤー、11
6導電性支持体、130 バイパスコンデンサ、130
バイパスコンデンサの電極、201 第1の半導体素
子、202 第1の半導体素子のエリアアレイ状電極端
子、203 第2の半導体素子、204 第2の半導体
素子のペリフェラル状電極端子、205 ボールバン
プ。
Claims (8)
- 【請求項1】 絶縁層と回路パターン層とが積層され、
絶縁層を貫通して設けられた複数のインナバイアホール
を介して該絶縁層の両面に設けられた該回路パターン層
が電気的に接続された立体配線を備えた多層配線板と、 上記多層配線基板の一方の表面に実装された第1の半導
体素子と、上記多層配線基板の他方の表面に実装された
第2の半導体素子とを備え、 上記第1の半導体素子及び上記第2の半導体素子の上記
多層配線板に垂直方向の投影面が重なっており、 上記第1および第2の半導体素子の電極端子間が上記多
層配線板の配線を介して電気的に接続され、上記多層配
線板を上記第2の半導体素子の裏面を覆うように湾曲さ
せていることを特徴とする半導体装置の実装体。 - 【請求項2】 上記絶縁層が、樹脂含浸繊維シートから
なることを特徴とする請求項1に記載の半導体装置の実
装体。 - 【請求項3】 少なくとも上記第1及び第2の半導体素
子が、フェイスダウンにてフリップチップ実装されたこ
とを特徴とする請求項1又は2に記載の半導体装置の実
装体。 - 【請求項4】 上記第1及び第2の半導体素子のうちの
少なくとも一つの半導体素子の上記電極端子が、エリア
アレイ状に配列するように形成されたことを特徴とする
請求項1に記載の半導体装置の実装体。 - 【請求項5】 上記多層配線板の夫々の面に、上記電極
端子がエリアアレイ状に形成された第1の半導体素子
と、上記電極端子がペリフェラル状に形成された第2の
半導体素子とが、フェイスダウンにてフリップチップ実
装され、該半導体素子の該電極端子間が、上記立体配線
により接続されたことを特徴とする請求項1に記載の半
導体装置の実装体。 - 【請求項6】 上記第2の半導体素子の上記裏面と対向
するように第3の半導体素子がフリップチップ実装さ
れ、上記第1、第2および第3の半導体素子が夫々上記
多層配線板を介して積層されてなることを特徴とする請
求項1に記載の半導体装置の実装体。 - 【請求項7】 表面に回路パターンを備えたマザー多層
配線板をさらに備え、上記多層配線板と上記マザー多層
配線板とが接続手段により電気的に接続されていること
を特徴とする請求項1に記載の半導体装置の実装体。 - 【請求項8】 上記多層配線基板の一方の表面に実装さ
れた第3の半導体素子をさらに備え、上記多層配線板が
上記第3の半導体素子の裏面を覆うように上記多層配線
板をさらに湾曲させていることを特徴とする請求項1に
記載の半導体装置の実装体。
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