JP2001326250A - フリップチップ型半導体装置及び製造方法 - Google Patents
フリップチップ型半導体装置及び製造方法Info
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Abstract
(57)【要約】
【課題】リペアラブルなフリップチップ型半導体装置及
びその製造方法の提供。 【解決手段】(1)半導体チップ、(2)前記半導体チ
ップ上に形成された半田バンプ群、(3)前記半田バン
プ群を介して前記半導体チップ上に接合せしめられた第
1ポスト群、(4)前記第1ポスト群上に形成された半
田層群、(5)前記半田層群を介して前記第1ポスト群
上に接合せしめられた第2ポスト群、(6)前記第2ポ
スト群上に形成された半田外部電極群、並びに(7)前
記半導体チップ、前記半田バンプ群、前記第1ポスト
群、前記半田層群及び前記第2ポスト群に囲まれてなる
空隙部を満たしている樹脂層から半導体装置が構成され
る。
びその製造方法の提供。 【解決手段】(1)半導体チップ、(2)前記半導体チ
ップ上に形成された半田バンプ群、(3)前記半田バン
プ群を介して前記半導体チップ上に接合せしめられた第
1ポスト群、(4)前記第1ポスト群上に形成された半
田層群、(5)前記半田層群を介して前記第1ポスト群
上に接合せしめられた第2ポスト群、(6)前記第2ポ
スト群上に形成された半田外部電極群、並びに(7)前
記半導体チップ、前記半田バンプ群、前記第1ポスト
群、前記半田層群及び前記第2ポスト群に囲まれてなる
空隙部を満たしている樹脂層から半導体装置が構成され
る。
Description
【0001】
【発明の属する技術分野】本発明はフリップチップ型半
導体装置及びその製造方法に関する。さらに詳しくは、
本発明は、従来型のエッチング技術を利用して、リペア
ラブルで且つ実装信頼性に優れ、わずかな製造コストで
製造されるフリップチップ型半導体装置及びその製造方
法に関する。
導体装置及びその製造方法に関する。さらに詳しくは、
本発明は、従来型のエッチング技術を利用して、リペア
ラブルで且つ実装信頼性に優れ、わずかな製造コストで
製造されるフリップチップ型半導体装置及びその製造方
法に関する。
【0002】
【従来の技術】従来型のフリップチップ型半導体装置の
概要図を図4に示す。従来型の構成では、まず、フリッ
プチップ型半導体装置を電子基板上に搭載する。次にチ
ップと基板の間の隙間部に樹脂を満たして封止を行う。
この構成によれば、基板とチップとの間の熱膨張の差異
に基づく実装信頼性の低下を防止する効果が期待でき
る。しかしながら、樹脂により封止を行った後は、チッ
プ型半導体をリペア交換することは不可能である。従っ
てチップ自体に不具合が発生しない場合であっても、付
加価値の高いチップの廃棄を余儀なくされていた。この
ことは基板についても当てはまる。
概要図を図4に示す。従来型の構成では、まず、フリッ
プチップ型半導体装置を電子基板上に搭載する。次にチ
ップと基板の間の隙間部に樹脂を満たして封止を行う。
この構成によれば、基板とチップとの間の熱膨張の差異
に基づく実装信頼性の低下を防止する効果が期待でき
る。しかしながら、樹脂により封止を行った後は、チッ
プ型半導体をリペア交換することは不可能である。従っ
てチップ自体に不具合が発生しない場合であっても、付
加価値の高いチップの廃棄を余儀なくされていた。この
ことは基板についても当てはまる。
【0003】
【発明が解決しようとする課題】本発明の課題は前記し
た問題点のないフリップチップ型半導体装置及び製造方
法を提供することにある。
た問題点のないフリップチップ型半導体装置及び製造方
法を提供することにある。
【0004】
【課題を解決するための手段】したがって、本発明は、
第1層が金属層であり、第2層が半田層であり、第3層
が前記第1層と同種の金属からなる層であり、且つ前記
第2層が中間層を形成してなる3層構造の多層板に対し
て選択的エッチングを行って前記第1層と第3層とにそ
れぞれ同一のパターンを有する第1ポスト群と第2ポス
ト群とを形成する工程、半田バンプ群の各半田バンプを
介して前記第1ポスト群の各ポストと半導体チップとを
接合する工程、前記第2層を切断して前記第1ポスト群
の前記各ポスト間及び前記第2ポスト群の各ポスト間に
隙間部を形成し、前記各ポストを相互に電気的に分離す
る工程からなることを特徴とするフリップチップ型半導
体装置の製造方法である。
第1層が金属層であり、第2層が半田層であり、第3層
が前記第1層と同種の金属からなる層であり、且つ前記
第2層が中間層を形成してなる3層構造の多層板に対し
て選択的エッチングを行って前記第1層と第3層とにそ
れぞれ同一のパターンを有する第1ポスト群と第2ポス
ト群とを形成する工程、半田バンプ群の各半田バンプを
介して前記第1ポスト群の各ポストと半導体チップとを
接合する工程、前記第2層を切断して前記第1ポスト群
の前記各ポスト間及び前記第2ポスト群の各ポスト間に
隙間部を形成し、前記各ポストを相互に電気的に分離す
る工程からなることを特徴とするフリップチップ型半導
体装置の製造方法である。
【0005】また、本発明は、第1層が金属層であり、
第2層が導電体層であり、第3層が前記第1層と同種の
金属からなる層であり、且つ前記第2層が中間層を形成
してなる3層構造の多層板に対して選択的エッチングを
行って前記第1層と第3層とにそれぞれ同一のパターン
を有する第1ポスト群と第2ポスト群とを形成する工
程、半田バンプ群の各半田バンプを介して前記第1ポス
ト群の各ポストと半導体チップとを接合する工程、前記
第2層を切断して前記第1ポスト群の前記各ポスト間及
び前記第2ポスト群の各ポスト間に隙間部を形成し、前
記各ポストを相互に電気的に分離する工程からなること
を特徴とするフリップチップ型半導体装置の製造方法で
ある。
第2層が導電体層であり、第3層が前記第1層と同種の
金属からなる層であり、且つ前記第2層が中間層を形成
してなる3層構造の多層板に対して選択的エッチングを
行って前記第1層と第3層とにそれぞれ同一のパターン
を有する第1ポスト群と第2ポスト群とを形成する工
程、半田バンプ群の各半田バンプを介して前記第1ポス
ト群の各ポストと半導体チップとを接合する工程、前記
第2層を切断して前記第1ポスト群の前記各ポスト間及
び前記第2ポスト群の各ポスト間に隙間部を形成し、前
記各ポストを相互に電気的に分離する工程からなること
を特徴とするフリップチップ型半導体装置の製造方法で
ある。
【0006】さらにまた、本発明は、金属単板に対して
ハーフエッチングを行って第1ポスト群を形成する工
程、金属単板に対してハーフエッチングを行って前記第
1ポスト群と同一のパターンを有する第2ポスト群を形
成する工程、前記第1ポスト群の各ポストと前記第2ポ
スト群の各ポストとを対向させ、さらに半田層を介して
前記第1ポスト群の前記各ポストと前記第2ポスト群の
前記各ポストとを接合し、形成された空隙部に第1樹脂
を満たして第1樹脂層を形成する工程、前記金属単板の
残存部分をエッチングにより部分的に除去して、前記各
ポストが前記第1樹脂層に囲まれ且つ前記各ポストの両
端が露出している構造を有する複合体を形成する工程、
半田バンプ群の各半田バンプを介して前記第1ポスト群
の前記各ポストに半導体チップを接合する工程からなる
ことを特徴とするフリップチップ型半導体装置の製造方
法である。
ハーフエッチングを行って第1ポスト群を形成する工
程、金属単板に対してハーフエッチングを行って前記第
1ポスト群と同一のパターンを有する第2ポスト群を形
成する工程、前記第1ポスト群の各ポストと前記第2ポ
スト群の各ポストとを対向させ、さらに半田層を介して
前記第1ポスト群の前記各ポストと前記第2ポスト群の
前記各ポストとを接合し、形成された空隙部に第1樹脂
を満たして第1樹脂層を形成する工程、前記金属単板の
残存部分をエッチングにより部分的に除去して、前記各
ポストが前記第1樹脂層に囲まれ且つ前記各ポストの両
端が露出している構造を有する複合体を形成する工程、
半田バンプ群の各半田バンプを介して前記第1ポスト群
の前記各ポストに半導体チップを接合する工程からなる
ことを特徴とするフリップチップ型半導体装置の製造方
法である。
【0007】また、本発明は、第1層が金属層であり、
第2層が半田層であり、第3層が前記第1層と同種の金
属からなる層であり、且つ前記第2層が中間層を形成し
てなる3層構造の多層板に対して選択的エッチングを行
って前記第1層と第3層にそれぞれ同一のパターンを有
する第1ポスト群及び第2ポスト群を形成する工程、第
4層が金属層であり、第5層が半田層であり、第6層が
前記第4層と同種の金属からなる層であり、且つ前記第
5層が中間層を形成してなる3層構造の多層板に対して
選択的エッチングを行って前記第4層と第6層にそれぞ
れ前記第1ポスト群および前記第2ポスト群のパターン
と同一のパターンを有する第3ポスト群及び第4ポスト
群を形成する工程、前記第2ポスト群の各ポストに半田
メッキ層を形成する工程、前記第2ポスト群の前記各ポ
ストと前記第3ポスト群の各ポストとを位置合わせし
て、前記半田メッキ層を介して前記第2ポスト群の前記
各ポストと前記第3ポスト群の前記各ポストとを接合す
る工程、半田バンプ群の半田バンプを介して前記第1ポ
スト群の各ポストと半導体チップとを接合する工程、前
記第2層および前記第5層をそれぞれ切断して前記各ポ
スト群の前記各ポスト間に隙間部を形成し、前記各ポス
トを相互に電気的に分離する工程からなることを特徴と
するフリップチップ型半導体装置の製造方法である。
第2層が半田層であり、第3層が前記第1層と同種の金
属からなる層であり、且つ前記第2層が中間層を形成し
てなる3層構造の多層板に対して選択的エッチングを行
って前記第1層と第3層にそれぞれ同一のパターンを有
する第1ポスト群及び第2ポスト群を形成する工程、第
4層が金属層であり、第5層が半田層であり、第6層が
前記第4層と同種の金属からなる層であり、且つ前記第
5層が中間層を形成してなる3層構造の多層板に対して
選択的エッチングを行って前記第4層と第6層にそれぞ
れ前記第1ポスト群および前記第2ポスト群のパターン
と同一のパターンを有する第3ポスト群及び第4ポスト
群を形成する工程、前記第2ポスト群の各ポストに半田
メッキ層を形成する工程、前記第2ポスト群の前記各ポ
ストと前記第3ポスト群の各ポストとを位置合わせし
て、前記半田メッキ層を介して前記第2ポスト群の前記
各ポストと前記第3ポスト群の前記各ポストとを接合す
る工程、半田バンプ群の半田バンプを介して前記第1ポ
スト群の各ポストと半導体チップとを接合する工程、前
記第2層および前記第5層をそれぞれ切断して前記各ポ
スト群の前記各ポスト間に隙間部を形成し、前記各ポス
トを相互に電気的に分離する工程からなることを特徴と
するフリップチップ型半導体装置の製造方法である。
【0008】さらにまた、本発明は、第1層が金属層で
あり、第2層が導電体層であり、第3層が前記第1層と
同種の金属からなる層であり、且つ前記第2層が中間層
を形成してなる3層構造の多層板に対して選択的エッチ
ングを行って前記第1層と第3層にそれぞれ同一のパタ
ーンを有する第1ポスト群及び第2ポスト群を形成する
工程、第4層が金属層であり、第5層が導電体層であ
り、第6層が前記第4層と同種の金属からなる層であ
り、且つ前記第5層が中間層を形成してなる3層構造の
多層板に対して選択的エッチングを行って前記第4層と
第6層にそれぞれ前記第1ポスト群および前記第2ポス
ト群のパターンと同一のパターンを有する第3ポスト群
及び第4ポスト群を形成する工程、前記第2ポスト群の
各ポストに半田メッキ層を形成する工程、前記第2ポス
ト群の前記各ポストと前記第3ポスト群の各ポストとを
位置合わせして、前記半田メッキ層を介して前記第2ポ
スト群の前記各ポストと前記第3ポスト群の前記各ポス
トとを接合する工程、半田バンプ群の半田バンプを介し
て前記第1ポスト群の各ポストと半導体チップとを接合
する工程、前記第2層および前記第5層をそれぞれ切断
して前記各ポスト群の前記各ポスト間に隙間部を形成
し、前記各ポストを相互に電気的に分離する工程からな
ることを特徴とするフリップチップ型半導体装置の製造
方法である。
あり、第2層が導電体層であり、第3層が前記第1層と
同種の金属からなる層であり、且つ前記第2層が中間層
を形成してなる3層構造の多層板に対して選択的エッチ
ングを行って前記第1層と第3層にそれぞれ同一のパタ
ーンを有する第1ポスト群及び第2ポスト群を形成する
工程、第4層が金属層であり、第5層が導電体層であ
り、第6層が前記第4層と同種の金属からなる層であ
り、且つ前記第5層が中間層を形成してなる3層構造の
多層板に対して選択的エッチングを行って前記第4層と
第6層にそれぞれ前記第1ポスト群および前記第2ポス
ト群のパターンと同一のパターンを有する第3ポスト群
及び第4ポスト群を形成する工程、前記第2ポスト群の
各ポストに半田メッキ層を形成する工程、前記第2ポス
ト群の前記各ポストと前記第3ポスト群の各ポストとを
位置合わせして、前記半田メッキ層を介して前記第2ポ
スト群の前記各ポストと前記第3ポスト群の前記各ポス
トとを接合する工程、半田バンプ群の半田バンプを介し
て前記第1ポスト群の各ポストと半導体チップとを接合
する工程、前記第2層および前記第5層をそれぞれ切断
して前記各ポスト群の前記各ポスト間に隙間部を形成
し、前記各ポストを相互に電気的に分離する工程からな
ることを特徴とするフリップチップ型半導体装置の製造
方法である。
【0009】また、本発明は、(1)半導体チップ、
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、(4)前記第1ポスト
群上に形成された半田層群、(5)前記半田層群を介し
て前記第1ポスト群上に接合せしめられた第2ポスト
群、(6)前記第2ポスト群上に形成された半田外部電
極群、並びに(7)前記半導体チップ、前記半田バンプ
群、前記第1ポスト群、前記半田層群及び前記第2ポス
ト群に囲まれてなる空隙部を満たしている樹脂層からな
ることを特徴とする半導体装置である。
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、(4)前記第1ポスト
群上に形成された半田層群、(5)前記半田層群を介し
て前記第1ポスト群上に接合せしめられた第2ポスト
群、(6)前記第2ポスト群上に形成された半田外部電
極群、並びに(7)前記半導体チップ、前記半田バンプ
群、前記第1ポスト群、前記半田層群及び前記第2ポス
ト群に囲まれてなる空隙部を満たしている樹脂層からな
ることを特徴とする半導体装置である。
【0010】さらにまた、本発明は、(1)半導体チッ
プ、(2)前記半導体チップ上に形成された半田バンプ
群、(3)前記半田バンプ群を介して前記半導体チップ
上に接合せしめられた第1ポスト群、(4)前記第1ポ
スト群上に形成された導電体層群、(5)前記導電体層
群を介して前記第1ポスト群上に接合せしめられた第2
ポスト群、(6)前記第2ポスト群上に形成された半田
外部電極群、並びに(7)前記半導体チップ、前記半田
バンプ群、前記第1ポスト群、前記導電体層群及び前記
第2ポスト群に囲まれてなる空隙部を満たしている樹脂
層からなることを特徴とする半導体装置である。
プ、(2)前記半導体チップ上に形成された半田バンプ
群、(3)前記半田バンプ群を介して前記半導体チップ
上に接合せしめられた第1ポスト群、(4)前記第1ポ
スト群上に形成された導電体層群、(5)前記導電体層
群を介して前記第1ポスト群上に接合せしめられた第2
ポスト群、(6)前記第2ポスト群上に形成された半田
外部電極群、並びに(7)前記半導体チップ、前記半田
バンプ群、前記第1ポスト群、前記導電体層群及び前記
第2ポスト群に囲まれてなる空隙部を満たしている樹脂
層からなることを特徴とする半導体装置である。
【0011】また、本発明は、(1)半導体チップ、
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、(4)前記第1ポスト
群上に形成された第1半田層群、(5)前記第1半田層
群を介して前記第1ポスト群上に接合せしめられた第2
ポスト群、(6)前記第2ポスト群上に形成された半田
メッキ層群、(7)前記半田メッキ層群を介して前記第
2ポスト群上に接合せしめられた第3ポスト群、(8)
前記第3ポスト群上に形成された第2半田層群、(9)
前記第2半田層群を介して前記第3ポスト群上に接合せ
しめられた第4ポスト群、(10)前記第4ポスト群上
に形成された半田外部電極群、並びに(11)前記半導
体チップ、前記半田バンプ群、前記第1ポスト群、前記
第1半田層群、前記第2ポスト群、前記半田メッキ層
群、前記第3ポスト群、前記第2半田層群及び前記第4
ポスト群に囲まれてなる空隙部を満たしている樹脂層か
らなることを特徴とする半導体装置である。
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、(4)前記第1ポスト
群上に形成された第1半田層群、(5)前記第1半田層
群を介して前記第1ポスト群上に接合せしめられた第2
ポスト群、(6)前記第2ポスト群上に形成された半田
メッキ層群、(7)前記半田メッキ層群を介して前記第
2ポスト群上に接合せしめられた第3ポスト群、(8)
前記第3ポスト群上に形成された第2半田層群、(9)
前記第2半田層群を介して前記第3ポスト群上に接合せ
しめられた第4ポスト群、(10)前記第4ポスト群上
に形成された半田外部電極群、並びに(11)前記半導
体チップ、前記半田バンプ群、前記第1ポスト群、前記
第1半田層群、前記第2ポスト群、前記半田メッキ層
群、前記第3ポスト群、前記第2半田層群及び前記第4
ポスト群に囲まれてなる空隙部を満たしている樹脂層か
らなることを特徴とする半導体装置である。
【0012】また、本発明は、(1)半導体チップ、
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、(4)前記第1ポスト
群上に形成された第1導電体層群、(5)前記第1導電
体層群を介して前記第1ポスト群上に接合せしめられた
第2ポスト群、(6)前記第2ポスト群上に形成された
半田メッキ層群、(7)前記半田メッキ層群を介して前
記第2ポスト群上に接合せしめられた第3ポスト群、
(8)前記第3ポスト群上に形成された第2導電体層
群、(9)前記第2導電体層群を介して前記第3ポスト
群上に接合せしめられた第4ポスト群、(10)前記第
4ポスト群上に形成された半田外部電極群、並びに(1
1)前記半導体チップ、前記半田バンプ群、前記第1ポ
スト群、前記第1導電体層群、前記第2ポスト群、前記
半田メッキ層群、前記第3ポスト群、前記第2導電体層
群及び前記第4ポスト群に囲まれてなる空隙部を満たし
ている樹脂層からなることを特徴とする半導体装置であ
る。
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、(4)前記第1ポスト
群上に形成された第1導電体層群、(5)前記第1導電
体層群を介して前記第1ポスト群上に接合せしめられた
第2ポスト群、(6)前記第2ポスト群上に形成された
半田メッキ層群、(7)前記半田メッキ層群を介して前
記第2ポスト群上に接合せしめられた第3ポスト群、
(8)前記第3ポスト群上に形成された第2導電体層
群、(9)前記第2導電体層群を介して前記第3ポスト
群上に接合せしめられた第4ポスト群、(10)前記第
4ポスト群上に形成された半田外部電極群、並びに(1
1)前記半導体チップ、前記半田バンプ群、前記第1ポ
スト群、前記第1導電体層群、前記第2ポスト群、前記
半田メッキ層群、前記第3ポスト群、前記第2導電体層
群及び前記第4ポスト群に囲まれてなる空隙部を満たし
ている樹脂層からなることを特徴とする半導体装置であ
る。
【0013】また、本発明は、(1)半導体チップ、
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、前記第1ポスト群の上
に形成された半田層群を介して前記第1ポスト群の上に
接合せしめられた第2ポスト群よりなる多層ポスト群、
(4)前記多層ポスト群の各多層ポスト間の空隙部を満
たしている第1樹脂層、(5)前記第2ポスト群上に形
成された半田外部電極群並びに(6)前記半導体チッ
プ、前記半田バンプ群、前記多層ポスト群及び前記第1
樹脂層に囲まれてなる空隙部を満たしている第2樹脂層
からなることを特徴とする半導体装置が提供される。
(2)前記半導体チップ上に形成された半田バンプ群、
(3)前記半田バンプ群を介して前記半導体チップ上に
接合せしめられた第1ポスト群、前記第1ポスト群の上
に形成された半田層群を介して前記第1ポスト群の上に
接合せしめられた第2ポスト群よりなる多層ポスト群、
(4)前記多層ポスト群の各多層ポスト間の空隙部を満
たしている第1樹脂層、(5)前記第2ポスト群上に形
成された半田外部電極群並びに(6)前記半導体チッ
プ、前記半田バンプ群、前記多層ポスト群及び前記第1
樹脂層に囲まれてなる空隙部を満たしている第2樹脂層
からなることを特徴とする半導体装置が提供される。
【0014】
【発明の実施の形態】図1に基づいて第一実施例を説明
する。(1)において、銅板、半田層、銅板から構成さ
れる3層構造の多層板11を準備する。(2)におい
て、前記多層板11の両面の銅板に対してエッチングを
行い、銅ポスト12を両面に形成する。この際に両面の
エッチングパターンは同一とする。すなわち、同一の中
心線上に両面の銅ポスト12を形成する。(3)におい
て、前記銅ポスト12と、チップ13上の半田バンプ1
4とを位置合わせして、搭載を行う。ここで、前記銅ポ
スト12と前記半田バンプ14とは同一の配列パターン
を有するものとする。(4)において、両者を位置合わ
せした状態のまま、前記銅ポスト12及び前記チップ1
3を加熱する。その加熱により、前記チップ13側の半
田バンプ14と前記銅ポスト12とが接合する。次に、
隣接する前記銅ポスト12同士を連結している半田層を
溶融・凝集させて、前記銅ポスト12同士を電気的に分
離する。これにより多層ポスト15が形成される。
(5)において、多層ポスト15に弾性を有するフィル
ム材17を当接して、次に前記チップ13と前記フィル
ム17との間の空隙部に樹脂を満たして、樹脂層16を
形成する。(6)において、前記樹脂層が硬化した後
に、前記フィルム17を除去する。このようにして前記
多層ポスト15が樹脂層16に囲まれた構造体が得られ
る。(7)において、必要に応じて半田ボール搭載法ま
たは半田ペースト印刷法等により半田外部電極18を形
成する。これにより本発明のリペアラブルで且つ実装信
頼性に優れたフリップチップ型半導体装置が得られる。
する。(1)において、銅板、半田層、銅板から構成さ
れる3層構造の多層板11を準備する。(2)におい
て、前記多層板11の両面の銅板に対してエッチングを
行い、銅ポスト12を両面に形成する。この際に両面の
エッチングパターンは同一とする。すなわち、同一の中
心線上に両面の銅ポスト12を形成する。(3)におい
て、前記銅ポスト12と、チップ13上の半田バンプ1
4とを位置合わせして、搭載を行う。ここで、前記銅ポ
スト12と前記半田バンプ14とは同一の配列パターン
を有するものとする。(4)において、両者を位置合わ
せした状態のまま、前記銅ポスト12及び前記チップ1
3を加熱する。その加熱により、前記チップ13側の半
田バンプ14と前記銅ポスト12とが接合する。次に、
隣接する前記銅ポスト12同士を連結している半田層を
溶融・凝集させて、前記銅ポスト12同士を電気的に分
離する。これにより多層ポスト15が形成される。
(5)において、多層ポスト15に弾性を有するフィル
ム材17を当接して、次に前記チップ13と前記フィル
ム17との間の空隙部に樹脂を満たして、樹脂層16を
形成する。(6)において、前記樹脂層が硬化した後
に、前記フィルム17を除去する。このようにして前記
多層ポスト15が樹脂層16に囲まれた構造体が得られ
る。(7)において、必要に応じて半田ボール搭載法ま
たは半田ペースト印刷法等により半田外部電極18を形
成する。これにより本発明のリペアラブルで且つ実装信
頼性に優れたフリップチップ型半導体装置が得られる。
【0015】次に図2に基づいて第二実施例を説明す
る。(1)において、銅板、導電体層、銅板から構成さ
れる3層構造の多層板21を準備する。(2)におい
て、前記多層板21の両面の銅板に対してエッチングを
行い、銅ポスト22を両面に形成する。この際に両面の
エッチングパターンは同一とする。すなわち、同一の中
心線上に両面の銅ポスト22を形成する。ここにおい
て、銅板を選択的にエッチングすることができる導電体
層を中間層としている。(3)において、前記銅ポスト
22と、チップ23上の半田バンプ24とを位置合わせ
して、搭載を行う。ここで、前記銅ポスト22と前記半
田バンプ24とは同一の配列パターンを有するものとす
る。(4)において、両者を位置合わせした状態のま
ま、前記銅ポスト22及び前記チップ23を加熱する。
その加熱により、前記チップ23側の半田バンプ24と
前記銅ポスト22とが接合する。(5)において、前記
銅ポスト22を相互に分離するために、各ポスト間を連
結している中間層をダイシング法等により機械的に切断
する。以下の工程については第一実施例の場合に準じ
る。
る。(1)において、銅板、導電体層、銅板から構成さ
れる3層構造の多層板21を準備する。(2)におい
て、前記多層板21の両面の銅板に対してエッチングを
行い、銅ポスト22を両面に形成する。この際に両面の
エッチングパターンは同一とする。すなわち、同一の中
心線上に両面の銅ポスト22を形成する。ここにおい
て、銅板を選択的にエッチングすることができる導電体
層を中間層としている。(3)において、前記銅ポスト
22と、チップ23上の半田バンプ24とを位置合わせ
して、搭載を行う。ここで、前記銅ポスト22と前記半
田バンプ24とは同一の配列パターンを有するものとす
る。(4)において、両者を位置合わせした状態のま
ま、前記銅ポスト22及び前記チップ23を加熱する。
その加熱により、前記チップ23側の半田バンプ24と
前記銅ポスト22とが接合する。(5)において、前記
銅ポスト22を相互に分離するために、各ポスト間を連
結している中間層をダイシング法等により機械的に切断
する。以下の工程については第一実施例の場合に準じ
る。
【0016】最後に、図3に基づいて第三実施例を説明
する。(1)において、銅板31を準備する。(2)に
おいて、前記銅板31の一方の面に対してエッチングを
行い、銅ポスト32を形成する。さらに前記銅ポスト3
2の上面にメッキ法等により半田層33を形成する。前
記した(1)と(2)の工程を繰り返し行う。(3)に
おいて、これまでの工程で形成した2式の銅ポスト32
を位置合わせして接合する。その際に前記銅ポスト32
の突起側上面を対向させるものとする。また、接合は、
半田層を介して、加熱条件下に前記半田層を溶融させて
行う。(4)において、(3)で対向・接合せしめた前
記銅ポスト32の間隙部に第1樹脂を満たして、第1樹
脂層34を形成する。(5)において、前記第1樹脂層
の形成後、形成物の両面に露出している銅面に対してエ
ッチングを行う。これにより銅ポスト以外の銅板の残存
部分が除去される。このようにして第1樹脂層34で多
層ポスト35が囲まれている状態の複合体36が得られ
る。(6)において、前記多層ポスト35とチップ37
とを位置合わせする。ここにおいて、前記多層ポスト3
5と前記チップ37は同一の配列パターンを有するもの
とする。(7)において、位置合わせした後で、加熱条
件下に、半田バンプ38を介して前記多層ポスト35と
前記チップ37を接合し、搭載を行う。さらに接合によ
り形成された隙間部に第二樹脂を注入して第二樹脂層3
9を形成する。(8)において、必要に応じて、半田ボ
ール搭載法または半田ペースト印刷法等により半田外部
電極30を形成する。このようにしてリペアラブルで且
つ実装信頼性に優れたフリップチップ型半導体装置が得
られる。なお、前記した第一実施例乃至第三実施例の各
工程を適宜組み合わせることにより、その他のフリップ
チップ型半導体装置、例えば他段化したフリップチップ
型半導体装置が得られる。
する。(1)において、銅板31を準備する。(2)に
おいて、前記銅板31の一方の面に対してエッチングを
行い、銅ポスト32を形成する。さらに前記銅ポスト3
2の上面にメッキ法等により半田層33を形成する。前
記した(1)と(2)の工程を繰り返し行う。(3)に
おいて、これまでの工程で形成した2式の銅ポスト32
を位置合わせして接合する。その際に前記銅ポスト32
の突起側上面を対向させるものとする。また、接合は、
半田層を介して、加熱条件下に前記半田層を溶融させて
行う。(4)において、(3)で対向・接合せしめた前
記銅ポスト32の間隙部に第1樹脂を満たして、第1樹
脂層34を形成する。(5)において、前記第1樹脂層
の形成後、形成物の両面に露出している銅面に対してエ
ッチングを行う。これにより銅ポスト以外の銅板の残存
部分が除去される。このようにして第1樹脂層34で多
層ポスト35が囲まれている状態の複合体36が得られ
る。(6)において、前記多層ポスト35とチップ37
とを位置合わせする。ここにおいて、前記多層ポスト3
5と前記チップ37は同一の配列パターンを有するもの
とする。(7)において、位置合わせした後で、加熱条
件下に、半田バンプ38を介して前記多層ポスト35と
前記チップ37を接合し、搭載を行う。さらに接合によ
り形成された隙間部に第二樹脂を注入して第二樹脂層3
9を形成する。(8)において、必要に応じて、半田ボ
ール搭載法または半田ペースト印刷法等により半田外部
電極30を形成する。このようにしてリペアラブルで且
つ実装信頼性に優れたフリップチップ型半導体装置が得
られる。なお、前記した第一実施例乃至第三実施例の各
工程を適宜組み合わせることにより、その他のフリップ
チップ型半導体装置、例えば他段化したフリップチップ
型半導体装置が得られる。
【0017】
【発明の効果】本発明によれば、既存のエッチング技術
を活用して、安価な素材を使用して半導体チップ上に複
合構造のポストを形成することができる。この場合、本
半導体装置を電子基板に実装した後、半導体装置及び電
子基板間に樹脂注入等の補強を目的とした処置を取るこ
となく、半導体チップと基板間の熱膨張係数の差により
発生する応力を緩和して、実装信頼性を向上させること
ができる。また、半田外部電極を介して実装した後のリ
ペアが可能である。さらに、狭いピッチの電線配列を施
した半導体チップに対しても同様の組み立てが可能であ
り、前記した効果と同様の効果が実現される。
を活用して、安価な素材を使用して半導体チップ上に複
合構造のポストを形成することができる。この場合、本
半導体装置を電子基板に実装した後、半導体装置及び電
子基板間に樹脂注入等の補強を目的とした処置を取るこ
となく、半導体チップと基板間の熱膨張係数の差により
発生する応力を緩和して、実装信頼性を向上させること
ができる。また、半田外部電極を介して実装した後のリ
ペアが可能である。さらに、狭いピッチの電線配列を施
した半導体チップに対しても同様の組み立てが可能であ
り、前記した効果と同様の効果が実現される。
【図1】第一実施例により本発明の半導体装置の製作工
程を示す図である。
程を示す図である。
【図2】第二実施例により本発明の半導体装置の製作工
程を示す図である。
程を示す図である。
【図3】第三実施例により本発明の半導体装置の製作工
程を示す図である。
程を示す図である。
【図4】従来型の半導体装置の製作工程を示す図であ
る。
る。
12、22、32 銅ポスト 14、24、38 半田バンプ 13、23、37 チップ 16 樹脂層 18、30 半田外部電極 34 第1樹脂層 39 第2樹脂層
Claims (24)
- 【請求項1】 第1層が金属層であり、第2層が半田層
であり、第3層が前記第1層と同種の金属からなる層で
あり、且つ前記第2層が中間層を形成してなる3層構造
の多層板に対して選択的エッチングを行って前記第1層
と第3層とにそれぞれ同一のパターンを有する第1ポス
ト群と第2ポスト群とを形成する工程、半田バンプ群の
各半田バンプを介して前記第1ポスト群の各ポストと半
導体チップとを接合する工程、 前記第2層を切断して前記第1ポスト群の前記各ポスト
間及び前記第2ポスト群の各ポスト間に隙間部を形成
し、前記各ポストを相互に電気的に分離する工程からな
ることを特徴とするフリップチップ型半導体装置の製造
方法。 - 【請求項2】 前記金属が銅であることを特徴とする請
求項1に記載の方法。 - 【請求項3】 前記第2層を加熱手段にて切断すること
を特徴とする請求項1〜2のいずれか1項に記載の方
法。 - 【請求項4】 第1層が金属層であり、第2層が導電体
層であり、第3層が前記第1層と同種の金属からなる層
であり、且つ前記第2層が中間層を形成してなる3層構
造の多層板に対して選択的エッチングを行って前記第1
層と第3層とにそれぞれ同一のパターンを有する第1ポ
スト群と第2ポスト群とを形成する工程、 半田バンプ群の各半田バンプを介して前記第1ポスト群
の各ポストと半導体チップとを接合する工程、 前記第2層を切断して前記第1ポスト群の前記各ポスト
間及び前記第2ポスト群の各ポスト間に隙間部を形成
し、前記各ポストを相互に電気的に分離する工程からな
ることを特徴とするフリップチップ型半導体装置の製造
方法。 - 【請求項5】 前記金属が銅であることを特徴とする請
求項4に記載の方法。 - 【請求項6】 前記第2層を機械的手段にて切断するこ
とを特徴とする請求項4〜5のいずれか1項に記載の方
法。 - 【請求項7】 さらに前記第2ポスト群の各ポストにフ
ィルム材を当接して、前記半導体チップと前記フィルム
材との間に形成される空隙部に樹脂を満たすことを特徴
とする請求項1〜6のいずれか1項に記載の方法。 - 【請求項8】 前記フィルム材を除去して、前記各ポス
トに半田外部電極を形成する工程からなることを特徴と
する請求項7に記載の方法。 - 【請求項9】 金属単板に対してハーフエッチングを行
って第1ポスト群を形成する工程、 金属単板に対してハーフエッチングを行って前記第1ポ
スト群と同一のパターンを有する第2ポスト群を形成す
る工程、 前記第1ポスト群の各ポストと前記第2ポスト群の各ポ
ストとを対向させ、さらに半田層を介して前記第1ポス
ト群の前記各ポストと前記第2ポスト群の前記各ポスト
とを接合し、形成された空隙部に第1樹脂を満たして第
1樹脂層を形成する工程、 前記金属単板の残存部分をエッチングにより部分的に除
去して、前記各ポストが前記第1樹脂層に囲まれ且つ前
記各ポストの両端が露出している構造を有する複合体を
形成する工程、 半田バンプ群の各半田バンプを介して前記第1ポスト群
の前記各ポストに半導体チップを接合する工程からなる
ことを特徴とするフリップチップ型半導体装置の製造方
法。 - 【請求項10】 前記半導体チップと前記複合体との間
に形成される空隙部に第2樹脂を満たして第2樹脂層を
形成することを特徴とする請求項9に記載の方法。 - 【請求項11】 さらに前記第2ポスト群の各ポストに
半田外部電極を形成することを特徴とする請求項10に
記載の方法。 - 【請求項12】 第1層が金属層であり、第2層が半田
層であり、第3層が前記第1層と同種の金属からなる層
であり、且つ前記第2層が中間層を形成してなる3層構
造の多層板に対して選択的エッチングを行って前記第1
層と第3層にそれぞれ同一のパターンを有する第1ポス
ト群及び第2ポスト群を形成する工程、第4層が金属層
であり、第5層が半田層であり、第6層が前記第4層と
同種の金属からなる層であり、且つ前記第5層が中間層
を形成してなる3層構造の多層板に対して選択的エッチ
ングを行って前記第4層と第6層にそれぞれ前記第1ポ
スト群および前記第2ポスト群のパターンと同一のパタ
ーンを有する第3ポスト群及び第4ポスト群を形成する
工程、 前記第2ポスト群の各ポストに半田メッキ層を形成する
工程、 前記第2ポスト群の前記各ポストと前記第3ポスト群の
各ポストとを位置合わせして、前記半田メッキ層を介し
て前記第2ポスト群の前記各ポストと前記第3ポスト群
の前記各ポストとを接合する工程、 半田バンプ群の半田バンプを介して前記第1ポスト群の
各ポストと半導体チップとを接合する工程、 前記第2層および前記第5層をそれぞれ切断して前記各
ポスト群の前記各ポスト間に隙間部を形成し、前記各ポ
ストを相互に電気的に分離する工程からなることを特徴
とするフリップチップ型半導体装置の製造方法。 - 【請求項13】 前記金属が銅であることを特徴とする
請求項12に記載の方法。 - 【請求項14】 前記第2層および前記第5層をそれぞ
れ加熱手段にて切断することを特徴とする請求項12〜
13のいずれか1項に記載の方法。 - 【請求項15】 第1層が金属層であり、第2層が導電
体層であり、第3層が前記第1層と同種の金属からなる
層であり、且つ前記第2層が中間層を形成してなる3層
構造の多層板に対して選択的エッチングを行って前記第
1層と第3層にそれぞれ同一のパターンを有する第1ポ
スト群及び第2ポスト群を形成する工程、 第4層が金属層であり、第5層が導電体層であり、第6
層が前記第4層と同種の金属からなる層であり、且つ前
記第5層が中間層を形成してなる3層構造の多層板に対
して選択的エッチングを行って前記第4層と第6層にそ
れぞれ前記第1ポスト群および前記第2ポスト群のパタ
ーンと同一のパターンを有する第3ポスト群及び第4ポ
スト群を形成する工程、 前記第2ポスト群の各ポストに半田メッキ層を形成する
工程、 前記第2ポスト群の前記各ポストと前記第3ポスト群の
各ポストとを位置合わせして、前記半田メッキ層を介し
て前記第2ポスト群の前記各ポストと前記第3ポスト群
の前記各ポストとを接合する工程、 半田バンプ群の半田バンプを介して前記第1ポスト群の
各ポストと半導体チップとを接合する工程、 前記第2層および前記第5層をそれぞれ切断して前記各
ポスト群の前記各ポスト間に隙間部を形成し、前記各ポ
ストを相互に電気的に分離する工程からなることを特徴
とするフリップチップ型半導体装置の製造方法。 - 【請求項16】 前記金属が銅であることを特徴とする
請求項15に記載の方法。 - 【請求項17】 前記第2層および前記第5層をそれぞ
れ機械的手段にて切断することを特徴とする請求項15
〜16のいずれか1項に記載の方法。 - 【請求項18】 さらに前記第4ポスト群の各ポストに
フィルム材を当接して、前記半導体チップと前記フィル
ム材との間に形成される空隙部に樹脂を満たすことを特
徴とする請求項12〜17のいずれか1項に記載の方
法。 - 【請求項19】 前記フィルム材を除去して、前記第4
ポスト群の前記各ポストに半田外部電極を形成する工程
からなることを特徴とする請求項18に記載の方法。 - 【請求項20】 (1)半導体チップ、(2)前記半導
体チップ上に形成された半田バンプ群、(3)前記半田
バンプ群を介して前記半導体チップ上に接合せしめられ
た第1ポスト群、(4)前記第1ポスト群上に形成され
た半田層群、(5)前記半田層群を介して前記第1ポス
ト群上に接合せしめられた第2ポスト群、(6)前記第
2ポスト群上に形成された半田外部電極群、並びに
(7)前記半導体チップ、前記半田バンプ群、前記第1
ポスト群、前記半田層群及び前記第2ポスト群に囲まれ
てなる空隙部を満たしている樹脂層からなることを特徴
とする半導体装置。 - 【請求項21】 (1)半導体チップ、(2)前記半導
体チップ上に形成された半田バンプ群、(3)前記半田
バンプ群を介して前記半導体チップ上に接合せしめられ
た第1ポスト群、(4)前記第1ポスト群上に形成され
た導電体層群、(5)前記導電体層群を介して前記第1
ポスト群上に接合せしめられた第2ポスト群、(6)前
記第2ポスト群上に形成された半田外部電極群、並びに
(7)前記半導体チップ、前記半田バンプ群、前記第1
ポスト群、前記導電体層群及び前記第2ポスト群に囲ま
れてなる空隙部を満たしている樹脂層からなることを特
徴とする半導体装置。 - 【請求項22】 (1)半導体チップ、(2)前記半導
体チップ上に形成された半田バンプ群、(3)前記半田
バンプ群を介して前記半導体チップ上に接合せしめられ
た第1ポスト群、(4)前記第1ポスト群上に形成され
た第1半田層群、(5)前記第1半田層群を介して前記
第1ポスト群上に接合せしめられた第2ポスト群、
(6)前記第2ポスト群上に形成された半田メッキ層
群、(7)前記半田メッキ層群を介して前記第2ポスト
群上に接合せしめられた第3ポスト群、(8)前記第3
ポスト群上に形成された第2半田層群、(9)前記第2
半田層群を介して前記第3ポスト群上に接合せしめられ
た第4ポスト群、(10)前記第4ポスト群上に形成さ
れた半田外部電極群、並びに(11)前記半導体チッ
プ、前記半田バンプ群、前記第1ポスト群、前記第1半
田層群、前記第2ポスト群、前記半田メッキ層群、前記
第3ポスト群、前記第2半田層群及び前記第4ポスト群
に囲まれてなる空隙部を満たしている樹脂層からなるこ
とを特徴とする半導体装置。 - 【請求項23】 (1)半導体チップ、(2)前記半導
体チップ上に形成された半田バンプ群、(3)前記半田
バンプ群を介して前記半導体チップ上に接合せしめられ
た第1ポスト群、(4)前記第1ポスト群上に形成され
た第1導電体層群、(5)前記第1導電体層群を介して
前記第1ポスト群上に接合せしめられた第2ポスト群、
(6)前記第2ポスト群上に形成された半田メッキ層
群、(7)前記半田メッキ層群を介して前記第2ポスト
群上に接合せしめられた第3ポスト群、(8)前記第3
ポスト群上に形成された第2導電体層群、(9)前記第
2導電体層群を介して前記第3ポスト群上に接合せしめ
られた第4ポスト群、(10)前記第4ポスト群上に形
成された半田外部電極群、並びに(11)前記半導体チ
ップ、前記半田バンプ群、前記第1ポスト群、前記第1
導電体層群、前記第2ポスト群、前記半田メッキ層群、
前記第3ポスト群、前記第2導電体層群及び前記第4ポ
スト群に囲まれてなる空隙を満たしている樹脂層からな
ることを特徴とする半導体装置。 - 【請求項24】 (1)半導体チップ、(2)前記半導
体チップ上に形成された半田バンプ群、(3)前記半田
バンプ群を介して前記半導体チップ上に接合せしめられ
た第1ポスト群、前記第1ポスト群の上に形成された半
田層群及び前記半田層群を介して前記第1ポスト群の上
に接合せしめられた第2ポスト群よりなる多層ポスト
群、(4)前記多層ポスト群の各多層ポスト間の空隙部
を満たしている第1樹脂層、(5)前記第2ポスト群上
に形成された半田外部電極群並びに(6)前記半導体チ
ップ、前記半田バンプ群、前記多層ポスト群及び前記第
1樹脂層に囲まれてなる空隙部を満たしている第2樹脂
層からなることを特徴とする半導体装置。
Priority Applications (6)
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---|---|---|---|
JP2000145314A JP2001326250A (ja) | 2000-05-17 | 2000-05-17 | フリップチップ型半導体装置及び製造方法 |
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SG200102771A SG100693A1 (en) | 2000-05-17 | 2001-05-10 | Repairable flip chip semiconductor device with excellent packaging reliability and method of manufacturing same |
TW090111885A TW502456B (en) | 2000-05-17 | 2001-05-16 | Repairable flip chip semiconductor device with excellent packaging reliability and method of manufacturing same |
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GB0112071A GB2368459A (en) | 2000-05-17 | 2001-05-17 | Repairable flip chip semiconductor device, and method of manufacturing same |
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---|---|---|---|
JP2000145314A JP2001326250A (ja) | 2000-05-17 | 2000-05-17 | フリップチップ型半導体装置及び製造方法 |
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---|---|
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ID=18651839
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GB (1) | GB2368459A (ja) |
SG (1) | SG100693A1 (ja) |
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100927268B1 (ko) | 2007-01-23 | 2009-11-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치, 및 배선 기판 |
JP2011166094A (ja) * | 2010-02-15 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器 |
JP2011165982A (ja) * | 2010-02-10 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器 |
JP2011166093A (ja) * | 2010-02-15 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器 |
JP2011165981A (ja) * | 2010-02-10 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 半田層の形成方法、端子間の接続方法、半導体装置および電子機器 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080284038A1 (en) * | 2007-05-16 | 2008-11-20 | Dimaano Jr Antonio B | Integrated circuit package system with perimeter paddle |
US7875988B2 (en) * | 2007-07-31 | 2011-01-25 | Seiko Epson Corporation | Substrate and manufacturing method of the same, and semiconductor device and manufacturing method of the same |
US8080884B2 (en) * | 2008-06-27 | 2011-12-20 | Panasonic Corporation | Mounting structure and mounting method |
JP6555927B2 (ja) * | 2015-05-18 | 2019-08-07 | 大口マテリアル株式会社 | 半導体素子搭載用リードフレーム及び半導体装置の製造方法 |
TWI736859B (zh) * | 2019-03-18 | 2021-08-21 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4783722A (en) | 1985-07-16 | 1988-11-08 | Nippon Telegraph And Telephone Corporation | Interboard connection terminal and method of manufacturing the same |
JPH02125633A (ja) | 1988-11-04 | 1990-05-14 | Nec Corp | 集積回路 |
US5299730A (en) | 1989-08-28 | 1994-04-05 | Lsi Logic Corporation | Method and apparatus for isolation of flux materials in flip-chip manufacturing |
JP2518508B2 (ja) * | 1993-04-14 | 1996-07-24 | 日本電気株式会社 | 半導体装置 |
US5650595A (en) * | 1995-05-25 | 1997-07-22 | International Business Machines Corporation | Electronic module with multiple solder dams in soldermask window |
US5719440A (en) | 1995-12-19 | 1998-02-17 | Micron Technology, Inc. | Flip chip adaptor package for bare die |
US5897336A (en) * | 1996-08-05 | 1999-04-27 | International Business Machines Corporation | Direct chip attach for low alpha emission interconnect system |
JP3430916B2 (ja) | 1998-04-17 | 2003-07-28 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP2000040713A (ja) | 1998-07-23 | 2000-02-08 | Citizen Watch Co Ltd | 半導体パッケージの製造方法 |
JP2000138313A (ja) | 1998-10-30 | 2000-05-16 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US6228681B1 (en) * | 1999-03-10 | 2001-05-08 | Fry's Metals, Inc. | Flip chip having integral mask and underfill providing two-stage bump formation |
US6507118B1 (en) | 2000-07-14 | 2003-01-14 | 3M Innovative Properties Company | Multi-metal layer circuit |
-
2000
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100927268B1 (ko) | 2007-01-23 | 2009-11-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치의 제조 방법, 반도체 장치, 및 배선 기판 |
JP2011165982A (ja) * | 2010-02-10 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器 |
JP2011165981A (ja) * | 2010-02-10 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 半田層の形成方法、端子間の接続方法、半導体装置および電子機器 |
JP2011166094A (ja) * | 2010-02-15 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器 |
JP2011166093A (ja) * | 2010-02-15 | 2011-08-25 | Sumitomo Bakelite Co Ltd | 導電接続シート、端子間の接続方法、接続端子の形成方法、半導体装置および電子機器 |
Also Published As
Publication number | Publication date |
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