JPS61135165A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS61135165A JPS61135165A JP59258661A JP25866184A JPS61135165A JP S61135165 A JPS61135165 A JP S61135165A JP 59258661 A JP59258661 A JP 59258661A JP 25866184 A JP25866184 A JP 25866184A JP S61135165 A JPS61135165 A JP S61135165A
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- Japan
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- contact hole
- source contact
- insulating film
- gate electrode
- electrode layer
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、７０−テイ／ググートを存する絶縁ゲート
形メモリトランジスタ群からなる半導体メモリ装置に関
するものである。
形メモリトランジスタ群からなる半導体メモリ装置に関
するものである。
第３図は従来のフローティングゲートを有する絶縁ダー
ト形メモリトランジスタ群からなる半導体メモリ装置の
構造を示す平面図で、第４図（ａ）〜（ｆ）は第３１忙
おけるｘ −ｘ’線からみたドレインコンタクトホール
な含む部分の製造工程を示した断面図であり、第５図（
ａ）〜（ｆ）は第３図におけ ”’ｓ ｚ −ｚ’線からみたソースコンタクトホール
を含む部分の製造工程を示した断面図である。
ト形メモリトランジスタ群からなる半導体メモリ装置の
構造を示す平面図で、第４図（ａ）〜（ｆ）は第３１忙
おけるｘ −ｘ’線からみたドレインコンタクトホール
な含む部分の製造工程を示した断面図であり、第５図（
ａ）〜（ｆ）は第３図におけ ”’ｓ ｚ −ｚ’線からみたソースコンタクトホール
を含む部分の製造工程を示した断面図である。
第３図、第４図、第５図において、１は半導体基板、２
は第１ゲート絶縁膜、３は第１ゲート電極層、４はｆＪ
２ゲート絶縁膜、５は第２ゲート電極層、６は絶縁膜で
あるスムースコート膜、７はフィールド絶縁膜、８は拡
散層、９はソースコンタクトホール、１０はドレインコ
ンタクトホールである。
は第１ゲート絶縁膜、３は第１ゲート電極層、４はｆＪ
２ゲート絶縁膜、５は第２ゲート電極層、６は絶縁膜で
あるスムースコート膜、７はフィールド絶縁膜、８は拡
散層、９はソースコンタクトホール、１０はドレインコ
ンタクトホールである。
第４図（ａ）Ｋ示すように、半導体基板１上忙第ｌゲー
ト絶縁膜２を形成する。次に第４図（ｂ） Ｋ示すよう
に、第１ゲート絶縁膜２上忙多結晶シリコンからなるフ
ローティングゲート（以下第１ゲート電極層という）３
を被着し、ｉｉ［３図に幅Ｗで示している第１ゲート電
極層３を形成する領域を含むｘ −ｘ’方向全体を残し
て他をエツチングする。
ト絶縁膜２を形成する。次に第４図（ｂ） Ｋ示すよう
に、第１ゲート絶縁膜２上忙多結晶シリコンからなるフ
ローティングゲート（以下第１ゲート電極層という）３
を被着し、ｉｉ［３図に幅Ｗで示している第１ゲート電
極層３を形成する領域を含むｘ −ｘ’方向全体を残し
て他をエツチングする。
その後、第４図（ｅ）に示すように％第２ゲート絶縁膜
４を形成する。さらに、第４図（ｄ）Ｋ示すようＫ、メ
モリ詳の領域全体忙多結晶シリコン層からなるコントロ
ールゲート（以下第２ゲート電極層という）５を被着す
る。以上の工程によって。
４を形成する。さらに、第４図（ｄ）Ｋ示すようＫ、メ
モリ詳の領域全体忙多結晶シリコン層からなるコントロ
ールゲート（以下第２ゲート電極層という）５を被着す
る。以上の工程によって。
る４重層を設ける。次に第４図（ｅ）Ｋ示すようｋ、ま
ず、第２ゲート電極層５の必要部分のみを残すように第
２ゲート電極層５をエツチングし、ついで、このエツチ
ング加工された＄２ゲート電極層５をマスクとして、そ
の直下忙ある第２ゲート絶縁膜４．第１ゲート電極層３
．第１ゲート絶縁膜２を順次エツチングしてゲート領域
忙のみ前記４重層を残す。次忙、第４図（ｆ）ＶＣ示す
ように、絶縁膜であるスムースコート膜６を設け、その
後、ドレインコンタクトホール１０を形成する。また。
ず、第２ゲート電極層５の必要部分のみを残すように第
２ゲート電極層５をエツチングし、ついで、このエツチ
ング加工された＄２ゲート電極層５をマスクとして、そ
の直下忙ある第２ゲート絶縁膜４．第１ゲート電極層３
．第１ゲート絶縁膜２を順次エツチングしてゲート領域
忙のみ前記４重層を残す。次忙、第４図（ｆ）ＶＣ示す
ように、絶縁膜であるスムースコート膜６を設け、その
後、ドレインコンタクトホール１０を形成する。また。
拡散層８はアドレス線、データ線として、ソースコンタ
クトホール９．ドレインコンタクトホール１０およびそ
れらの近傍に設けたものである。第４図の場合化おいて
は、ドレインコンタクトホール１Ｇとその近傍との段差
は第４図（ｆ）で示すＴ１となる。
クトホール９．ドレインコンタクトホール１０およびそ
れらの近傍に設けたものである。第４図の場合化おいて
は、ドレインコンタクトホール１Ｇとその近傍との段差
は第４図（ｆ）で示すＴ１となる。
これに対し、ソースコンタクトホール９の構成について
は第５図（ｆ） Ｋ示すよ５ＫＴ、となる。
は第５図（ｆ） Ｋ示すよ５ＫＴ、となる。
すなわち、第３＠ｚ−ｉｓＫおける断面■である第５図
（＆） 〜（ｆ） Ｋよってこれを１６！明するａ’ｓ
ｓ図（ａ）において、隣接するソースコンタクトホー
ル９の領域間にフィールド絶縁膜７が第１ゲート絶縁膜
２を形成する以前にすで忙存在することおよびｇｓ図（
ｂ）Ｋ示すように第１ゲート電極層３がエツチング除去
されていることが前述したドレインコンタクトホール１
０の近傍と異なる。第５図（りで、必要な第２ゲート電
極層５のみ残すよ５に第２ゲート電極層５をエツチング
し、次ｋ。
（＆） 〜（ｆ） Ｋよってこれを１６！明するａ’ｓ
ｓ図（ａ）において、隣接するソースコンタクトホー
ル９の領域間にフィールド絶縁膜７が第１ゲート絶縁膜
２を形成する以前にすで忙存在することおよびｇｓ図（
ｂ）Ｋ示すように第１ゲート電極層３がエツチング除去
されていることが前述したドレインコンタクトホール１
０の近傍と異なる。第５図（りで、必要な第２ゲート電
極層５のみ残すよ５に第２ゲート電極層５をエツチング
し、次ｋ。
第４図（ｅ）において述べた方法でエツチングしていく
。このとき、前述したよう化第１ゲート電極層３が既に
除去されているため忙、半導体基板１が第１ゲート絶縁
膜２の膜厚以上にエッチジグされてしまう。第５図（ｆ
） において、スムースプート膜６を設け、その後、ソ
ースコンタクトホール９を形成する。このときソースフ
ンタクトホール９とその近傍との段差はＴ、となる。
。このとき、前述したよう化第１ゲート電極層３が既に
除去されているため忙、半導体基板１が第１ゲート絶縁
膜２の膜厚以上にエッチジグされてしまう。第５図（ｆ
） において、スムースプート膜６を設け、その後、ソ
ースコンタクトホール９を形成する。このときソースフ
ンタクトホール９とその近傍との段差はＴ、となる。
上記のような従来の半導体メモリ装置では、集積度の向
上に伴い、半導体基板１の平面方向微細化が進むにつれ
て、半導体基板１の平面に対する垂直方向の段差はアル
ミ配線の断線やコンタクトホールの形成不良などの原因
となる。従来のフンタクトホール部分の形成におい又は
、トンインコンタクトホール１０での段差Ｔ１ よりも
ソースコンタクトホール９での段差Ｔ、の万が太き（、
ソースコンタクトホール９が開きに（いという問題点が
あった。
上に伴い、半導体基板１の平面方向微細化が進むにつれ
て、半導体基板１の平面に対する垂直方向の段差はアル
ミ配線の断線やコンタクトホールの形成不良などの原因
となる。従来のフンタクトホール部分の形成におい又は
、トンインコンタクトホール１０での段差Ｔ１ よりも
ソースコンタクトホール９での段差Ｔ、の万が太き（、
ソースコンタクトホール９が開きに（いという問題点が
あった。
この発＃４は、かかる問題点を解決するため虻なされた
もので、ソースコンタクトホールの領域およびその近傍
の構造をかえて段差を少なくすること忙より、アルミ配
線の断線やフンタクトホールの形成不良のない半導体メ
モ１Ｊｆｔ置を得ることを目的とする。
もので、ソースコンタクトホールの領域およびその近傍
の構造をかえて段差を少なくすること忙より、アルミ配
線の断線やフンタクトホールの形成不良のない半導体メ
モ１Ｊｆｔ置を得ることを目的とする。
この発明に係る半導体メモナ装置は、メモリトランジス
タ詳のドレインコンタクトホールとソースコンタクトホ
ールとを同一構造にしてソースコンタクトホール近傍に
配置されたコントロールゲートの下層部をドレインコン
′タクトホール近傍忙配置されたコントロールゲートの
下層部と同一構造にしたものである。
タ詳のドレインコンタクトホールとソースコンタクトホ
ールとを同一構造にしてソースコンタクトホール近傍に
配置されたコントロールゲートの下層部をドレインコン
′タクトホール近傍忙配置されたコントロールゲートの
下層部と同一構造にしたものである。
この発明においては、ソースコンタクトホールとその近
傍との段差と、ドレインコンタクトホールとその近傍と
の段差とが同じくなる。
傍との段差と、ドレインコンタクトホールとその近傍と
の段差とが同じくなる。
第１図はこの発明の一実施例を示す平面図であリ、第２
図（ａ）〜（ｆ）は第１図におけるｙ−ｙ’線からみた
製造工程を示した断面図であり、第１図。
図（ａ）〜（ｆ）は第１図におけるｙ−ｙ’線からみた
製造工程を示した断面図であり、第１図。
第２図の符号１〜１０は第３図、第４図、第５図と同じ
ものを示している。また、第１図におけるｘ −ｘ’線
からみた断面図は第４図（ａ）〜（ｆ） Ｋ示されてい
る従来例と同一である。
ものを示している。また、第１図におけるｘ −ｘ’線
からみた断面図は第４図（ａ）〜（ｆ） Ｋ示されてい
る従来例と同一である。
第２図（ａ） において、従来のソースコンタクトホー
ル９の近傍まであったフィールド絶縁膜７の領域を前記
ソースコンタクトホール９の近傍忙形成される第２ゲー
ト電極層５と重ならない位置まで形成させる。第１ゲー
ト絶縁膜２を形成後、第２図（ｂ）において、第１ゲー
ト電極層３を被着する。従来、第１ゲート電極層３はト
ンインコンタクトホール１Ｇの領域を通過する第３図中
の幅Ｗの間隔で形成する第１ゲート電極層３の領域を含
むＸ−に方向全体だけを残し、他はエツチングされてい
たが、この実施例では、ソースコンタクトホール９の領
域を通過する第１図に示すＹ −Ｙ’方向にも幅Ｓの形
状で残している。第２図（Ｃ）において、第２ゲート絶
縁膜４を形成後、第２図（ｄ）のように、メモリ群領域
全体に第２ゲート電極層５を被着する。以下、従来の方
法と同様にして、アドレス線、データ線として、ソース
コンタクトホール９．ドレインコンタクトホール１０お
よび前記２つのコンタクトホールの近傍に拡散層８を設
け、ドレインコンタクトホール１０．ソースコンタクト
ホールＳを形成する。第２図（ｆ）Ｋ示すよう忙、ソー
スコンタクトホールーとその近傍との段差はＴ、となり
、これは第４図（ｆ） Ｋ示すドレインコンタクトホー
ル１ａとその近傍との段差Ｔ１と同じ大きさである。
ル９の近傍まであったフィールド絶縁膜７の領域を前記
ソースコンタクトホール９の近傍忙形成される第２ゲー
ト電極層５と重ならない位置まで形成させる。第１ゲー
ト絶縁膜２を形成後、第２図（ｂ）において、第１ゲー
ト電極層３を被着する。従来、第１ゲート電極層３はト
ンインコンタクトホール１Ｇの領域を通過する第３図中
の幅Ｗの間隔で形成する第１ゲート電極層３の領域を含
むＸ−に方向全体だけを残し、他はエツチングされてい
たが、この実施例では、ソースコンタクトホール９の領
域を通過する第１図に示すＹ −Ｙ’方向にも幅Ｓの形
状で残している。第２図（Ｃ）において、第２ゲート絶
縁膜４を形成後、第２図（ｄ）のように、メモリ群領域
全体に第２ゲート電極層５を被着する。以下、従来の方
法と同様にして、アドレス線、データ線として、ソース
コンタクトホール９．ドレインコンタクトホール１０お
よび前記２つのコンタクトホールの近傍に拡散層８を設
け、ドレインコンタクトホール１０．ソースコンタクト
ホールＳを形成する。第２図（ｆ）Ｋ示すよう忙、ソー
スコンタクトホールーとその近傍との段差はＴ、となり
、これは第４図（ｆ） Ｋ示すドレインコンタクトホー
ル１ａとその近傍との段差Ｔ１と同じ大きさである。
なお、この半導体基板１には、図示していないが、アド
レスバッファと７ドレスデコーダとデータの入出力回路
とを含む周辺回路等を搭載していることはいうまでもな
いことである。
レスバッファと７ドレスデコーダとデータの入出力回路
とを含む周辺回路等を搭載していることはいうまでもな
いことである。
この発明は以上説明したとおり、メモリトランジスタ鮮
のドレインコンタクトホールとソースコンタクトホール
とを同一構造にし【、ソースコンタクトホール近傍忙配
置されたコントー−ルゲートの下層部をトンインコンタ
クトホール近傍のコントロールゲートの下層部と同一の
構造忙したので、工程数を増加させることなく、ソース
コンタクトホールとその近傍との段差を、トンインコン
タクトホールとその近傍との段差と同じｋすることがで
きるために、ソースコンタクトホールの形成不良や、ア
ルミ配線の断線不良が改善されるという効果がある。
のドレインコンタクトホールとソースコンタクトホール
とを同一構造にし【、ソースコンタクトホール近傍忙配
置されたコントー−ルゲートの下層部をトンインコンタ
クトホール近傍のコントロールゲートの下層部と同一の
構造忙したので、工程数を増加させることなく、ソース
コンタクトホールとその近傍との段差を、トンインコン
タクトホールとその近傍との段差と同じｋすることがで
きるために、ソースコンタクトホールの形成不良や、ア
ルミ配線の断線不良が改善されるという効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例である半導体メモリ装置の
平面図、第２図（ａ）〜（ｆ）は第１図のＹ−Ｙ′線に
おける製造工程を示す断面歯、第３図は従来の半導体メ
モリ装置の平面図、第４図（ａ）〜（ｆ月文第３図のｘ
−ｘ’線における製造工程を示す断面図、第５図（＆
）〜（ｆ）Ｆｔ第３図のｚ −ｚ’線における製造工程
を示す断面図である。 図において、１は半導体基板、２は第１ゲート絶縁膜、
３は第１ゲート電極層、４は第２ゲート絶縁膜、５は第
２ゲート電極層、６はスムースフート膜、７はフィール
ド絶縁膜、８は拡散層、９はソースコンタクトホール、
１０はトンインコンタクトホールである。 なお、各図中同一符号は同一または相嶺部分を示す。 代理人 大台増應 （外２名ン 第１図 第２図 第４図 第５図 手続補正書（自発） １ｏ事件の表示 特願昭５１３−２５８８８１号２
、発明の名称 半導体メモリ装置３、補正をする者 事件との関係 特許出願人 ５、補正の対象 図面 ６、補正の内容 図面第２図を別紙のように補正する。 以上 第
平面図、第２図（ａ）〜（ｆ）は第１図のＹ−Ｙ′線に
おける製造工程を示す断面歯、第３図は従来の半導体メ
モリ装置の平面図、第４図（ａ）〜（ｆ月文第３図のｘ
−ｘ’線における製造工程を示す断面図、第５図（＆
）〜（ｆ）Ｆｔ第３図のｚ −ｚ’線における製造工程
を示す断面図である。 図において、１は半導体基板、２は第１ゲート絶縁膜、
３は第１ゲート電極層、４は第２ゲート絶縁膜、５は第
２ゲート電極層、６はスムースフート膜、７はフィール
ド絶縁膜、８は拡散層、９はソースコンタクトホール、
１０はトンインコンタクトホールである。 なお、各図中同一符号は同一または相嶺部分を示す。 代理人 大台増應 （外２名ン 第１図 第２図 第４図 第５図 手続補正書（自発） １ｏ事件の表示 特願昭５１３−２５８８８１号２
、発明の名称 半導体メモリ装置３、補正をする者 事件との関係 特許出願人 ５、補正の対象 図面 ６、補正の内容 図面第２図を別紙のように補正する。 以上 第
Claims (1)
- 電荷を保持することにより情報の記憶を行うフローテ
ィングゲートと、ソースと、ドレインと、コントロール
ゲートとを備えた電界効果型メモリトランジスタをマト
リクス状に配列したメモリトランジスタ群と、アドレス
バッファと、アドレスデコーダと、データの入出力回路
とを含む周辺回路によつて構成される半導体メモリ装置
において、前記メモリトランジスタ群のドレインコンタ
クトホールとソースコンタクトホールとを同一構造にし
て、前記ソースコンタクトホール近傍に配置されたコン
トロールゲートの下層部を前記ドレインコンタクトホー
ル近傍に配置されたコントロールゲートの下層部と同一
構造にしたことを特徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258661A JPS61135165A (ja) | 1984-12-05 | 1984-12-05 | 半導体メモリ装置 |
| US06/801,805 US4707717A (en) | 1984-12-05 | 1985-11-26 | Semiconductor memory device |
| DE3542939A DE3542939C2 (de) | 1984-12-05 | 1985-12-04 | Verfahren zur Herstellung eines Speicherbauelements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258661A JPS61135165A (ja) | 1984-12-05 | 1984-12-05 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61135165A true JPS61135165A (ja) | 1986-06-23 |
| JPH031838B2 JPH031838B2 (ja) | 1991-01-11 |
Family
ID=17323342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258661A Granted JPS61135165A (ja) | 1984-12-05 | 1984-12-05 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4707717A (ja) |
| JP (1) | JPS61135165A (ja) |
| DE (1) | DE3542939C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853341A (en) * | 1987-03-25 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices using focused ion beams |
| US4948749A (en) * | 1987-03-25 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices |
| JP2765583B2 (ja) * | 1988-10-20 | 1998-06-18 | 株式会社リコー | 半導体メモリ装置 |
| US5336628A (en) * | 1988-10-25 | 1994-08-09 | Commissariat A L'energie Atomique | Method for fabricating semiconductor memory device |
| FR2638285B1 (fr) * | 1988-10-25 | 1992-06-19 | Commissariat Energie Atomique | Circuit integre a haute densite d'integration tel que memoire eprom et procede d'obtention correspondant |
| JP2006054283A (ja) * | 2004-08-11 | 2006-02-23 | Nec Electronics Corp | 不揮発性半導体記憶装置，及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4289834A (en) * | 1977-10-20 | 1981-09-15 | Ibm Corporation | Dense dry etched multi-level metallurgy with non-overlapped vias |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US4380113A (en) * | 1980-11-17 | 1983-04-19 | Signetics Corporation | Process for fabricating a high capacity memory cell |
| US4653026A (en) * | 1981-08-12 | 1987-03-24 | Hitachi, Ltd. | Nonvolatile memory device or a single crystal silicon film |
| JPS5887876A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | 半導体装置 |
| US4477825A (en) * | 1981-12-28 | 1984-10-16 | National Semiconductor Corporation | Electrically programmable and erasable memory cell |
| JPS5935477A (ja) * | 1982-08-23 | 1984-02-27 | Seiko Epson Corp | 半導体装置 |
| DE3316096A1 (de) * | 1983-05-03 | 1984-11-08 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von speicherzellen mit einem ein schwebendes gate aufweisenden mos-feldeffekttransistor |
-
1984
- 1984-12-05 JP JP59258661A patent/JPS61135165A/ja active Granted
-
1985
- 1985-11-26 US US06/801,805 patent/US4707717A/en not_active Expired - Lifetime
- 1985-12-04 DE DE3542939A patent/DE3542939C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH031838B2 (ja) | 1991-01-11 |
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