JPH09199377A - チップ製造方法 - Google Patents
チップ製造方法Info
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- JPH09199377A JPH09199377A JP8008087A JP808796A JPH09199377A JP H09199377 A JPH09199377 A JP H09199377A JP 8008087 A JP8008087 A JP 8008087A JP 808796 A JP808796 A JP 808796A JP H09199377 A JPH09199377 A JP H09199377A
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 ウェーハを有効に利用するチップ製造方法を
提供する。 【解決手段】 チップ２がウェーハ１上に配置され、チ
ップ７はチップ２が配置されないウェーハ１上の領域に
配置される。チップ２の縦の長さ及び横の長さはそれぞ
れチップ７の縦の長さ及び横の長さの整数倍となってい
る。従って、チップ７をチップ２の周囲に隙間なく並べ
ることが可能であり、ウェーハ１を有効に利用できる。
提供する。 【解決手段】 チップ２がウェーハ１上に配置され、チ
ップ７はチップ２が配置されないウェーハ１上の領域に
配置される。チップ２の縦の長さ及び横の長さはそれぞ
れチップ７の縦の長さ及び横の長さの整数倍となってい
る。従って、チップ７をチップ２の周囲に隙間なく並べ
ることが可能であり、ウェーハ１を有効に利用できる。
Description
【０００１】
【発明の属する技術分野】本発明はチップ製造方法に関
する。
する。
【０００２】
【従来の技術】近年ＬＳＩ技術はめまぐるしく発達し、
メモリーＩＣ等においても記憶容量が６４Ｋから２５６
Ｋ、１Ｍ、４Ｍ、１６Ｍビットへと増大している。ま
た、それに伴いチップサイズも増大している。図１０及
び図１１に従来のチップ製造方法によるチップのウェー
ハ上のチップの配置を示す。図１０はサイズの小さいチ
ップ７が配置されたウェーハ１を示す平面図である。チ
ップ２７はそれぞれウェーハ１からはみ出すので良品と
ならないチップである。図１１はサイズの大きいチップ
２が配置されたウェーハ１を示す平面図であり、チップ
２２はチップ２７と同様の理由によって、良品とならな
いチップである。
メモリーＩＣ等においても記憶容量が６４Ｋから２５６
Ｋ、１Ｍ、４Ｍ、１６Ｍビットへと増大している。ま
た、それに伴いチップサイズも増大している。図１０及
び図１１に従来のチップ製造方法によるチップのウェー
ハ上のチップの配置を示す。図１０はサイズの小さいチ
ップ７が配置されたウェーハ１を示す平面図である。チ
ップ２７はそれぞれウェーハ１からはみ出すので良品と
ならないチップである。図１１はサイズの大きいチップ
２が配置されたウェーハ１を示す平面図であり、チップ
２２はチップ２７と同様の理由によって、良品とならな
いチップである。
【０００３】
【発明が解決しようとする課題】図１０と図１１とを比
較すると明らかなように、チップのサイズが大きくなる
ほど不良品となるチップの面積が増加し、その結果ウェ
ーハ１上で無効となる領域が増加するという問題があっ
た。
較すると明らかなように、チップのサイズが大きくなる
ほど不良品となるチップの面積が増加し、その結果ウェ
ーハ１上で無効となる領域が増加するという問題があっ
た。
【０００４】本発明は以上の点に鑑み、ウェーハを有効
に利用可能なチップ製造方法を提供することを目的とす
る。
に利用可能なチップ製造方法を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】請求項１に記載のチップ
製造方法は、第１のチップと、第１のチップよりも小さ
い第２のチップとを基板上に配置することを含んでなる
チップ製造方法であって、第２のチップは、第１のチッ
プを完全には配置不可能である基板上の領域に配置され
ることを特徴とする。
製造方法は、第１のチップと、第１のチップよりも小さ
い第２のチップとを基板上に配置することを含んでなる
チップ製造方法であって、第２のチップは、第１のチッ
プを完全には配置不可能である基板上の領域に配置され
ることを特徴とする。
【０００６】請求項２に記載のチップ製造方法は、第２
のチップは第１のチップの周辺に配置されることを特徴
とする。
のチップは第１のチップの周辺に配置されることを特徴
とする。
【０００７】請求項３に記載のチップ製造方法は、
（ａ）基板上の第１のチップを配置可能な領域の全てに
第１のチップを配置する工程と、（ｂ）第１のチップを
完全には配置不可能である基板上の領域に、第１のチッ
プよりも小さい第２のチップを配置する工程とを含んで
なることを特徴とする。
（ａ）基板上の第１のチップを配置可能な領域の全てに
第１のチップを配置する工程と、（ｂ）第１のチップを
完全には配置不可能である基板上の領域に、第１のチッ
プよりも小さい第２のチップを配置する工程とを含んで
なることを特徴とする。
【０００８】請求項４に記載のチップ製造方法は、工程
（ｂ）において、第２のチップは第１のチップの周辺に
配置されることを特徴とする。
（ｂ）において、第２のチップは第１のチップの周辺に
配置されることを特徴とする。
【０００９】請求項５に記載のチップ製造方法は、第１
及び第２のチップはそれぞれ四角形状であり、第２のチ
ップは複数であり、記第１のチップの一辺は第２のチッ
プの一辺の整数倍であることを特徴とする。
及び第２のチップはそれぞれ四角形状であり、第２のチ
ップは複数であり、記第１のチップの一辺は第２のチッ
プの一辺の整数倍であることを特徴とする。
【００１０】請求項６に記載のチップ製造方法は、第１
のチップの他辺は第２のチップの他辺の整数倍であるこ
とを特徴とする。
のチップの他辺は第２のチップの他辺の整数倍であるこ
とを特徴とする。
【００１１】
【発明の実施の形態】本発明は、ウェーハを用いてチッ
プを作る際に、ウェーハの形状及び面積の都合によって
チップが良品とならないウェーハの領域に比較的サイズ
の小さいチップを配置するというチップ製造方法に関す
る。以下に本発明の実施の形態について詳細な説明を行
う。
プを作る際に、ウェーハの形状及び面積の都合によって
チップが良品とならないウェーハの領域に比較的サイズ
の小さいチップを配置するというチップ製造方法に関す
る。以下に本発明の実施の形態について詳細な説明を行
う。
【００１２】図１は本発明に従うチップ製造方法を施さ
れたウェーハ１を示す平面図である。ウェーハ１上には
チップ２が配置され、チップ２を配置しても不良品とな
る領域には、チップ２よりもサイズの小さいチップ７が
チップ２の代わりに配置されている。無効領域１５は、
チップ２，７が配置されていないウェーハ１上の領域を
表す。
れたウェーハ１を示す平面図である。ウェーハ１上には
チップ２が配置され、チップ２を配置しても不良品とな
る領域には、チップ２よりもサイズの小さいチップ７が
チップ２の代わりに配置されている。無効領域１５は、
チップ２，７が配置されていないウェーハ１上の領域を
表す。
【００１３】図１においては、チップ２はウェーハ１の
中心付近に配置され、チップ７はウェーハ１の周辺部に
配置されている。チップ２の縦の長さはチップ７の縦の
長さの５倍であり、チップ２の横の長さはチップ７の横
の長さの３倍となっている。従って、チップ７を縦方向
に５個、横方向に３個ずつ並べると、チップ２と同じ大
きさとなる。
中心付近に配置され、チップ７はウェーハ１の周辺部に
配置されている。チップ２の縦の長さはチップ７の縦の
長さの５倍であり、チップ２の横の長さはチップ７の横
の長さの３倍となっている。従って、チップ７を縦方向
に５個、横方向に３個ずつ並べると、チップ２と同じ大
きさとなる。
【００１４】図２及び図３を用いて本発明のチップ製造
方法について説明を行う。ウェーハ１上にチップを配置
する方法として、写真製版処理が存在する。まず、チッ
プ２が不良品とならない領域、すなわちウェーハ１上の
有効領域４のみにチップ２用のレチクルを使用して露光
を施す。この処理によって図２に示されるようにチップ
２がウェーハ１上に配置される。
方法について説明を行う。ウェーハ１上にチップを配置
する方法として、写真製版処理が存在する。まず、チッ
プ２が不良品とならない領域、すなわちウェーハ１上の
有効領域４のみにチップ２用のレチクルを使用して露光
を施す。この処理によって図２に示されるようにチップ
２がウェーハ１上に配置される。
【００１５】チップ２を製造するための露光が完了した
後に、配置されたチップ２が不良品となる領域、すなわ
ち図２に示される無効領域５にのみチップ７用のレチク
ルを使用して露光を施し、図３に示されるようにチップ
７を配置する。
後に、配置されたチップ２が不良品となる領域、すなわ
ち図２に示される無効領域５にのみチップ７用のレチク
ルを使用して露光を施し、図３に示されるようにチップ
７を配置する。
【００１６】次にウェーハ１のテストを行い、良品のチ
ップ２，７と不良品のチップ２，７とを識別しておく。
まずチップ２，７のうちのいずれか一方に対してテスト
を行い、次に他方に対してテストを行う。チップ７のテ
ストを行うときには予めチップ７の座標を指定してお
く。
ップ２，７と不良品のチップ２，７とを識別しておく。
まずチップ２，７のうちのいずれか一方に対してテスト
を行い、次に他方に対してテストを行う。チップ７のテ
ストを行うときには予めチップ７の座標を指定してお
く。
【００１７】次にウェーハ１をウェーハシート上に載置
し、ダイサーによってチップ２の大きさでのダイ分割を
行う。チップ２の良品のみコレットによってウェーハシ
ートから取り除かれ、その結果ウェーハシート上に残存
するのはチップ２の不良品とチップ７である。同様に、
ダイサーによってチップ７の大きさでのダイ分割を次に
行い、チップ７を切り出す。チップ７もコレットによっ
てウェーハシート上から取り除かれる。ダイサーの代わ
りにレーザー光線を用いることによって、チップ２，７
に対して同時にダイ分割を行うことも可能である。取り
除かれたチップ２，７はそれぞれアセンブリされ、半導
体デバイス製品となる。
し、ダイサーによってチップ２の大きさでのダイ分割を
行う。チップ２の良品のみコレットによってウェーハシ
ートから取り除かれ、その結果ウェーハシート上に残存
するのはチップ２の不良品とチップ７である。同様に、
ダイサーによってチップ７の大きさでのダイ分割を次に
行い、チップ７を切り出す。チップ７もコレットによっ
てウェーハシート上から取り除かれる。ダイサーの代わ
りにレーザー光線を用いることによって、チップ２，７
に対して同時にダイ分割を行うことも可能である。取り
除かれたチップ２，７はそれぞれアセンブリされ、半導
体デバイス製品となる。
【００１８】図２及び図３に示される方法の代わりに、
図４に示される方法を用いることによっても図１に示さ
れるウェーハ１を製造可能である。
図４に示される方法を用いることによっても図１に示さ
れるウェーハ１を製造可能である。
【００１９】図４はチップ２，７のデータを含んでなる
マスクデータ９を示す平面図である。
マスクデータ９を示す平面図である。
【００２０】マスクデータ９のマスターマスクを使用す
ることによって、レチクルを用いて順に露光を行うこと
なく、一度の露光によってウェーハ１上にチップ２，７
を配置しても良い。
ることによって、レチクルを用いて順に露光を行うこと
なく、一度の露光によってウェーハ１上にチップ２，７
を配置しても良い。
【００２１】また、レチクル及びマスターマスクを使用
することなくチップ２，７の配置を行うことも可能であ
る。写真製版処理の工程時にウェーハ１上にレジストを
塗布した後に、電子ビーム露光装置を用いて図４に示さ
れるマスクデータ９を電子ビームによって直接ウェーハ
１上に描画することによってチップ２，７の配置を行
う。
することなくチップ２，７の配置を行うことも可能であ
る。写真製版処理の工程時にウェーハ１上にレジストを
塗布した後に、電子ビーム露光装置を用いて図４に示さ
れるマスクデータ９を電子ビームによって直接ウェーハ
１上に描画することによってチップ２，７の配置を行
う。
【００２２】以上の方法によって、図１に示されるウェ
ーハを製造することが可能となる。チップ２，７が配置
されないウェーハ１上の領域１５をさらに有効に活用す
るために、図４に示されるマスクデータ９の代わりに図
５に示されるマスクデータ１９を利用しても良い。この
方法によって、図６に示されるようにチップ２，７がウ
ェーハ１上全面に亘って配置される。
ーハを製造することが可能となる。チップ２，７が配置
されないウェーハ１上の領域１５をさらに有効に活用す
るために、図４に示されるマスクデータ９の代わりに図
５に示されるマスクデータ１９を利用しても良い。この
方法によって、図６に示されるようにチップ２，７がウ
ェーハ１上全面に亘って配置される。
【００２３】チップ２とチップ７との縦の長さ及び横の
長さの比はそれぞれ５，３であるので、図６に示される
ようにチップ７をチップ２の周囲に隙間なく並べること
が可能である。しかし本発明はこの例に限られるもので
はなく、例えば図７に示されるような、横の長さ及び縦
の長さがそれぞれチップ２の縦の長さ及び横の長さの整
数分の一とはならないチップ８を無効領域５に配置して
も良い。ただしこの場合、チップ８をチップ２の周囲に
隙間なく並べることは困難となる。
長さの比はそれぞれ５，３であるので、図６に示される
ようにチップ７をチップ２の周囲に隙間なく並べること
が可能である。しかし本発明はこの例に限られるもので
はなく、例えば図７に示されるような、横の長さ及び縦
の長さがそれぞれチップ２の縦の長さ及び横の長さの整
数分の一とはならないチップ８を無効領域５に配置して
も良い。ただしこの場合、チップ８をチップ２の周囲に
隙間なく並べることは困難となる。
【００２４】また、図８に示されるように、チップ２よ
りも大きいチップ３をウェーハ１上に配置し、その周囲
にチップ２を、チップ２の周囲にチップ７を配置するよ
うな場合も本発明に含まれる。さらに、図９に示される
ように、チップ２がウェーハ１からはみ出さないように
して、チップ２をウェーハ１上の周辺部に配置しても良
い。この場合、チップ７の配置される領域はチップ２の
配置されない領域であるが、ウェーハ１上の周辺部の領
域とはならない。
りも大きいチップ３をウェーハ１上に配置し、その周囲
にチップ２を、チップ２の周囲にチップ７を配置するよ
うな場合も本発明に含まれる。さらに、図９に示される
ように、チップ２がウェーハ１からはみ出さないように
して、チップ２をウェーハ１上の周辺部に配置しても良
い。この場合、チップ７の配置される領域はチップ２の
配置されない領域であるが、ウェーハ１上の周辺部の領
域とはならない。
【００２５】以上のようにして、チップ２を作成するた
めに用意されたウェーハ１上において、無効領域５上に
チップ２よりもサイズの小さいチップ７を配置する。こ
れによって、ウェーハプロセスの生産上決められたロッ
ト枠内で異なる製品の生産が可能となる。従って、従来
のチップよりも小さいチップを必要とする新製品の開発
を早めることも可能となる。
めに用意されたウェーハ１上において、無効領域５上に
チップ２よりもサイズの小さいチップ７を配置する。こ
れによって、ウェーハプロセスの生産上決められたロッ
ト枠内で異なる製品の生産が可能となる。従って、従来
のチップよりも小さいチップを必要とする新製品の開発
を早めることも可能となる。
【００２６】本発明によって以上記述したように、ウェ
ーハの無駄となっていた領域を有効に利用することが可
能となる。
ーハの無駄となっていた領域を有効に利用することが可
能となる。
【００２７】
【発明の効果】請求項１及び３に記載の構成によると、
第１のチップが有効に配置され得ない基板上の領域に第
２のチップを配置することによって、基板を有効に利用
することが可能となる。従って、チップの製造コストが
低下する。
第１のチップが有効に配置され得ない基板上の領域に第
２のチップを配置することによって、基板を有効に利用
することが可能となる。従って、チップの製造コストが
低下する。
【００２８】請求項２及び４に記載の構成によると、特
に基板の周辺部を有効に利用することが可能となる。
に基板の周辺部を有効に利用することが可能となる。
【００２９】請求項５に記載の構成によると、第１のチ
ップの一辺と第２のチップの一辺とを当接させることに
よって、間隙を生じさせることなくそれぞれのチップを
配置することが可能となる。
ップの一辺と第２のチップの一辺とを当接させることに
よって、間隙を生じさせることなくそれぞれのチップを
配置することが可能となる。
【００３０】請求項６に記載の構成によると、第１のチ
ップの他辺と第２のチップの他辺とを当接させることに
よって、請求項３による効果に加えて、さらに間隙を生
じさせることなくそれぞれのチップを配置することが可
能となる。
ップの他辺と第２のチップの他辺とを当接させることに
よって、請求項３による効果に加えて、さらに間隙を生
じさせることなくそれぞれのチップを配置することが可
能となる。
【図面の簡単な説明】
【図１】 チップ２，７が配置されたウェーハ１を示す
平面図である。
平面図である。
【図２】 ウェーハ１上にチップを配置する方法を工程
順に示す平面図である。
順に示す平面図である。
【図３】 ウェーハ１上にチップを配置する方法を工程
順に示す平面図である。
順に示す平面図である。
【図４】 マスクデータ９を示す平面図である。
【図５】 マスクデータ１９を示す平面図である。
【図６】 マスクデータ１９を用いることによってウェ
ーハ１上に配置されたチップ２，７を表す平面図であ
る。
ーハ１上に配置されたチップ２，７を表す平面図であ
る。
【図７】 チップ２，８が配置されたウェーハ１を示す
平面図である。
平面図である。
【図８】 チップ２，３，７が配置されたウェーハ１を
示す平面図である。
示す平面図である。
【図９】 図１とは異なるパターンでチップ２，７が配
置されたウェーハ１を示す平面図である。
置されたウェーハ１を示す平面図である。
【図１０】 従来技術を示す平面図である。
【図１１】 従来技術を示す平面図である。
１ ウェーハ、２，３，７，８ チップ、４ 有効領
域、５，１５ 無効領域。
域、５，１５ 無効領域。
Claims (6)
- 【請求項１】 第１のチップと、該第１のチップよりも
小さい第２のチップとを基板上に配置することを含んで
なるチップ製造方法であって、 前記第２のチップは、前記第１のチップを完全には配置
不可能である大きさの前記基板上の領域に配置されるこ
とを特徴とするチップ製造方法。 - 【請求項２】 上記第２のチップは上記第１のチップの
周辺に配置されることを特徴とする請求項１に記載のチ
ップ製造方法。 - 【請求項３】 （ａ）基板上の第１のチップを配置可能
な大きさの領域の全てに該第１のチップを配置する工程
と、 （ｂ）前記第１のチップを完全には配置不可能である大
きさの前記基板上の領域に、該第１のチップよりも小さ
い第２のチップを配置する工程とを含んでなることを特
徴とするチップ製造方法。 - 【請求項４】 上記工程（ｂ）において、上記第２のチ
ップは上記第１のチップの周辺に配置されることを特徴
とする請求項３に記載のチップ製造方法。 - 【請求項５】 上記第１及び第２のチップはそれぞれ四
角形状であり、該第２のチップは複数であり、該記第１
のチップの一辺は該第２のチップの一辺の整数倍である
ことを特徴とする請求項２または４に記載のチップ製造
方法。 - 【請求項６】 上記第１のチップの他辺は上記第２のチ
ップの他辺の整数倍であることを特徴とする請求項５に
記載のチップ製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008087A JPH09199377A (ja) | 1996-01-22 | 1996-01-22 | チップ製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008087A JPH09199377A (ja) | 1996-01-22 | 1996-01-22 | チップ製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199377A true JPH09199377A (ja) | 1997-07-31 |
Family
ID=11683549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008087A Pending JPH09199377A (ja) | 1996-01-22 | 1996-01-22 | チップ製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199377A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060514A1 (ja) * | 2007-11-06 | 2009-05-14 | Fujitsu Microelectronics Limited | 半導体装置の製造方法、ウエハおよびウエハの製造方法 |
| JP2009289866A (ja) * | 2008-05-28 | 2009-12-10 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| CN106952986A (zh) * | 2017-05-26 | 2017-07-14 | 厦门市东太耀光电子有限公司 | 一种led晶元切割方法 |
| WO2018015114A1 (en) * | 2016-07-19 | 2018-01-25 | Asml Netherlands B.V. | Determining the combination of patterns to be applied to a substrate in a lithography step |
-
1996
- 1996-01-22 JP JP8008087A patent/JPH09199377A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060514A1 (ja) * | 2007-11-06 | 2009-05-14 | Fujitsu Microelectronics Limited | 半導体装置の製造方法、ウエハおよびウエハの製造方法 |
| JP2009289866A (ja) * | 2008-05-28 | 2009-12-10 | Casio Comput Co Ltd | 半導体装置の製造方法 |
| WO2018015114A1 (en) * | 2016-07-19 | 2018-01-25 | Asml Netherlands B.V. | Determining the combination of patterns to be applied to a substrate in a lithography step |
| CN109564390A (zh) * | 2016-07-19 | 2019-04-02 | Asml荷兰有限公司 | 确定在光刻步骤中待施加到衬底的图案的组合 |
| JP2019522820A (ja) * | 2016-07-19 | 2019-08-15 | エーエスエムエル ネザーランズ ビー．ブイ． | リソグラフィステップにおける基板に施されるべきパターンの組み合わせの決定 |
| US11747738B2 (en) | 2016-07-19 | 2023-09-05 | Asml Netherlands B.V. | Determining the combination of patterns to be applied to a substrate in a lithography step |
| CN106952986A (zh) * | 2017-05-26 | 2017-07-14 | 厦门市东太耀光电子有限公司 | 一种led晶元切割方法 |
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