KR920022512A - 반도체 메모리 장치와 그 제조방법 - Google Patents

반도체 메모리 장치와 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리 장치와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예를 설명하기 위한 금속 배선 배치를 보여주는 평면도.
제2도는 제1도의 확대 부분도.
제3도는 제2도에 라인 A-A을 따라 취해진 단면도.
제4도는 제2도에서 라인 B-B을 따라 취해진 단면도.
제5도 및 제6도는 본 발명의 제조 과정을 설명하기 위한 평면도.
제7도 및 제8도는 본 발명의 제조 과정을 설명하기 위한 마스크 패턴을 도시하는 다이어그램.

Claims (6)

  1. 메모리 셀이 어레이 형태로 배열되는 메모리 셀 어레이 영역과, 상기 메모리 셀 어레이 영역내의 로우(row) 방향에 평행하게 배열된 복수의 워드 라인과, 상기 메모리 셀 얼레이 영역의 양 사이드 각기 배열된 제1 및 제2로우 디코더 및, 절연층상의 상기 복수의 워드 라인 위에 각기 배열되고 접촉부에 의해 상기 워드 라인에 전기적으로 접속되는 복수의 금속 배선을 포함하는 반도체 메모리 장치에 있어서, 상기 금속 배선의 각각의 한 단부가 상기 제1로우 디코더나 또는, 상기 제2로우 디코더증 어느 한 디코더에 선택적으로 접속되고, 상기 제1또는 제1로우 디코더에서 상기 메모리 셀어레이내의 소정 위치까지의 상기 금속 배선 폭은 소정 위치를 지나 상기 메모리 셀 어레이 영역내의 상기 금속 배선의 폭보다 큰 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 각각의 하나의 상기 메모리 셀은 하나의 절연 게이트 전게 효과 트랜지스터 및 하나의 저장 캐패시터을 포함하여 구성되며, 일부의 상기 워드 라인은 상기 절연 게이트 전계효과 트랜지스터의 게이트 전극으로서 작용하고, 상기 저장 캐패시터는 상기 절연 게이트 전계효과 트랜지스터의 상부층에 저층되어 형성도어지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 더 큰 폭을 가진 상기 금속 배선의 폭이 상기 워드라인의 폭보다 약2배 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 워드 라인은 폴리실리콘으로 만들어지고 상기 금속 배선은 알루미늄 합금으로 만들어지고 것을 특징으로 하는 반도체 메모리 장치.
  5. 메모리 셀이 어레이 형태로 배열되는 메모리 셀 어레이 영역과, 상기 메모리 셀 어레이 영역의 양 사이드에 각기 배열되는 제1및 제2로우 디코더 및, 상기 제1디코더나 또는 상기 제2디코더중 어느 한 디코더에 선택적으로 연결되어진 각각의 한 단부에 대해 로우 방향에 평행하게 상기 메모리 셀 어레이 영역내에 배열되는 복수의 금속배선을 포함하는 반도체 메모리 장치에 있어서, 상기 제1또는 상기 제2로우 디코더로부터 상기 메모리 셀 어레이 영역내의 소정의 장소까지 뻗어있는 부분에 대한 상기 금속 배선의 배선폭이 상기 소징의 장소를 지나 상기 메모리 셀 어레이 영역내로 확장되는 상기 금속 배선의 폭보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  6. 반도체 메모리 장치 제조 방법에 있어서, 복수의 워드 라인에 대한 배선을 로우 방향에 평행하게 메모리 셀 어레이 영역에 제공하는 공정과, 표면상에 절연막을 증착시킨후, 상기 워드 라인에 대해 배선위에 소정 위치에 있는 상기 절연막내의 상기 워드 라인에 대한 배선에 이르는 접촉홀을 형성시키는 단계와; 상기 접촉홀을 포함하고 있는 표면상에 전도성 막을 증착시키는 단계와; 레지스트 막을 코우팅하는 단계와; 권선 폭이 상기 워드 라인에 대한 배선상의 영역에 위치된 상기 워드 라인에 대한 배신의 폭과 같은 배선 패턴을 지닌 제1마스크를 이용하여 제1의 노출 과정을 실행하는 단계와; 그리고 상기 제1의 노출 과정을 실행한후, 각각의 단부가 상기 메모리 셀 형성 우측 또는 좌측으로부터, 상기 각각의 단부에서 상기 메모리 셀 어레이 영역내의 상기 워드 라인에 대한 배선상의 소정 위치에 이르는 부분에 대해 배선폭이 상기 제1마스크의 배선 패턴의 배신폭 보다 큰 외곽부쪽으로 뻗어있는 배선 패턴을 갖는 제2마스크를 이용하여 제2노출 공정을 실행하는 단계룰 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920008674A 1991-05-24 1992-05-22 반도체 메모리 장치와 그 제조 방법 KR960000958B1 (ko)

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