TW440839B - Semiconductor apparatus - Google Patents

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Description

五、發明說明（1) 【發明所屬技術領域】 本發明係關於一種半導體裝置，尤有關於一種在構成 記憶單元陣列的擴散層之圖型中，於擴散層之圖型密度較 低之領域，具有配置虛設圖型而形成之半導體記憶體的半 導體裝置。 ’是’N+反 中形者3 ’式12 置情成圖中方部 裝的構於13隔器 體半而 „ 部間擇 導多型圖元等選 半，圖面單且於 的列之平憶、， 體陣寸的記寬面 憶元尺0M及線方 記單 一 R 1 一 一 篆 1 體憶同ί、_部同另 導記或']元以在 半的狀1單成， 坦 有體形fi憶係又 備憶 t U記15。 之記同之之線置 用體有U内極配 習導具”列電而 3 1在半置圖陣閘態 術，該配如元及形 技常成複係單14之 知通形反例憶層設 習 於由一 記散布 丨關藉其在擴複 及體彳在於層施 11導0諸。散狀 部半^較態擴形 元之U ,狀N+的 習 N 單用之度置成14 憶習3密配形層 記有圖型的在散 在備如圊低如擴 同在係之較例N+ 如，例12對，等 非此通部相際此 並因，器度之合 15。中擇密型配 線係置選型圖， 極關裝的圊的劑 電之體内成列蝕 閘隔導列，陣抗 及間半陣13元於 14等的元及單對 層成成單11憶先 散置形憶部記係 擴配而記元一， N+般體，單此際 , 中憶般憶成之 中13記示記形14
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位 A:\P1224.ptd 第4頁 440 83 9 五、發明說明（2) 又，於圖3中，由於和本發明的内容無直接關係，而 省略了當然應包含的接點及鋁配線等之記載。又，藉由前 述N +擴散層所形成的記憶單元-電晶體或選擇器-電晶體等 的記載亦省略，然而作為本發明之背景的本習知例之說明 的一般性並不因而喪失。 【發明所欲解決之問題】 於形成作為上述習用之半導體記憶體的半導體裝置 中，在記憶單元内的選擇器部1 2中，由於·Ν十擴散層1 4及閘 電極線1 5並非配置成等間隔之關係，故不採用反複布設之 形態的配置關係。因此，較諸記憶單元部1 1及1 3之領域， 通常被形成為圖型密度較低之領域。 圖4為將圖3所示之記憶單元部1 1及選擇器部1 2的一部 分領域予以抽出顯示之部分放大圖。如上述，由於選擇器 部12的圖型密度較低，未配置有Ν+擴散層14的抗蝕劑殘留 領域的占有面積乃相對地增大。因此，在抗蝕劑去除加工 時，由於顯影處理時的加熱，該抗蝕劑之殘留領域乃與其 面積成比例地成為相對地大幅收縮的狀態，如圖4所示 般，產生了比原本之設計上的Ν +擴散層14的圖型形狀更膨 脹許多的除去抗姓劑圖型17a、17b、17c。 於此，在本習知例中，原本的設計圖型之構成，係在 圖4的特定位置A、C及E，令其各自之兩側的N +擴散層14作 為源極或汲極，以對應的閘電極線1 5作為媒介，形成M0S 電晶體（1)，又在特定位置B、D及F，令其各自之兩側的N +
A:\P1224.ptd 第5頁 ^ 4Ό 83 9 五、發明說明（3) 擴散層1 4作為源極或汲極，以對應的閘電極線1 5作為媒 介，形成與前述MOS電晶體（1 )同一特性的MOS電晶體（2)。 但是，如前述，在關連之N +擴散層1 4，分別由於圖型密度 的稀薄，而產生除去抗钱劑圖型17a、17b、17c，形成與 原本的設計圖型脫離的圖型。因此，形成於前述特定位置 A、C及E的MOS電晶體（1 )，儘管於設計上應具有與在特定 位置B、D及F 形成之MOS電晶體（2)同一特性，但因上述除 去抗蝕劑圖型1 7a膨脹，而形成具有不同特性的MOS電晶 體，致與原本之設計思想背離，為其缺點.·。 本發明之目的，係解決前述缺點，而提供一種半導體 裝置，備有半導體記憶體，其可使在記憶單元陣列内之全 部N+擴散層均照原本的設計圖型之樣子形成，俾令記憶單 元部及選擇器部内所形成的電晶體特性都均一化。 領單 有憶 占記 之位 列單 陣各 元， 單列 憶陣 記元 有單 具憶 ’記 置位 裝s早 式體個 方導數 之半複 題之有 課明置 決發連 解本内 以依其 用 ， [ 域 成陣 形元 式單 方憶 入記 注此 子於 難 ； 用素 利要 有成 含構 包個 列一 陣為 元作 罩 遮 之 數 意 任 之 内 域 領 有 占 之 列 型在 圊， 能成 功形 體而 憶型 記圖 具設 不虛 是之 少型 至圖 的罩 間遮 歹适陣記 元置 單配 憶有 記備 位， 單中 述域 前領 於定 在特 存的 以 列 丨？1 元 虛述 述前 前 r 而又， ο 。層層 體散散 憶擴擴 己 + + ! N N 體為設 導成虛 半形之 為被層 作可散 亦擴 型N+ 圖述 罩前 遮為 單述成 憶前形 記，被 述又型 ASTgli 之 設
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A:\P1224. ptd 第6頁 440839 五 '發明說明（4) 特定領域亦可被形成作為存在於前述單位記憶單元陣列間 的選擇器功能領域。或者，於前述單位記憶單元陣列及前 述特定領域亦可分別配置有直交於前述遮罩圖型的閘電極 線，於前述單位記憶單元陣列之領域内，分別以同一寬度 且等間隔配置有前述遮罩圖型。又，於前述單位記憶單元 陣列之領域内，亦可分別以同一寬度且等間隔配置有前述 閘電極線。 【發明之實施形態】 接著，參考附圖就本發明加以說明。 圖1為顯示本發明之實施形態中的實施例1的平坦型遮 罩ROM之記憶單元陣列的平面圖。此為對於前述圖3所示之 記憶單元陣列應用本發明所得到之記憶單元陣列的平面 圖。又，圖2為將圖1所示之記憶單元部1 1及選擇器部1 2的 一部分領域予以抽出顯示之部分放大圊，此為顯示對應於 圖4的部分放大圖，藉由本發明之應用而獲改善的該實施 例N+擴散層14、虛設N+擴散層1 6a及1 6b之配置關係的部分
A:\P1224. ptd 第7頁
4 0 8 3 3 五、發明說明（5) 該選擇器部12，於N+擴散層14之终端處另外附加配置有各 自對應的虛設N +擴散層16a。且於選擇器部中，在對應 於記憶單元部1 1及1 3之N +擴蕞層1 4，作為空領域而存在的 領域中，另外附加配置有虛設N +擴散層1 6 b。 如此，藉由將虛設ΝΊ·擴散層16a及虛設N +擴散層16b附 加於上述空領域的方式，對應於在選擇器部丨2的抗蝕劑殘 留領域之空領域乃消除，藉此方式，乃可使在選擇器部1 2 之圖型密度與在記憶單元部11及13之圖型密度同樣地充 實。如此.，藉由附加虛設N +擴散層16a及虛設N +擴散層 16b，包含選擇器部12之前述空領域，使圖型密度充實之 方式，不但可使在抗蝕劑去除加工的顯影處理時之抗蝕劑 殘留領域的收縮均一化，將N+擴散層1 4依照原本設計圖型 之樣子形成，且作為包含記憶單元-電晶體或選擇器-電晶 體等M0S電晶體之形成母體，分別於N+擴散層1 4之外，各 自另行設定虛設N +擴散層16a。然而，附加之虛設N+擴散 層16b並未被設定為前述M0S電晶體之形成母體。又，藉由 選擇器部12之前述空領域之圖型密度的充實均一化，在抗 蝕劑去除加工的顯影處理時之抗蝕劑殘留領域的收縮得以 均一化，而能防止在前述習知例中成為問題的N +擴散層之 抗蝕劑排除圖型（參考圊4之17a〜17c)的產生，於記憶單元 陣列中，N +擴散層1 4可依照既定之設計圖型的樣子形成， 而能使形成於N +擴散層及閘電極線的前述Μ 0 S電晶體之特 性各自均一化。 又，於圖1及圖2中，係與前述習知例的情形相同，由
A:\P1224.ptd 第8頁 440839 五、發明說明（6) 於和本發明的内容無直接關係，而省略了當然應包含的接 點及鋁配線等之記載。又，藉由前述N +擴散層或虛設N +擴 散層所形成的前述M0S電晶體之記載雖亦省略，然而本發 明之說明的一般性並不因而喪失。 在圖2之部分放大圖中，藉由與圖4之習知例的對比即 可瞭解，於習知例中，在選擇器部12的未存在有遮罩圖型 之抗蝕劑殘留領域中1被附加配置有虛設N +擴散層16a及 虛設N +擴散層16b，藉此而如前述般，使抗#劑殘留領域 的熱收縮均一化，如圖2所示般，使成為包含記憶單元-電 晶體或選擇器-電晶體等M0S電晶體之形成母體的N +擴散層 1 4之抗蝕劑圖型可依照既定之設計圖型的樣子形成。因 此，和前述習知例之情形不同者，於本發明中，在特定位 置A、C及E，所形成之M0S電晶體，與在特定位置B、D及F 所形成之M0S電晶體，兩者具有同一特性，而如前述般， 分別被均一化。
A:\P1224. ptd 第9頁 440833 五、發明說明（7) 圖1為依本發明之實施形態的記憶單元陣列之一實施 例的包含記憶單元部及選擇器部之配置的圖式。 圖2為前述實施例的部分放大圖。 圖3為習知例之記憶單元陣列的包含記憶單元部及選擇器 部之配置的圖式。 圖4為前述習知例之部分放大圖。 【符號之說明】 1 1 、1 3〜記憶單元部 1 2〜選擇器部14~N+擴散層 1 5〜閘電極線16a、16b〜虛設N+擴散層 17a、17b、17c〜N+擴散層之除去抗蝕劑圖型
A:\P1224.ptd 第10頁

Claims (1)

  1. 附件四吵/’’V- 六、申請專利範圍 1 · 一種平坦型記情 陣列之占有領域，其G 各單位記憶單元陣^包 數之遮罩圖型作為一個 有領域内’在存在於該 記憶體功能的特定領域 型而形成之前述記憶單 2. 如申請專利範圍 結構，其中，該遮罩圖 型被形成為該N +擴散層 3. 如申請專利範圍 結構，其中’該特定領 單元陣列間的選擇器功 第87116325號專利申請案中文申請專利範圍修正本 立—I 日 修正89年11月28曰修訂 體之陣列圖型結構，具有記憶單元 連置有複數個單位記憶單元陣列， 含有利用離子注入方式形成之任意 構成要素；於此記憶單元陣列之占 單位記憶單元陣列間的至少是不具 中’備有配置該遮罩圖型之虛設圖 元陣列，以作為半導體記憶體。 第1項之平坦型記憶體之陣列圖塑 型被形成為N+擴散層，而該虛設圖 之虛設N +擴散層。 第1項之平坦型記憶體之陣列圖型 域係被形成作為存在於該單位記憶 能領域。 4.如申清專利範圍第1項之平坦型記憶體之陣列圖塑 結構，其中’於該單位記憶單元陣列及該特定領域分別配 置有直交於該遮罩圖型的閘電極線’於該單位記憶單元陣 列之領域内，分別以同一寬度且等間隔配置有該遮罩圖 型。 5·如申請專到範圍第4項之平坦型記憶體之陣列圖塑 結構，其中，於該單位記憶單元陣列之領域内，分別以同 一寬度且等間隔配置有該閘電極線。
    第11頁
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