JPH1074904A - サブｇｒゲートの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 これまで達成されなかったチャネルドーピン
グおよび接合部ドーピングのデカップリングを実現し、
ディープトレンチＤＲＡＭセルにサブＧＲゲート導体と
相互接続用導体ラインを形成する手法を提供する。 【解決手段】 半導体基板上において犠牲スペーサ、ラ
イナ、マスキング層およびレジスト層を含む複数の層を
析出し、除去し、選択的にエッチングする。この場合、
半導体基板上に犠牲スペーサを析出するステップと、こ
の犠牲スペーサの選択部分に凹部をエッチングするステ
ップと、この凹部を絶縁材料で充填して、向き合った面
をもつ柱状構造体を形成するステップと、犠牲スペーサ
の残留部分を除去するステップと、絶縁材料から成る柱
状構造体の各面に沿ってトレンチをエッチングするステ
ップと、このトレンチを導電性材料で充填して一対のト
レンチゲートを形成するステップとが設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディープトレン
チ、シャロウトレンチ・アイソレーションおよびその上
に形成された窒化物シール領域を有するＤＲＡＭアレイ
の半導体基板におけるサブＧＲゲートの製造方法に関す
る。

【０００２】

【従来の技術】ＤＲＡＭチップ製法技術は、メモリ容量
増大に対する飽くことを知らない要求に促されて、過去
数年にわたり劇的に変化してきた。ＤＲＡＭチップが新
しい世代になるたびに、新たな世代の特色としてディバ
イスの大きさの半減が挙げられ、結果として前の世代よ
りも４倍、密度が高まっている。この技術において直面
する問題点は、ＤＲＡＭにおいてキャパシタの単位面積
あたりに蓄積される電荷を十分に大きく保持するのが困
難であることや、ディバイス形成に使われる利用可能な
ホトリソグラフ機器の分解能に起因するものである。妥
当な大きさのチップ面積で高密度のＤＲＡＭを形成する
ためには、セル構造を世代ごとに変える必要があるとさ
れている。したがって、キャパシタの平面的な面積を増
加させることなくキャパシタンスを増やすための努力は
すべて、３次元のキャパシタ構造を形成する方向へと向
かってきた。

【０００３】セルの水平方向の寸法が減らされたときに
十分なセルキャパシタンスを保持するために、３次元の
セルデザインおよび高性能のセル誘電体が使用されてい
る。ホトリソグラフ技術の改善により、ＤＲＡＭチップ
内のパターンとスペース（その分野では”ピッチ”と称
する）の最小サイズが劇的に低減された。しかし、所定
のホトリソグラフ機器により製造できるパターンとスペ
ースの最小サイズはその分解能にじかに関連しているの
で、ＤＲＡＭディバイスの最小ピッチはある程度までし
か低減できない。

【０００４】ＤＲＡＭディバイスの最小パターンサイズ
（Ｆ）は一般に、この分野ではグラウンドルール（Ｇ
Ｒ）と呼ばれている。慣用の設計による現在のＤＲＡＭ
セルの場合、少なくとも１つのロウラインと各ロウライ
ン間のスペースをセルのＸ方向内に形成させなければな
らない。この結果、Ｘ方向の幅は２Ｆとなる。セルキャ
パシタを形成するため、さらに付加的なＸ方向の幅（典
型的には１Ｆ）が必要とされる。このため最小のＸ方向
幅は３Ｆとなる。また、Ｙ方向では少なくとも１つのデ
ィジットラインと各ディジットライン間のスペースが必
要とされ、最小Ｙ方向幅は２Ｆとなる。ＤＲＡＭセルの
面積を決めるためにはＸ方向幅（３Ｆ）とＹ方向幅（２
Ｆ）を単に乗算し、これによってセルの総面積は６Ｆ²
となる。なお、本発明は６Ｆ² の種類のＤＲＡＭセルに
係わるものであるが、２０Ｆ² までの面積をもつＤＲＡ
Ｍセルは市販されていることを述べておく。

【０００５】ＤＲＡＭアレイのサイズは減少しているの
に対しその中に集積される回路の密度は相応に高まって
いるので、それらを形成する新たなトレンチゲートやプ
ロセスが必要になる。この場合、新しいサブＧＲゲート
の導体や相互接続用導体ラインが必要となり、チャネル
ドーピングと接合部ドーピングのデカップリングについ
て取り扱わなければならないだけでなく、オフ電流／閾
値の要求について妥協することなくそれを低減しなけれ
ばならない。スペーサ技術や改善されたホトリソグラフ
技術はきわめて貴重なツールとなる見込みがあり、それ
らが将来のＤＲＡＭアレイ設計において使用されること
になるのは明らかである。実際、サブＧＲゲートやアイ
ソレーショントレンチを形成するために犠牲スペーサを
使用することは、すでに採用されているものである。

【０００６】たとえば Micron Technology, Inc. のも
のであり T.A. Lowrey 等によるアメリカ合衆国特許第
５，０１３，６８０号、"PROCESS FOR FABRICATING A D
RAM ARRAY HAVING FEATURE WIDTHS THAT TRANSCEND THE
RESOLUTION LIMIT OF AVALIABELE PHOTOLITHOGRAPHY"
には、サブＧＲゲートを形成するためにスペーサ技術を
利用することが述べられている。この特許によれば、ゲ
ートパターンサイズがスペーサ技術により決められるＤ
ＲＡＭアレイが開示されている。

【０００７】この場合、製造にあたりホトリソグラフィ
を採用し、ストレージトレンチのマトリックスをエッチ
ングするために使用される１／２Ｆマスクストリップが
生成される。そこで述べられているダブルピッチマスキ
ング技術をスペーサ技術と組み合わせることで、ホトリ
ソグラフィプロセスだけによるパターン分解能よりもは
るかに小さいサイズの幅をもつトランジスタと相互接続
用ラインの生成が可能となる。

【０００８】また、Samsung Electronics Company, Lt
d. のものであり Y.Kim 等によるアメリカ合衆国特許第
５，３０８，７８４号、"SEMICONDUCTOR DEVICE AND ME
THODFOR MAKING THE SAME" に示されているように、ス
ペーサ技術をアイソレーショントレンチの形成に使用す
ることもできる。そこに述べられているプロセスによれ
ば、ディバイスのアクティブエリアの形成に用いられる
ものとは異なるエッチレートをもつ材料のスペーサが使
用される。そしてそれらのスペーサをエッチングして除
くことができ、生成されたトレンチに絶縁材料が充填さ
れる。このようにして、半導体ディバイスにおける電気
的な素子を絶縁するための方法が得られ、これによって
各エレメントを互いに密に充填することで生じる寄生容
量が抑えられる。このような絶縁手法によれば、基板表
面上の素子の密度を高めることができる。

【０００９】サブＧＲゲート導体は、他のいくつかの従
来技術の製法によっても形成されてきた。それらの製法
では典型的に、特殊化されたホトリソグラフィツールあ
るいは（表面結像層を含む）ＧＣレベルで処理可能なレ
ジストプロセスを利用しなければならない。また、ＧＣ
ラインのサイズを低減するためにマスク凹部ないしアン
ダカットエッチングも用いられてきた。さらに、スペー
サハードマスク（またはレジストエッジにおける酸化物
スペーサ）を用いることによってもサブＧＲ導体が形成
されてきた。しかしながらこれらの技術はすべて、ディ
バイスの設計をサブＧＲの形態で動作するトランジスタ
にせざるを得ないという欠点を伴うものである。また、
それらの技術のためにはきわめて特殊なツールおよび／
またはプロセスが必要であり、それ以外は慣用的な製造
ラインには収まらないものである。しかも、従来技術に
より製造されるディバイスは典型的には非対称のＧＣ形
状をとっており、ディバイスを完成させるのに必要であ
ろう他の層を取り付けるのは困難である。

【００１０】

【発明が解決しようとする課題】したがって本発明の課
題は、従来技術に付随する問題点を解消したプロセスを
利用して、ディープトレンチＤＲＡＭセルにサブＧＲゲ
ート導体と相互接続用導体ラインを形成する手法を提供
することにある。

【００１１】さらに本発明の別の課題は、標準的なトラ
ンジスタ技術と同等の高密度トレンチトランジスタコン
セプトを提供することにある。

【００１２】

【課題を解決するための手段】本発明によればこの課題
は、半導体基板上に犠牲スペーサを析出するステップ
と、該犠牲スペーサの選択部分に凹部をエッチングする
ステップと、該凹部を絶縁材料で充填して、向き合った
面をもつ柱状構造体を形成するステップと、前記犠牲ス
ペーサの残留部分を除去するステップと、絶縁材料から
成る前記柱状構造体の各面に沿ってトレンチをエッチン
グするステップと、該トレンチを導電性材料で充填して
一対のトレンチゲートを形成するステップを有すること
により解決される。

【００１３】

【発明の実施の形態】１つの実施形態によれば、酸化物
層、窒化物層およびポリシリコン層を有する犠牲スペー
サ層が、ディープトレンチ、シャロウトレンチおよび窒
化物密封領域がすでに形成されている半導体基板上にお
かれる。犠牲スペーサ層の部分はエッチングにより取り
除かれて、形成された凹部にポリシリコン層、酸化物層
および第２のポリシリコン層を含む複数の絶縁材料が充
填される。これらの層により凹部が充填されて、ポリシ
リコン層、酸化物層、ポリシリコン層が交互に設けられ
た柱状構造体が形成され、これは一般に凹部の形状に従
うものである。そして犠牲スペーサ層が除去されて、半
導体基板上に配置された柱状のポリシリコン−酸化物−
ポリシリコン積層物が残される。そしてポリシリコン−
酸化物−ポリシリコン層の側方に沿って半導体基板にト
レンチがエッチングされる。次に、それらのトレンチの
内側が適切に覆われて、サブＧＲゲートを形成するため
に導体材料で満たされる。

【００１４】本発明によれば、ＤＲＡＭディバイスに集
積される回路の密度を高めるときに生じるいくつかの重
要な問題点にかかわる新しいトレンチゲートコンセプト
が提供される。まず第１に本発明は、標準のゲート導体
プロセスを用いて適用できるサブＧＲゲート導体または
相互接続用導体ラインを製造するための技術に係わるも
のである。また、高密度という目標のとおり、次のよう
なトランジスタコンセプトも扱っている。すなわちこの
トランジスタコンセプトは標準のトランジスタ技術と同
等ではあるが、垂直方向における付加的な設計の自由度
ゆえに、目下のところ達成されていないチャネルドーピ
ングと接合部ドーピングのデカップリングに有利に働く
ものである。チャネルドーピングのこのようなデカップ
リングゆえに、オフ電流／閾値の要求について妥協する
ことなく接合部におけるフィールドないし電界を効果的
に抑えることができる。ある種のトレードオフ（たとえ
ば電流駆動対オフ・リーク電流）の局面において、従来
技術のプレーナＭＯＳディバイスに比べてこのディバイ
スは良好なオフ電流特性をもつようになる。

【００１５】論考を容易にするため、トレンチキャパシ
タを使用したＤＲＡＭに関して本発明を述べることにす
る。しかし本発明はもっと広範囲にわたる適用事例をも
つものである。たとえば、ここで述べるようなサブＧＲ
ゲートディバイスの形成を積層およびキャパシタならび
にトレンチ技術を用いたＤＲＡＭに適用できる。したが
って本発明を、トレンチ（ゲート）導体あるいは埋込ト
レンチ（ゲート）導体に適用できる。

【００１６】以下で述べる製造ステップは、約６Ｆ² の
ＤＲＡＭセルサイズをもつ具体例としてのＤＲＡＭにお
ける平坦化された半導体ウェハから始められる。このウ
ェハは、当業者によく知られている慣用のＤＲＡＭ製造
ステップにより形成されたディープトレンチ（ＤＴ）お
よびシャロウトレンチアイソレーション（ＳＴＩ）を有
している。この場合、多数の犠牲酸化物層および犠牲窒
化層が析出されて、それらは後続のプロセスにおいてエ
ッチングにより除去されることになるが、それらのステ
ップの各々は当業者によく知られたプロセスを利用した
慣用の技術によってなされることになる。酸化物および
窒化物の層はたとえば典型的には、化学蒸着法（ＣＶ
Ｄ）あるいは他の適切な熱的析出技術により析出され
る。また、フッ化水素酸浴や化学的ダウンストリームエ
ッチング剤のようなエッチング剤が用いられ、凹部エッ
チング、等方性および／または異方性エッチング、リア
クティブイオンエッチング（ＲＩＥ）というプロセス
が、各々取り替えのきくかたちで扱われる。以下で述べ
るステップでは、当業者によく知られている適切なマス
キング技術やホトリソグラフィ技術も利用されるものと
する。

【００１７】

【実施例】まずはじめに図１を参照すると、この図には
ゲート導体（ＧＣ）レベルにおける６Ｆ² トランジスタ
ディバイス１２０の具体的なレイアウトが示されてい
る。図示されているように、ゲート導体のパターンサイ
ズは約１／２Ｆである。もちろん、たとえばスペーサの
厚さを変えることなどによって、このパターンサイズの
変更を行うことができる。このレイアウトには、トラン
ジスタのワードライン１２２、表面ストラップ１２４、
ビットラインコンタクト１２６、ディープトレンチ１２
８およびシャロウトレンチアイソレーション領域１２９
が設けられている。また、ゲート１３０のためのサブＧ
Ｒトレンチも描かれている。実例として、ディープトレ
ンチ１２８の深さは約８ｍｍであり、シャロウトレンチ
アイソレーション領域１２９の深さは約０．２ｍｍであ
る。典型的には、シャロウトレンチアイソレーション領
域に酸化物が充填される。以下で行われるＤＲＡＭプロ
セスでは、キャパシタンスノード（あるいは図示のディ
バイスではディープトレンチノード）とアクティブエリ
アとの接続の集積について述べる。このプロセスは、２
つのサブＧＲトレンチワードライン１２２の間の埋込ス
トラップの形成から始められ、これによってディープト
レンチノードがアクティブディバイスエリアと接続され
ることになる。アクティブディバイスエリアというの
は、トレンチないしＳＴＩを含んでいないディバイス部
分である。埋込ストラップ自体は、サブＧＲパターンと
してセルフアライメントされるプロセスで形成できる。

【００１８】図２〜図７には、トレンチトランジスタ１
０におけるサブＧＲゲート導体の具体例としての形態を
形成するためのプロセスの流れが示されている。図２を
参照すると、この図にはたとえば単結晶シリコンから成
る平坦化された半導体ウェハ１１の表面が示されてい
る。図示のとおり、約５０ｎｍの厚さの酸化物層１２が
すべてのディープトレンチ１０の表面におかれている。
この酸化物は一般にトレンチトップ酸化物（ＴＴＯ）と
呼ばれる。トレンチ１０と単結晶基板１８との間にカラ
ー状酸化物１３が配置されている。カラー状酸化物の上
およびＴＴＯと単結晶基板の間に、窒化物の充填された
部分２８が設けられている。この部分２８は窒化物シー
ルと呼ばれる。窒化物シール２８は約４０ｎｍの幅であ
る。さらにこの窒化物シール２８の上にＴＴＯ層の部分
２９が設けられている。そして約１５０ｎｍの厚さの犠
牲窒化物層１４が、ＴＴＯ層１２とシリコン基板１８の
全表面上に析出される。さらにこの窒化物層１４の上
に、約１００ｎｍの厚さの犠牲ポリシリコン層１６が析
出される。そしてこの領域は、深紫外線（ＤＵＶ）トレ
ンチゲートマスクから成る（図示されていない）レジス
ト層で覆われる。次に、トレンチ２０がポリシリコン１
６および窒化物１４の層にエッチングされ、このトレン
チによりそれらの層が取り除かれてＴＴＯ層１２の表面
が露出される。続いて、残されたレジスト層をマスクを
用いて除去するためにレジストストリップが行われ、図
示のように新たに形成されたトレンチ２０の表面上に厚
さ約１５ｎｍの酸化物ライナ２２がおかれる。さらにこ
れに続いてトレンチの両面に、１００ｎｍの犠牲窒化物
スペーサ層２６が形成される。

【００１９】次に図３を参照すると、この図にはトレン
チトランジスタ１０の製造における次のステップが描か
れている。まずはじめに（図示されていない）表面スト
ラップ（ＳＳ）マスクがこのディバイスの表面上に設け
られる。次に、窒化物シールと酸化物カラー凹部形成ス
テップが実行され、その結果、トレンチ３０が形成され
て、このトレンチはＴＴＯ層中を横切って酸化物カラー
部１２へと突き進んでいる。続いて表面ストラップマス
クが除去され、トレンチ３０にポリシリコン３２が充填
される。次に、ポリシリコン３２は約５０ｎｍでエッチ
ングされ、新たなトレンチに酸化物３４が充填される。
この酸化物層３４によってトレンチが充填され、これは
ＴＴＯ表面１２上に広がっている。さらにその次にこの
酸化物層は、ＴＴＯ層１２の表面と同じ高さになるよう
エッチングされる。そして図示のとおり、厚さ約１０ｎ
ｍの酸化物ライナ４１が析出される。続いてこの領域に
ポリシリコン４２が充填され、これは約３０ｎｍの厚さ
までエッチングされる。

【００２０】次に図４を参照すると、この図にはトレン
チトランジスタ１０の製造における次のステップが示さ
れている。この場合、（図２に示した）窒化物スペーサ
層２６が取り去られ、ＴＴＯ層１２の頂部まで剥がされ
てくぼんだ領域５０が残される。次に、あとで行われる
酸化物／窒化物トレンチエッチングでこの領域５０の端
部にトレンチエッチングが行われるのを防ぐため、この
構造体の上にクリティカルではないトリムマスクがおか
れる。酸化物／窒化物トレンチエッチングが実行され、
ＴＴＯ表面上におかれていた酸化物ライナを含むはじめ
に析出されたそれらの層のうち約１５０ｎｍが除去され
る。その後、トリムマスクが除去され、ポリシリコント
レンチエッチングが実施されて、構造体中にトレンチ５
２が残り、これは約１５０ｎｍの深さまで単結晶シリコ
ン基板中に突き通っている。さらにこのポリシリコント
レンチエッチングにより、以前に析出された（図３に示
した）ポリシリコン層も除去される。次にトレンチ５２
内に酸化物ライナが析出され、この酸化物ライナは異方
性エッチングされて、窒化物シール２８を保護するため
側壁に薄い酸化物層だけが残される。

【００２１】次に図５を参照すると、この図にはトレン
チトランジスタ１０の製造法における次のステップが示
されている。この場合、（図２に示した）窒化物層１４
が取り除かれ、（図３に示した）酸化物ライナ４１も除
かれる。窒化物層の下のＰＡＤ酸化物も約１５ｎｍはぎ
取られる。そして図示されているとおり、犠牲酸化物層
５５がこの構造体の上に生成される。

【００２２】さらに図５を参照すると、以下の手順に従
ってこの構造体にウェル埋込６０が生成される。すなわ
ちこの場合、犠牲酸化物層５５の部分が選択的に取り除
かれ、ゲート酸化物（ＧＯＸ）層６２がおかれる。結局
は埋込サブＧＲ相互接続用導体ライン６１および表面ゲ
ート導体（ＧＣ）６４を成すことになるポリシリコン層
が、トレンチ５２を充填し単結晶シリコン基板上に生じ
る構造体上におかれる。このＧＣポリシリコン層は最初
は、基板表面の上に少なくとも１００ｎｍ延在してい
る。次にこの構造体上に（図示されていない）ＧＣマス
キング層がおかれ、ＧＣエッチングステップにより不所
望なＧＣポリシリコンが除去されて、単結晶シリコン基
板上にある表面ゲート導体６４と、ＧＣポリシリコンで
充填されたトレンチである埋込ゲート導体６１が残され
る。その後、ＧＣマスキング層が除去される。

【００２３】次に図６を参照すると、この図にはトレン
チトランジスタ１０の製造法における次にステップが示
されている。約５０ｎｍの窒化物層が構造体の上に析出
され、窒化物スペーサ／凹部形成エッチングステップに
より、トレンチゲート６１の上に層７０が形成されるの
に対し、表面ゲート導体に沿って窒化物スペーサ６４が
形成される。

【００２４】本発明によるトレンチトランジスタ１０の
製造を完了させるため、以下のような標準的なプロセス
が実行される。それらのプロセスは一般に半導体トラン
ジスタ業界で実践されており、実際に製造されるあらゆ
るトランジスタにおいて必要とされるものであって、当
業者によく知られているものである。したがってそれら
について図示は不要であり、それらのプロセスについて
は最低限の項目に関して説明する。このプロセスは接合
プロセスで始められ、これは図６に示した構造体上に窒
化物ライナをおくことからスタートする。この場合、標
準的な手順に従って、ライン誘電体中間部（ＭＯＬ Ｄ
Ｅ）が構造体上におかれ、全体的なライン中間部（ＭＯ
Ｌ）の平坦化が行われる。次に、選択性酸化物−窒化物
エッチングによりビットライン（ＢＬ）プロセスが行わ
れる。続いて、拡散領域へのコンタクト／ゲートへのコ
ンタクト（ＣＤ／ＣＧ）プロセスが行われて、トランジ
スタディバイスにそれらのコンタクトエリアが生成され
る。その後、３つの金属層の析出プロセス（Ｍ０、Ｍ
１，Ｍ２）が実行される。 Ｍ０、Ｍ１，Ｍ２はそれぞ
れ金属０層、金属１層および金属２層に対応する。金属
Ｍ０、Ｍ１，Ｍ２は、半導体トランジスタ業界で一般に
用いられるいかなる金属であってもよい。１つの実施形
態によればそれらの金属は、タングステン、タングステ
ン・シリサイド、チタン、チタン・シリサイドまたは銅
から成るグループの中から選ばれる。最終的なパッド開
口プロセス（ＴＶプロセス）によりトランジスタが完成
する。

【００２５】埋込トレンチ導体のシート抵抗を最低限に
抑えるため、上述のトレンチトランジスタプロセスに代
わるプロセスを実行することができる。このプロセス
は、埋込トレンチゲート導体のためのトレンチをエッチ
ングしゲート酸化物を成長させた後（図５）に開始され
る。埋込ゲート導体６１および表面ゲート導体６４を生
成させるポリシリコン充填層は、ゲート酸化物層上にお
かれる薄いポリシリコンライナからスタートする。次
に、本来の場所にドーピングされる約２０ｎｍ厚のＧＣ
ポリシリコン層がポリシリコンライナ上におかれる。続
いて、約１０ｎｍのタングステン・シリサイド（Ｗｓ
ｉ）層が化学蒸着法（ＣＶＤ）により析出される。そし
てこのＷＳｉ層の上に、（やはりＣＶＤ）により約２５
ｎｍのタングステン層が析出される。タングステン／タ
ングステン・シリサイドの組み合わせられた層がエッチ
バックされて、単結晶シリコン基板表面下８０ｎｍにあ
るようになる。次に、本来の場所にドーピングされる約
８０ｎｍのＧＣポリシリコン層が構造体上におかれる
（このステップの代わりにイオン注入法を利用したドー
ピングも可能である）。このプロセスにより複合構造が
形成され、これには第１の有利な実施形態のプロセスに
より形成されたもとのゲート導体の代わりに用いられる
ドーピングされたポリシリコンにより囲まれたシリサイ
ド／金属コアが含まれている。シリサイド／金属充填の
厚さは、埋込トレンチゲート導体が存在するトレンチの
アスペクト比に依存する。また、タングステン・シリサ
イド／タングステンの代わりに有用な他の金属化構成と
してチタン・シリサイド／チタン（ＴｉＳｉ／Ｔｉ）ま
たは銅（Ｃｕ）が挙げられ、これらにはともにＣＶＤが
用いられる。ゲート導体ポリシリコンを介した拡散を防
ぐには、銅の金属化構成において適切なバリアを設ける
のが有効である。

【００２６】次に図７を参照すると、この図にはトレン
チトランジスタディバイスの側面図が示されており、こ
の場合、組み込まれたシリサイド／金属ライン７５とと
もに埋込トレンチゲート導体が示されている。これらの
埋込トレンチゲート導体は上述のように、タングステン
・シリサイド／タングステン／チタン・シリサイド／銅
を交互に配置させるプロセスにより生成される。ここに
は単結晶シリコン基板１１、サブＧＲ相互接続用導体ラ
イン６１およびシャロウトレンチアイソレーション領域
７６も示されているし、さらに図６の窒化物層７０およ
びゲート導体６４も示されている。

【００２７】ここでわかるように本発明によれば、従来
技術のサブＧＲゲート導体または相互接続用導体ライン
の形成に伴う多くの問題点が十分に克服される。高密度
という目標からすればこの方法は、同等の標準的なトラ
ンジスタ技術であるトランジスタコンセプトに係わるも
のである。大部分は標準的なゲート導体プロセスを利用
する上述のプロセスによって、サブＧＲゲート導体また
は相互接続用導体ラインをもつＤＲＡＭトレンチトラン
ジスタが製造される。ここで述べてきたプロセスゆえ
に、結果として得られるトランジスタによってチャネル
ドーピングおよび接合部ドーピングのデカップリングを
達成できる。このことは、上述のように構成されたディ
バイスにおいて、トレンチゲートの垂直方向での寸法ゆ
えにオフ電流／閾値要求を妥協することなく接合部にお
けるフィールドないし電界を低減できることに因る。電
流駆動対オフ・リーク電流のようなある種のトレードオ
フの観点のもとで、本発明は従来のプレーナＭＯＳディ
バイスに比べて良好なオフ電流特性を有することにな
る。

【００２８】また、ここで述べてきたプロセスの流れは
６Ｆ² セルサイズのディープトレンチＤＲＡＭ向けのも
のであるけれども、このプロセスをそれよりも高い密度
のＤＲＡＭセルへも同様に適用できるのは自明である。
さらに、ここで述べてきたトレンチ（ゲート）導体のた
めのプロセスを、埋め込まれたトレンチ（ゲート）導体
のためにも同様に適用できる。ＤＲＡＭプロセスにおい
てワードラインとして動作するトレンチゲート導体によ
るここで述べてきたプロセスの流れを、ディープトレン
チまたは積層されたＤＲＡＭプロセスにも適用できると
みなすべきである。最後に、平坦化された単結晶シリコ
ンウェハ上で行われるこれまで述べてきたプロセスの流
れを、絶縁体上シリコン（ＳＯＩ）技術に対しても同様
に適用可能であるとみなすべきである。

【００２９】自明のことながら、上述の実施形態は単に
実例にすぎず、トレンチおよびゲート導体の種々の層の
寸法や厚さのような妥当な変形を行うことや、これまで
述べてきたものと機能的に等価な部材を利用して上述の
実施形態に対して変更を加えることは、当業者であれば
可能である。いかなる変形や修正も、また、当業者に明
らかであるその他の事項についても、特許請求の範囲に
記載された本発明の枠内に入るものである。

【図面の簡単な説明】

【図１】約１／２ＦのサブＧＲゲートによる６Ｆ² のＤ
ＲＡＭのレイアウトを示す図である。

【図２】本発明の実施例に従ってディープトレンチＤＲ
ＡＭセルにＧＲゲートを生成するプロセスを説明する第
１の図である。

【図３】本発明の実施例に従ってディープトレンチＤＲ
ＡＭセルにＧＲゲートを生成するプロセスを説明する第
２の図である。

【図４】本発明の実施例に従ってディープトレンチＤＲ
ＡＭセルにＧＲゲートを生成するプロセスを説明する第
３の図である。

【図５】本発明の実施例に従ってディープトレンチＤＲ
ＡＭセルにＧＲゲートを生成するプロセスを説明する第
４の図である。

【図６】本発明の実施例に従ってディープトレンチＤＲ
ＡＭセルにＧＲゲートを生成するプロセスを説明する第
５の図である。

【図７】本発明の実施例に従ってディープトレンチＤＲ
ＡＭセルにＧＲゲートを生成するプロセスを説明する第
７の図である。

【符号の説明】

１０ トランジスタ １２ 酸化物層 １４ 犠牲窒化物層 １６ ポリシリコン層 １８ シリコン基板 ２０ トレンチ ２２ 酸化物ライナ ２６ 犠牲窒化物スペーサ層 ３０ トレンチ ３２ ポリシリコン ３４ 酸化物 ４１ 酸化物ライナ ４２ ポリシリコン ５２ トレンチ ６１ 相互接続用導体ライン ６４ 表面ゲート導体

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリスティーネ デーム ドイツ連邦共和国 ミュンヘン エーフェ ルシュトラーセ 14 (72)発明者 エルヴィン ハマール ドイツ連邦共和国 エマーティング アー ダルベルト−シュティフター−シュトラー セ 21 (72)発明者 ラインハルト シュテングル ドイツ連邦共和国 シュタットベルゲン ベルクシュトラーセ ３

Claims (24)

【特許請求の範囲】
1. 【請求項１】 ディープトレンチ、シャロウトレンチ・
   アイソレーションおよびその上に形成された窒化物シー
   ル領域を有するＤＲＡＭアレイの半導体基板におけるサ
   ブＧＲゲートの製造方法において、 前記半導体基板上に犠牲スペーサを析出するステップ
   と、 該犠牲スペーサの選択部分に凹部をエッチングするステ
   ップと、 該凹部を絶縁材料で充填して、向き合った面をもつ柱状
   構造体を形成するステップと、 前記犠牲スペーサの残留部分を除去するステップと、 絶縁材料から成る前記柱状構造体の各面に沿ってトレン
   チをエッチングするステップと、 該トレンチを導電性材料で充填して一対のトレンチゲー
   トを形成するステップを有することを特徴とする、 ＤＲＡＭアレイの半導体基板におけるサブＧＲゲートの
   製造方法。
2. 【請求項２】 半導体基板上に犠牲スペーサを析出する
   前記のステップにおいて、 前記半導体基板上に酸化物層を設けるステップと、該酸
   化物層上に窒化物層を析出するステップと、 前記酸化物層上にポリシリコン層を析出するステップと
   が設けられている、請求項１記載の方法。
3. 【請求項３】 犠牲スペーサの選択部分に凹部をエッチ
   ングする前記のステップにおいて、 前記ポリシリコン層上にレジスト層を析出するステップ
   と、 前記のポリシリコン層と窒化物層を同時にエッチングし
   てトレンチを形成するステップが設けられており、該ト
   レンチは前記酸化物層の表面まで延びており、 前記レジスト層を除去するステップと、 前記トレンチ内に酸化物のライナと窒化物層を連続的に
   設けるステップと、 前記窒化物層に凹部を選択的にエッチングするステップ
   が設けられている、 請求項２記載の方法。
4. 【請求項４】 犠牲スペーサの選択部分に凹部を形成す
   る前記のステップの後、表面ストラップを形成するステ
   ップを有する、請求項１記載の方法。
5. 【請求項５】 表面ストラップを形成する前記のステッ
   プにおいて、 前記基板上に表面ストラップマスキング層を析出するス
   テップと、 前記基板の窒化物シールの選択的なエッチングと前記酸
   化物層に凹部を設けるエッチングを同時に行うステップ
   と、 前記表面ストラップマスクを除去するステップが設けら
   れている、 請求項４記載の方法。
6. 【請求項６】 向き合った面をもつ柱状構造体を形成す
   るため凹部に絶縁材料を充填する前記のステップにおい
   て、 前記凹部にポリシリコン層を析出し、 該ポリシリコン層上に酸化物層を析出し、 該酸化物層上にポリシリコン層を析出する、 請求項１記載の方法。
7. 【請求項７】 犠牲スペーサ層の残留部分を除去する前
   記のステップにおいて、 前記半導体基板上にマスキング層を設け、 前記半導体基板上にはじめに設けられていた酸化物層お
   よび窒化物層を選択的にエッチングし、 前記マスキング層を除去し、 前記窒化物層を除去する、 請求項３記載の方法。
8. 【請求項８】 絶縁材料から成る柱状構造体の各面に沿
   ってトレンチをエッチングする前記のステップにおい
   て、 前記半導体基板中にトレンチをエッチングし、 該トレンチの内側を酸化物で覆い、 前記窒化物シール周囲の酸化物ライナを選択的にエッチ
   ングし、 前記窒化物層、前記酸化物ライナおよび半導体基板上に
   はじめに設けられていた酸化物層の一部分を同時に除去
   し、 生じた構造体の上に酸化物層を設ける、 請求項１記載の方法。
9. 【請求項９】 一対のトレンチゲートを形成するためト
   レンチに導電材料を充填する前記のステップにおいて、 前記トレンチにゲート酸化物層を析出し、 該ゲート酸化物層上にポリシリコンゲート導体層を析出
   し、 該ポリシリコンゲート導体層からゲート導体を形成する
   ため、該ポリシリコンゲート導体層をマスキングして選
   択的にエッチングし、 マスキング層を除去し、 生じた構造体上に窒化物層を析出し、 ゲート導体上のみに配置されて残るよう前記窒化物層を
   選択的にエッチングする、 請求項１記載の方法。
10. 【請求項１０】 前記半導体基板内に接合部を形成する
    ステップが設けられている、請求項１記載の方法。
11. 【請求項１１】 半導体基板内に接合部を形成する前記
    のステップにおいて、 前記半導体基板の上に窒化物ライナを析出するステップ
    と、 前記半導体基板内にライン誘電体中間部を形成するステ
    ップと、 該ライン誘電体中間部を平坦化するステップを有する、 請求項１０記載の方法。
12. 【請求項１２】 前記半導体基板中にビットラインコン
    タクトを形成するステップが設けられている、請求項１
    記載の方法。
13. 【請求項１３】 半導体基板中にビットラインコンタク
    トを形成する前記のステップにおいて、 前記半導体基板を選択性酸化物−窒化物エッチングプロ
    セスによりエッチングするステップが設けられている、 請求項１２記載の方法。
14. 【請求項１４】 前記半導体基板中にゲートに対するコ
    ンタクトと拡散領域に対するコンタクトを形成するステ
    ップが設けられている、請求項１記載の方法。
15. 【請求項１５】 前記半導体基板の上に複数の金属層を
    析出するステップが設けられている、請求項１記載の方
    法。
16. 【請求項１６】 複数の金属層を析出する前記のステッ
    プを３つの金属層の析出に制限する、請求項１５記載の
    方法。
17. 【請求項１７】 前記金属層の金属を、タングステン、
    タングステン・シリサイド、チタン、チタン・シリサイ
    ドおよび銅から成るグループの中から選択する請求項１
    ６記載の方法。
18. 【請求項１８】 前記半導体基板において最終的なパッ
    ド開口プロセスを行い、ＤＲＡＭアレイの構造を完成さ
    せる、請求項１記載の方法。
19. 【請求項１９】 ゲート酸化物層上にポリシリコンゲー
    ト導体層を析出する前記のステップにおいて、 シリサイド／金属コアを含み適所にドーピングされたゲ
    ート導体ポリシリコン層の析出を行う、 請求項９記載の方法。
20. 【請求項２０】 シリサイド／金属コアを含み適所にド
    ーピングされたゲート導体ポリシリコン層を形成する前
    記のステップにおいて、 前記トレンチ内のゲート酸化物層の上にポリシリコン層
    を析出し、 適所にドーピングされたゲート導体ポリシリコン層を前
    記ポリシリコン層上に析出し、 前記ポリシリコン層上に金属シリサイド層を析出し、 該金属シリサイド層上に金属層を析出し、 前記の金属層および金属シリサイド層を同時にエッチン
    グしてそれらが基板表面下に存在するようにし、 生じた構造体上に、適所にドーピングされたゲートポリ
    シリコン層を析出する、請求項１９記載の方法。
21. 【請求項２１】 前記金属シリサイドをタングステン・
    シリサイドまたはチタン・シリサイドから成るグループ
    から選択する、請求項２０記載の方法。
22. 【請求項２２】 前記金属をタングステン、チタンおよ
    び銅から成るグループから選択する、請求項２０記載の
    方法。
23. 【請求項２３】 前記金属シリサイドはタングステン・
    シリサイドである、請求項２０記載の方法。
24. 【請求項２４】 前記金属はタングステンである、請求
    項２２記載の方法。