KR20000023521A - 비트라인-스터드당 네개의 노드들 및 2 토폴로지 레벨들을갖는 6 ¼ ｆ×ｆ 디램 셀 - Google Patents
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Abstract
셀-쿼드로폴 셀 구조가 개시되어 있다. 셀 구조는 두개의 다른 셀들(1 차원의 라인, 즉 W-방향으로 배열된) 사이의 비트라인-스터드을 공유하는 원리로 후크와 같은 구조를 형성하여 부착된 측면 및 트랜치까지 연장된 각 트랜인 영역 및 묻힌 스트랩으로 하나의 비트라인-스터드 주변에서 교차하는 4개의 셀들을 형성하여 두 방향 면적(x- 및 y-방향)에서의 공유의 최대 가능 정도로 연장된다.
Description
디램 셀 크기는 보다 고밀도의 메모리 개발에 대한 끊임없는 압력으로 늘 당면 현안이다. 현재의 설계는 워드라인들 및 비트라인들은 상호 직교하도록 배열되게 하며, 그 메모리 셀들은 비트라인과 양 메모리 셀들의 접속에 사용된 하나의 비트라인 스터드을 공유하는 두개의 쌍들로 배치되도록 강요하고 있다. 도 1은 통상의 트랜치 디램 메모리 셀 레이아웃의 일부 구성을 나타낸 평면도이며, 도 2는 도 1에 따른 레이아웃의 일부 절개 사시도이다. 각 쌍의 메모리 셀은 두개의 트랜지 커패시터들(1) 및 드래인(소오스) 및 묻힌 스트랩(2;strap)로 구성되는 두개의 능동 액세스들과 연관되며, 게이트(3)는 하나의 BL 스터드(stud) 및 하나의 드래인(소오스) 영역(4) 아래와 연관된다. 금속 라인들 워드라인들(5)의 제1 레벨이 디바이스들의 게이트들을 형성하는 능동 액세스 디바이스들을 지나치록 형성된다. 상기 비트라인 스터드들은 상기 워드라인들에 수직의 제2 금속 레벨상의 지나는 각각의 비트 라인들(6), BLm에 연결되며, 여기서 m은 정수이다. 메모리 셀의 크기는 공통적으로 메모리 셀을 제조할 때 정의된 가장 작은 특정 크기로 정의한다. 통상적인 디램 메모리 셀들은 셀당 8f2로 측정된다. 이러한 특징이 일정 비율로 확대하여 도시된 도 1에 도시되어 있으며, 여기서 4개 셀들이 4f×8f 면적내에 있다. 따라서, (32f2/4셀)=8f2/셀이다. 예컨데, 0.15 마이크론의 최소 특정 크기를 갖는 디램은 셀당 0.3㎛ㆍ0.6㎛=0.18(㎛)2칩 면적으로 구성된다.
이것은 직교 배열의 모든 하나의 셀에 대해 한 방향으로 2개의 셀들이 배치되도록 직각의 방위를 부여한다. 사각 방위로 형성된 것과 같은 보다 조밀하게 배열될 수 있게 하는 새로운 설계가 요구된다.
도 1은 통상의 트랜치 디램 메모리 셀 레이아웃의 일부 구성을 나타낸 평면도이다.
도 2는 도 1에 따른 레이아웃의 일부 절개 사시도이다.
도 3은 비트라인-스터드당 4개의 노드들(셀들) 및 2개의 토폴로지 레벨들을 갖는 6 ¼ f2디램 셀 구조을 제공하는 본 발명의 디램 셀 레이아웃을 도시한 평면도이다.
도 4는 트랜치 커패시터로서 실시된 셀 커패시더를 사용하는 본 발명의 레이아웃을 도시한 3차원의 일부 절개 단면도이다.
도 3은 비트라인-스터드당 4개의 노드들(셀들) 및 2개의 토폴로지의(topological) 워드라인 레벨들을 갖는 6 ¼ f2디램 셀 구조을 제공하는 본 발명의 디램 셀 레이아웃을 도시한 평면도이다. 비트 라인(BL) 스터드 및 드레인/소스 영역(10)이 원형의 위에서 아래에서 본 절개하여 나타낸 셀 커패시터(7)와 각각 관련된 4개의 셀들의 중심에 나타난다. 드레인/소스의 묻힌 스트랩(8)은 커패시터(7)를 그 각각의 메모리 셀의 드래인/소오스와 연결시킨다. 게이트들(9)은 각각의 묻힌 스트랩들 및 BL 스터드들을 따라 관련된 드레인/소오스 영역들(8 및 10) 사이에 나타난다. 4개의 게이트들은 공통 BL 스터드 및 드레인/소오스 영역(10)을 공유한다. 상기 공통 BL 스터드 및 드레인/소오스 영역(10)은 4개의 게이트들 및 비트라인들(13)과 관련된 공유된 드레인/소오스 영역들을 접속하도록 제공된다. 각각의 4개 게이트들을 셀-쿼드로폴(cell-quadropole)로서 언급하며, 도면 부호 15로서 표시한다. 도시된 바와 같이, 5f×5f 요부의 크기는 평면상으로 사각 형태의 영역내에서 4개의 셀들을 감싼다. 따라서, 셀당 25f2/4=6.25f2표면적을 차지한다. 0.15 마이크론의 최소 요부 크기를 사용하는 위의 예와 비교할 때, 8f2의 통상의 셀의 0.18(㎛)2보다 훨씬 작은 0.1406...(㎛)2의 표면적이 본 발명의 설계에 의해 차지된다. 더욱 조밀한 크기는 약간 다른 비트라인 및 워드라인 방향을 또한 강요한다. 본 레이아웃에 있어서, 몇몇 워드라인은 비트라인들에 평행하다. 비트 라인들의 도체들은 리드(READ) 및 라이트(WRITE) 사이클 동안 및 커패시터 누설을 보상하기 위해 주기적으로 셀 정보를 재저장하는 재충전(REFRESH) 동작 동안 상기 셀에 정보를 입출력시키기 위해 상기 메모리 셀들로의 접속을 제공한다.
도 4는 트랜치 커패시터로서 실시된 셀 커패시더를 사용하는 본 발명의 레이아웃을 도시한 3차원의 일부 절개 단면도이다. 도 4에서 구조를 보다 용이하게 설명하기 위해 많은 요소들(워드라인들 및 비트라인들)이 평면을 따라 절단되어 도시되어 있다. 트랜치 커패시터(7)는 상기 칩 기판의 안쪽 아래로 연장되며, 여기서는 실린더 형태로 도시되어 있다. 이러한 커패시터(7)의 도시는 단지 예시적인 것이다. 선택적으로, 상기 커패시터(7)는 스택 커패시터 또는 트랜치 및 스택 커패시터의 조합으로서 고려할 수 있다. 그 각각이 도 3에서 워드라인n및 워드라인n+1(여기서, n은 현재 및 이후에 모든 수를 나타냄)으로서 나타내고, 각 4개의 노드 구조(15)내의 게이트들(9)중 2개와 연결된 두개의 워드라인들인, 금속 레벨 0상의 워드라인들(11; 이하, 레벨 0 워드라들이라 함)은 홀을 통해 각각의 비트라인 스터드 및 드레인/소오스 영역(10) 아래에 연결된 금속 레벨 2내의 비트라인들(13; 그들중 두개를 각각 비트라인n및 비트라인n+1으로 나타냄)에 병렬로 배치된다. 제1 금속 레벨 1상의 워드라인들(12; 이하, 레벨 1 워드라인들이라 함)은 각 4개의 노드 구조(15; 또는 4중)중 나머지 두 셀들을 위해 제공되며, 비아들(14; 이하, 워드라인 스터드들이라 함)은 상기 게이트들(9)을 비트라인 스터드(4)와 유사한 스터드들을 갖는 금속 레벨 1내의 워드라인들(12)에 연결하기 위해 사용된다. 금속 레벨 1내의 워드라인들(12; WLn+2및 WLn+3로 표시된 바와 같이)은 금속 레벨 0내의 워드라인들(11)에 수직으로 배치된다. 상기 비트라인들(13)은 금속 레벨 0내의 워드라인들(11)에 평행(위의 설명에서의 사용한 바와 같이) 또는 수직으로 배치될 수 있다.
비록 제시된 상기 구조가 부가적인 금속 레벨의 도입으로 통상의 메모리 구조들과 비교할 때 부가적인 공정의 복잡성을 제공할 수 있지만, 비트라인들을 통상의 메모리 설계에 또한 사용된 금속 레벨상에서 제조할 수 있기 때문에 반드시 그러한 것은 아니다. 이상의 설명된 도면들에 도시된 바와 같이, 앞서 설명한 디램 셀 구조는 그러한 도면들에 도시된 바와 같이 다음과 같이 제조할 수 있다: 도 3에 도시된 바와 같은 레이아웃에서 DT(deep trench) 식각, DT 폴리-Si 필(fill) 및 DT 폴리 CMP(chemical-mechanical polishing) 등을 사용하여 다수의 트랜치 커패시터들(8)의 형성을 시작하는 일련의 공정 단계들로써, 실리콘 웨이퍼를 처리한다. 상기 트랜치 커패시터의 필(fill)은 하나의 전극으로서 제공되며, Si 벌크는 다른것으로서 주입 층들을 포함한다. 당업계에 공지된 이러한 공정 단계들은 트랜치 커패시터들의 실질적인 재조를 위해 묻힌 판들의 생성, 외부확산, 다중-단계 재 식각 및 리필(re-fills), 컬러-측벽 산화, 어닐 단계들등과 같은 또 다른 공정 단계들을 포함할 수 있다. 앞서 언급한 공정에 의해 생성된, 상기 트랜치 커패시터(8)은 묻힌 스트랩(10; buried strap)을 통해 교차 형태의 트랜지스터 능동 면적(AA) 영역에 형성된 능동 디바이스들과 연결된다. 상기 AA 영역은 얇은 트랜치 아이솔레이션(STI; shallow trench isolation) 영역을 둘러 쌈으로써 상호 대향하도록 아이솔레이션된다. 앞서 언급한 금속 층들은 다마센(Damascene) 기술 또는 반응 이온 식각(RIE) 기술을 사용하여 생성시킬 수 있다. 뒤에 게이트 옥사이드로서 작용하게 될 실리콘-옥사이드 층이 성장된다. 실리콘-옥사이드의 상부에는 Si3N4층이 디포지트(deposite)된다. 붕소-주입 인-실리케이트 유리(BPSG; boron-doped phospho-silicated glass)의 제3 가능 후막 층이 디포지트된다. 이러한 BPSG 층 홀들에서 후에 생설될 모든 게이트들(9)의 위치에서 식각된다. 앞서 디포지트된 Si3N4층은 식각 제한 막으로서 작용한다. 사상(quadropole)당 4개의 홀들이 상호 접촉하지 않도록 상기 홀들의 직경이 하나의 요부 크기 f 보다 약간 작게하는 방식으로 포토-레지스트 노출을 이행한다. 상기 게이트 옥사이드를 노출시키기 위해 니트라이 스트립(nitrite strip)으로 상기 생성된 홀들의 바닥상의 상기 Si3N4을 제거한다. 이어, 폴리-실리콘을 상기 홀들의 직경과 비교할 때 작은 두께로 상기 홀들의 내측으로 디포지트한다. 나머지 BPSG 및 Si3N4를 제거한다. 따라서, 게이트를 형성하는 폴리-실리콘으로부터의 작은 실린더들이 제조된다. 적절한 이러한 실리콘-게이트-실린더들로 상기 메모리 셀들에 통과 트랜지스터로서 제공되는 FET(field effect transistor)와 같은 능동 엑세스 디바이스들을 확립하기 위한 셀프-얼라인 이온-주입 단계들을 실시할 수 있다. BPSG는 실리콘-게이트-실린더들 사이에 디포지트되며, CMP 공정은 그 이상의 공정 단계들을 위한 플레이너 표면을 얻기 위해 이행된다.
이어, 도 4에 도시된 바와 같이, 직접적으로 트랜치 커패시터(7)를 넘어 배치되고, 사상당 4개의 게이트중 2개의 상부에 연장부들을 갖는 제1 워드라인 레벨 0(워드라인 레벨 0) 또는 소위 게이트 컨덕터(GC) 적층체들이 디포지트된다.(파동의 워드라인을 레이아웃을 또한 볼 수 있다. 이러한 GC 적층체들은 부분적으로는 앞서 언급한 연장부들, 또는 부분적으로는 라인들의 좁은 부분 때문에 앞서 제조된 실리콘-게이트-실린더들과 접촉하게 된다.(도 4에는 사각의 연장부지만, 도 3에는 사다리꼴의 연장부로 도시되어 있다. 실직적인 모양은 사용된 리소그래픽(lithography) 방법 및 기구의 실행에 의존한다.). 상기 GC 적층체들은 디램 제조에 있어서 공통적인 폴리-실리콘, WSi2, 및 Si3N4으로 구성된 층들을 포함할 수 있다. 이러한 레벨 제로 워드라인들(11) 또는 GC 적층체들은 니트라이드로 구성 가능한 박막 아이솔레이션 방어 층에 의해 도포된다. 또한, 후막 아이솔에이션 층, 전형적으로는 BPSG의 디포치션은 아이솔레이션 필 및 상기 레벨 제로 워드라인들(11)의 커버를 생성시킨다. 이어, 시각 방지막로서 작용하는 남아있는 두개의 실리콘-게이트-실리더들의 아래에 남아있는 게이트들(9)의 측면에서 아리솔레이션 층쪽으로 홀들을 식각한다. 이전의 디포지트된 박막 방어 층 때문에, 상기 이웃한 게이트 적층체들(11)은 노출되지 않는다. 생성된 홀들은 상기 워드라인들을 도포하기 위해 사용된 것과 유사한 박막 방어 층으로 먼저 채워진 다음, 이어 도 4에 도시된 바와 같이, 워드라인 레벨 제로(11)에 수직으로 디포지트되는 워드라인 레벨 1(12)까지 워드라인-스터드들을 생성하는 폴리-실리콘으로 체워진다. 상기 워드라인 레벨 1(12)은 다시 전도 또는 비전도 물질의 다른 층들로 구성될 수 있다. 그러나, 다시 상기 워드라인 레벨 1을 도포하는 박막 방어막을 절개한다. BPSG 또는 TEOS로 만들어지며, 워드라인 레벨 0(11)을 위해 앞서 설명한 단계들과 유사한 워드라인 레벨 1(12)를 채우고 도포하는 방식으로 박막 아이솔레이션 층을 디포지션한 다음, 각 사상 구조의 중심에서 상기 실리콘-웨이퍼 아래로의 마지막 식각을 이행한다. 상기 식각하는 동안, 상기 이웃한 워드라인들(11 및 12) 및 워드라인-스터드들(14)는 앞서 언급한 방어 층에 의해 노출로부터 보호된다. 또는, 상기 막지막 식각 단계를 위한 포토-레지스터를 노출하는 동안 부가적인 바이어싱(biasing)을 적용하여 상기 홀의 직경을 감소시키고 이전에 생선된 구조의 손상없도록 식각되게 할 수 있다. 상기 워드라인 레벨 0(11)에 병렬로 배치되는 앞서 설명한 두 레벨들의 워드라인들(11 및 12)의 상부에 최종적으로 생성되는 비트라이들(13)까지 도달하는 상기 비트라인 스터드을 형성하는 폴리-실리콘으로 상기 홀을 채운다. 와이어링(wiring) 구조들의 다음 공정은 공지된 전형적인 BEOL(back-end-of-line) 공정으로 이행할 수 있다.
비록 본 발명을 바람직한 실시예들 및 설명적인 선택적인 것들을 참조하여 자세히 설명하였지만, 이러한 설명은 단지 예시적인 것일 뿐이며, 제한적인 의미로 해석해서는 않된다. 또한, 당업자가 본 상세한 설명을 참조하여 본 발명의 실시예들의 세부적인 다양한 변형 및 본 발명의 부가적인 실시예들은 이행할 수 있다. 모든 그러한 변형 및 부가적인 실시예들은 청구범위에 청구된 본 발명의 정신 및 그 진정한 범위내에 속하는 것으로 해석된다.
Claims (19)
- 제1 다수의 워드라인들을 및 제2 다수의 워드라인들을 포함하며, 상기 제1 워드라인들은 상기 제2 워드라인들이 주로 연장된 평면과 다른 평면에 주로 연장되는 것을 특징으로 하는 반도체 메모리.
- 제1 항에 있어서, 상기 반도체 메모리는 상기 제1 및 제2 다수의 워드라인들중 연관된 것들과 선택적으로 연결될 수 있는 다수의 커패시터들을 포함하며, 상기 커패시터들은 트랜치 커패시터들, 스택 커패시터들, 또는 이들의 결합체들로 구성되는 것을 특징으로 하는 반도체 메모리.
- 제1 항에 있어서, 상기 제1 다수의 워드라인들은 상기 제2 다수의 워드라인들과 수직인 것을 특징으로 하는 반도체 메모리.
- 제1 항에 있어서, 상기 전계 효과 트랜지스터들은 수직 또는 수평 디바이스들로 구성되는 것을 특징으로 하는 반도체 메모리.
- 제1 항에 있어서, 상기 반도체 메모리는 셀당 차지하는 표면적이 6.25f2인 것을 특징으로 하는 반도체 메모리.
- 비트라인 스터드의 외주를 따라 배열되는 4개의 트랜지스터 게이트들을 포함하는 셀-쿼드로폴을 포함하며, 각 셀 쿼드로폴은 4개의 전계 효과 트랜지스터들 및 4개의 셀 커패시터들을 포함하며, 각 전계 효과 트랜지스터의 드레인/소오스 영역은 스프랩에 의해 관련된 셀 커패시터와 연결되는 것을 특징으로 하는 반도체 메모리.
- 제6 항에 있어서, 상기 반도체 메모리는 반도체 기판에서 형성되며, 상기 스트랩은 상기 반도체 기판 내부에 묻히는 것을 특징으로 하는 반도체 메모리.
- 제6 항에 있어서, 상기 반도체 메모리는 반도체 기판에서 형성되며, 상기 전계 효과 트랜지스터들은 수평 또는 수직 디바이스들 또는 그 조합으로서 제조되는 것을 특징으로 하는 반도체 메모리.
- 제6 항에 있어서, 상기 반도체 메모리는 다수의 제1 워드라인들 및 다수의 제2 워드라인들을 더 포함하며, 상기 다수의 제1 워드라인들이 상기 다수의 제2 워드라인들이 연장되는 평면과 다른 평면에서 주로 연장되는 것을 특징으로 하는 반도체 메모리.
- 제9 항에 있어서, 상기 다수의 제1 워드라인들은 상기 다수의 제2 워드라인들과 대략적으로 수직으로 배열되는 것을 특징으로 하는 반도체 메모리.
- 제6 항에 있어서, 상기 반도체 메모리는 상기 다수의 제1 워드라인들 및 상기 다수의 제2 워드라인들이 놓이는 평면과는 다른 평면에서 주로 연장되며, 상기 제2 다수의 워드라인들에 직교하여 배치되는 비트라인들을 더 포함하는 것을 특징으로 하는 반도체 메모리.
- 제6 항에 있어서, 상기 셀 커패시터들은 트랜치 커패시터, 스택 커패시터, 트랜치/스택 커패시터 또는 그들의 조합중 하나로 구성되는 것을 특징으로 하는 반도체 메모리.
- 제6 항에 있어서, 상기 반도체 메모리는 셀당 차지하는 표면적이 6.25f2인 것을 특징으로 하는 반도체 메모리.
- 반도체 기판 위에 게이트 옥사이드 층을 위치시키는 단계;상기 게이트 옥사이드 층 위에 실리콘 니트라이드 층을 위치시키는 단계;상기 실리콘 니트라아드 층 위에 BPSG 필 층을 위치시키는 단계;상기 실리콘 니트라이드 식각 중지막으로 하여, 상기 BPSG 필 층 내부에서 다수의 홀을 식각하는 단계;상기 홀들 내부에서 상기 게이트 옥사이드를 노출시키기 위해 실리콘 니트라이드 스트립을 이행하는 단계; 및대략 각각의 홀보다 작은 두께인 폴리실리콘으로 상기 다수의 홀들을 채우는 단계로 구성되는 것을 특징으로 하는 반도체 메모리를 제조하는 방법.
- 제14 항에 있어서, 상기 방법은 반응 이온 식각 기술, 다마샌 기술, 또는 두 기술의 조합을 포함하는 공정을 사용하여 금속 층을 생성시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리를 제조하는 방법.
- 제1 다수의 워드라인들을 및 제2 다수의 워드라인들을 포함하며, 상기 제1 워드라인들은 상기 제2 워드라인들에 수직으로 배열되는 것을 특징으로 하는 반도체 메모리.
- 제16 항에 있어서, 상기 반도체 메모리는 상기 제1 및 제2 다수의 워드라인들중 연관된 것들과 선택적으로 연결될 수 있는 다수의 커패시터들을 더 포함하는 것을 특징으로 하는 반도체 메모리.
- 제17 항에 있어서, 상기 다수의 커패시터들 각각은 스택 디바이스로서 제조된 디바이스의 적어도 일부분을 형성하는 것을 특징으로 하는 반도체 메모리.
- 제17 항에 있어서, 상기 다수의 커패시터들 각각은 트랜치 디바이스로서 제조된 디바이스의 적어도 일부분을 형성하는 것을 특징으로 하는 반도체 메모리.
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