JP2855899B2

JP2855899B2 - 機能メモリ

Info

Publication number: JP2855899B2
Application number: JP3215650A
Authority: JP
Inventors: 善弘藤田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1991-08-28
Filing date: 1991-08-28
Publication date: 1999-02-10
Anticipated expiration: 2014-02-10
Also published as: JPH0553898A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像等のデータを高速
に処理する機能メモリに関する。

【０００２】

【従来の技術】データ処理のアルゴリズムの一部に、大
量のデータに対して同一の処理を行うようなものがある
が、データ量が多い場合単一のプロセッサで処理すると
非常に時間がかかる。このような処理の場合、例えば画
像処理の場合、画素数分の並列度が存在し、その並列度
が生かせれば非常に高速に処理が行える。そこで、図７
に示すような、同一ＬＳＩ上にメモリ部７１、一次元状
に配置された多数の演算器およびレジスタ群から構成さ
れる演算処理部７２、行データを高速に入出力するため
の行メモリ７３を集積した機能メモリがある。この機能
メモリは、メモリ部７１に保持されたデータに対して演
算処理部７２で行単位に高速に処理を行うことができ
る。また、演算処理部７２内の演算器は、隣接する演算
器とデータ転送ができる。さらに、行メモリ７３を利用
して、行データを端から順に連続的に高速に入出力でき
る。この方式については、特願平３−１１９５４３号に
記載されている。

【０００３】一方、画像などの二次元データを処理する
場合、行方向に高速にデータを入出力し処理する必要の
あるものと、列方向に高速にデータを入出力し処理する
必要のあるものとがある。そこで、図８に示すような直
交メモリと呼ばれるメモリがある。これは、外部とメモ
リセル８１とのデータ入出力を、行方向にも列方向にも
メモリセルのビット幅分について一度に行える技術であ
る。この方式については、たとえば、電気学会電子デバ
イス研究会資料、ＥＤＤ−８５号、３６−４０番、１３
〜２０ページに記載されている。

【０００４】

【発明が解決しようとする課題】従来の方法では、図７
に示すような機能メモリの場合、画像の行単位の演算は
高速に行えるが列単位の演算は行えないという問題点
や、列データの入出力は高速には行えないという問題点
があった。また、図８に示すような直交メモリの場合、
画像の行方向にも列方向にもメモリセルの幅分のデータ
を並列に、高速に入出力できるという特徴があるので、
図９に示すように、メモリチップ９１外に行単位の処理
を行う多数のプロセッサ９２と列単位の処理を行う多数
のプロセッサ９３を配置することによって、行単位の演
算も列単位の演算も高速に行うことができる。しかし、
多数のプロセッサをメモリチップ９１外に接続する必要
があるため装置の規模が大きくなり、また、メモリセル
９４の容量を増やすと入出力信号線が増えるので、ピン
数の制約のために実用的な容量の直交メモリの実現が困
難であるという問題点があった。

【０００５】本発明の目的は、このような問題点を解決
し、行単位の処理も列単位の処理も高速に行うことがで
き、さらに、行データも列データも高速に入出力を行う
ことのできる機能メモリを提供することにある。

【０００６】

【課題を解決するための手段】第１の発明の機能メモリ
は、同一ＬＳＩ上にメモリ部と演算処理部とを持つ機能
メモリにおいて、データを保持し、列方向および行方向
に、一度にそのビット幅分だけのデータを転送すること
のできる直交メモリセルと、直交メモリセルの複数行分
のデータを保持することができる行レジスタ群と、行レ
ジスタ群から１つの行レジスタを選択する手段と、直交
メモリセルの１行分のデータを保持することができる行
メモリを１つ以上と、行メモリ上のデータを端から順に
連続的に出力したり、行メモリ上へデータを端から順に
連続的に入力する手段と、一次元状に接続された複数の
演算器を有し、外部からの指示を全ての演算器に放送
し、行レジスタ群に保持されているデータを並列に演算
処理し、結果を行レジスタ群に書き込んだり、隣接演算
器間でデータの転送を行うことができる行演算器と、外
部から入力された行アドレスをデコードし、直交メモリ
セル上の１行を選択する手段と、直交メモリセル上の選
択された１行分のデータを一度に行レジスタ群もしくは
行メモリへ転送したり、行レジスタ群もしくは行メモリ
上の１行分のデータを一度に直交メモリセル上の選択さ
れた行へ転送する手段と、直交メモリセルの複数列分の
データを保持することができる列レジスタ群と、列レジ
スタ群から１つの列レジスタを選択する手段と、直交メ
モリセルの１列分のデータを保持することができる列メ
モリを１つ以上と、列メモリ上のデータを端から順に連
続的に出力したり、列メモリ上へデータを端から順に連
続的に入力する手段と、一次元状に接続された複数の演
算器を有し、外部からの指示を全ての演算器に放送し、
列レジスタ群に保持されているデータを並列に演算処理
し、結果を列レジスタ群に書き込んだり、隣接演算器間
でデータの転送を行うことができる列演算器と、外部か
ら入力された列アドレスをデコードし、直交メモリセル
上の１列を選択する手段と、直交メモリセル上の選択さ
れた１列分のデータを一度に列レジスタ群もしくは列メ
モリへ転送したり、列レジスタ群もしくは列メモリ上の
１列分のデータを一度に直交メモリセル上の選択された
列へ転送する手段とを有することを特徴とする。

【０００７】第２の発明の機能メモリは、第１の発明の
機能メモリにおいて、行メモリ上のデータを列メモリに
端から順に連続的に転送したり、列メモリ上のデータを
行メモリに端から順に連続的に転送する手段を有するこ
とを特徴とする。

【０００８】第３の発明の機能メモリは、第１の発明の
機能メモリにおいて、行メモリ、列メモリを複数持ち任
意の行メモリ上のデータを任意の列メモリに端から順に
連続的に転送したり、任意の列メモリ上のデータを任意
の行メモリに端から順に連続的に転送することを、複数
の行メモリと列メモリ間で並列に行う手段を有すること
を特徴とする。

【０００９】第４の発明の機能メモリは、第１の発明の
機能メモリにおいて、直交メモリセル上の選択された１
行分のデータを一度に列メモリへ転送したり、列メモリ
上の１行分のデータを一度に直交メモリセル上の選択さ
れた行へ転送したり、直交メモリセル上の選択された１
列分のデータを一度に行メモリへ転送したり、行メモリ
上の１行分のデータを一度に直交メモリセル上の選択さ
れた列へ転送する手段を有することを特徴とする。

【００１０】第５の発明の機能メモリは、第１、２、３
又は４発明の機能メモリにおいて、外部から与えられた
行アドレスおよび列アドレスによって指定される直交メ
モリ要素とデータを入出力する手段を有することを特徴
とする。

【００１１】第６の発明の機能メモリは、第１、２、
３、４又は５発明の機能メモリにおいて、直交メモリセ
ルと、行レジスタ群、行メモリ、列レジスタ群および列
メモリの間のデータ転送を指示するための命令や、行メ
モリと列メモリの間のデータ転送を指示するための命令
や、行演算器や列演算器での隣接演算器間のデータ転送
を指示するための命令や、行演算器や列演算器での演算
を指示するための命令などの、一連の命令を記憶してお
くためのプログラムメモリと、プムグラムメモリにプロ
グラムを入力する手段と、プムグラムメモリ上に保持さ
れた命令を順に１つずつ読みだし、演算器に演算を指示
したり、データ転送回路にデータ転送を指示する手段
と、外部からプログラムの起動を指示する手段と、プロ
グラムの実行の終了を外部に知らせる手段とを有するこ
とを特徴とする。

【００１２】

【実施例】次に本発明の実施例について図面を用いて説
明する。

【００１３】図１は、第１の発明の機能メモリの一実施
例の構成を示すブロック図である。この機能メモリは、
データ保持する直交メモリセル１１と、直交メモリセル
１１の複数行分のデータを保持することができる行レジ
スタ群１２と、行レジスタ群１２から１つの行レジスタ
を選択する行レジスタ選択回路２４と、直交メモリセル
１１の１行分のデータを保持することができる行メモリ
１３を１つ以上と、行メモリ１３上のデータを端から順
に連続的に出力したり、行メモリ１３上へデータを端か
ら順に連続的に入力する行メモリ入出力回路１４と、一
次元状に接続された複数の演算器を有し、外部からの指
示を全ての演算器に放送し、行レジスタ群１２に保持さ
れているデータを並列に演算処理し、結果を行レジスタ
群１２に書き込んだり、隣接演算器間でデータの転送を
行うことができる行演算器１５と、外部から入力された
行アドレスをデコードし、直交メモリセル１１上の１行
を選択する行デコーダ１６と、直交メモリセル１１上の
選択された１行分のデータを一度に行レジスタ群１２も
しくは行メモリ１３へ転送したり、行レジスタ群１２も
しくは行メモリ１３上の１行分のデータを一度に直交メ
モリセル１１上の選択された行へ転送する行転送回路１
７と、直交メモリセル１１の複数列分のデータを保持す
ることができる列レジスタ群１８と、列レジスタ群１８
から１つの列レジスタを選択する列レジスタ選択回路２
５と、直交メモリセル１１の１列分のデータを保持する
ことができる列メモリ１９を１つ以上と、列メモリ１９
上のデータを端から順に連続的に出力したり、列メモリ
１９上へデータを端から順に連続的に入力する列メモリ
入出力回路２０と、一次元状に接続された複数の演算器
を有し、外部からの指示を全ての演算器に放送し、列レ
ジスタ群１８に保持されているデータを並列に演算処理
し、結果を列レジスタ群１８に書き込んだり、隣接演算
器間でデータの転送を行うことができる列演算器２１
と、外部から入力された列アドレスをデコードし、直交
メモリセル１１上の１列を選択する列デコーダ２２と、
直交メモリセル１１上の選択された１列分のデータを一
度に列レジスタ群１８もしくは列メモリ１９へ転送した
り、列レジスタ群１９もしくは列メモリ１８上の１列分
のデータを一度に直交メモリセル１１上の選択された列
へ転送する列転送回路２３から構成されている。

【００１４】このような構成の機能メモリにおいて、メ
モリ内にある行上の各データに対して同一の演算処理を
行う場合は、次のような手順で処理を行う。まず、行デ
コーダ１６に行アドレスを与え直交メモリセル１１上の
行を選択し、行転送回路１７が直交メモリセル１１から
行レジスタ群１２内の、行レジスタ選択回路２４によっ
て選択された行レジスタへ、処理すべきデータを転送す
る。処理すべきデータが複数行にわたる場合は、これを
行レジスタ選択回路２４によって選択される行レジスタ
を替えながら複数回繰り返す。次に、行演算器１５が外
部より与えられた命令列にしたがって行レジスタ群１２
上のデータを並列に演算処理する。最後に、行デコーダ
１６が選択した直交メモリセル１１上の結果を格納すべ
き行に、行転送回路１７が、行レジスタ群１２上の行レ
ジスタ選択回路２４によって選択された行レジスタ上の
演算結果を転送する。このように、直交メモリセル１１
上のデータを行単位に並列に行演算器１５で処理するこ
とができ、容易に高速な処理が実現できる。

【００１５】また、メモリ内のある列上の各データに対
して同一の演算処理を行う場合は、次のような手順で処
理を行う。まず、列デコーダ２２に列アドレスを与え直
交メモリセル１１上の列を選択し、列転送回路２３が直
交メモリセル１１から列レジスタ群１８内の、列レジス
タ選択回路２５によって選択された列レジスタへ、処理
すべきデータを転送する。処理すべきデータが複数列に
わたる場合は、これを列レジスタ選択回路２５によって
選択される列レジスタを替えながら複数回繰り返す。次
に、列演算器２１が外部より与えられた命令列にしたが
って列レジスタ群１８上のデータを並列に演算処理す
る。最後に、列デコーダ２２が選択した直交メモリセル
１１上の結果を格納すべき列に、列転送回路２３が、列
レジスタ群１８上の列レジスタ選択回路２５によって選
択された列レジスタ上の演算結果を転送する。このよう
に、直交メモリセル１１上のデータを列単位に並列に列
演算器２１で処理することができ、容易に高速な処理が
実現できる。

【００１６】次に、直交メモリセル１１上のある行のデ
ータを外部に端から順に連続的に出力する場合、まず、
外部から与えられた行アドレスを行デコーダ１６がデコ
ードし、直交メモリセル１１上の行を選択し、選択され
た行のデータを行転送回路１７が行メモリ１３の１つに
転送する。そして、行メモリ１３上のデータを行メモリ
入出力回路１４が端から順に連続的に出力する。

【００１７】外部から行のデータを端から順に連続的に
入力し、直交メモリセル１１上のある行に格納する場
合、まず、行メモリ入出力回路１４が外部よりデータを
入力し、行メモリ１３の１つに格納する。つぎに、外部
から与えられた行アドレスを行デコーダ１６がデコード
し、直交メモリセル１１上の行を選択し、行メモリ１３
上のデータを行転送回路１７が選択された行に転送す
る。

【００１８】直交メモリセル１１上のある列のデータを
外部に端から順に連続的に出力する場合、まず、外部か
ら与えられた列アドレスを列デコーダ２２がデコード
し、直交メモリセル１１上の列を選択し、選択された列
のデータを列転送回路２３が列メモリ１９の１つに転送
する。そして、列メモリ１９上のデータを列メモリ入出
力回路２０が端から順に連続的に出力する。

【００１９】外部から列のデータを端から順に連続的に
入力し、直交メモリセル１１上のある列に格納する場
合、まず、列メモリ入出力回路２０が外部よりデータを
入力し、列メモリ１９の１つに格納する。つぎに、外部
から与えられた列アドレスを列デコーダ２２がデコード
し、直交メモリセル１１上の列を選択し、列メモリ１９
上のデータを列転送回路２３が選択された列に転送す
る。

【００２０】行メモリ１３および列メモリ１９は、ＳＲ
ＡＭもしくはシフトレジスタによって構成されており、
ＳＲＡＭの場合は、行メモリ入出力回路１４および列メ
モリ入出力回路２０は、アドレスを１つずつ増やしなが
らＳＲＡＭをアクセスする。また、シフトレジスタの場
合は、行メモリ入出力回路１４および列メモリ入出力回
路２０は、シフトクロックを与えることによってシフト
レジスタと外部とのデータ転送を行う。行メモリ１３お
よび列メモリ１９にシフトレジスタを用いた場合、直交
メモリセル１１から読みだしたデータを、シフトクロッ
クを適当な回数だけ与えてシフトした後、再び直交メモ
リセル１１に書き込むことによって、隣接演算器間での
データ転送と同様の効果を実現できる。

【００２１】上記の、演算処理やデータ入出力処理は、
直交メモリセル１１へのアクセスの競合が起こらない限
りは、すべて並行して行うことができる。

【００２２】また、直交メモリセル１１上の複数のビッ
トで１ワードを構成し、行レジスタ群１２、行メモリ１
３、行メモリ入出力回路１４、行演算器１５、列レジス
タ群１８、列メモリ１９、列メモリ入出力回路２０、列
演算器２１をすべてワード構成のものにすることによっ
て、ワード単位の処理を行う機能メモリが実現できる。
このようなワード単位の処理を行う機能メモリの、直交
メモリセル１１と行メモリ１３および列メモリ１９のビ
ットの対応例を図１０に示す。図１０は、１６ビット×
１６ビットの構成の直交メモリセル１０１と８ワード構
成の行メモリ１０２および列メモリ１０３のビットの構
成を説明するための図である。ただし、１ワードは４ビ
ットであるとしている。図１０に示すように、直交メモ
リセル１０１上を２ビット×２ビットごとに区切り、そ
の４ビットを１つのワードに割り当てている。ワード内
のビットの順番は、図１０の直交メモリセル１０１上に
書き込まれたの順序で割り当てられているとす
る。

【００２３】このような構成の機能メモリにおいて、行
メモリ１０２上のデータを直交メモリセル１０１に転送
する場合について説明する。まず、行メモリ１０２上の
全てのワードのビットのとのデータを、直交メモリ
セル１０１上でとのデータに割り当てられている行
に一度に転送する。つぎに、行メモリ１０２上の全ての
ワードのビットのとのデータを、直交メモリセル１
０１上で先ほど転送した行の次の行、すなわちとの
データに割り当てられている行に一度に転送する。この
ように、２回の行の転送によって行メモリ１０２上の全
てのワードのデータを直交メモリセル１０１上に転送で
きる。

【００２４】つぎに、直交メモリセル１０１上に格納さ
れたデータを列メモリ１０３に転送する場合について説
明する。まず、直交メモリセル１０１の、これから列メ
モリ１０３に転送するデータを保持する２列のうち、
とのビットを保持している列のデータを列メモリ１０
３に一度に転送し、列メモリ１０３上のとの位置に
格納する。つぎに、とのビットを保持している列の
データを列メモリ１０３に一度に転送し、列メモリ１０
３上のとの位置に格納する。このように、２回の列
の転送によって直交メモリセル１０１上のデータを列メ
モリ１０３に転送できる。

【００２５】さらに、直交メモリセル１０１から行メモ
リ１０２への転送、および列メモリ１０３から直交メモ
リセル１０１への転送も同様にして行われる。また、図
１の行レジスタ群１２、列レジスタ群１８も同様にして
ワード構成にすることができる。

【００２６】図２は、第２の発明の機能メモリの一実施
例の構成を示すブロック図である。この機能メモリは、
図１の構成に加えて、行メモリ１３と列メモリ１９の間
でデータを端から順に連続的に転送するための行列間デ
ータ転送回路２６を備えている。

【００２７】このような構成の機能メモリにおいて、直
交メモリセル１１上のデータを列メモリ１９に転送し、
それを行列間データ転送回路２６によって行メモリ１３
に転送し、さらにそれを直交メモリセル１１に転送する
ことによって、直交メモリセル１１上の二次元データの
列データを行データに変換できる。

【００２８】また、直交メモリセル１１上のデータを行
メモリ１３に転送し、それを行列間データ転送回路２６
によって列メモリ１９に転送し、さらにそれを直交メモ
リセル１１に転送することによって、直交メモリセル１
１上の二次元データの行データを列データに変換でき
る。

【００２９】このように、列データを行データに変換し
たり、行データを列データに変換すれば、行演算器１５
および列演算器２１の上で行列演算を行うことができ
る。

【００３０】行列間データ転送回路２６によってデータ
の転送が行われている行メモリ１３や列メモリ１９は、
行メモリ入出力回路１４や列メモリ入出力回路２０によ
るデータの入出力は禁止される。ただし、転送中のデー
タを、行メモリ入出力回路１４や列メモリ入出力回路２
０に、転送と同時に出力することは可能である。また、
行メモリ入出力回路１４や列メモリ入出力回路２０によ
って、行メモリ１３や列メモリ１９にデータを入力する
のと同時に、行列間データ転送回路２６によってデータ
を列メモリ１９や行メモリ１３に転送することも可能で
ある。

【００３１】図３は、第３の発明の機能メモリの一実施
例の構成を示すブロック図である。この機能メモリは、
行メモリ１３および列メモリ１９をそれぞれ複数もって
おり、図１の構成に加えて、行メモリ１３と列メモリ１
９の間でデータを端から順に連続的に転送するための行
列間データ転送回路３１を備えている。

【００３２】このような構成の機能メモリにおいて、行
列間データ転送回路３１はクロスバスイッチによって構
成されており、任意の行メモリ１３と列メモリ１９の組
み合せでデータを並列に転送することができる。

【００３３】直交メモリセル１１上のデータを列メモリ
１９に転送し、それを行列間データ転送回路３１によっ
て行メモリ１３に転送し、さらにそれを直交メモリセル
１１に転送することによって、直交メモリセル１１上の
二次元データの列データを行データに変換できる。

【００３４】また、直交メモリセル１１上のデータを行
メモリ１３に転送し、それを行列間データ転送回路３１
によって列メモリ１９に転送し、さらにそれを直交メモ
リセル１１に転送することによって、直交メモリセル１
１上の二次元データの行データを列データに変換でき
る。

【００３５】このように、列データを行データに変換し
たり、行データを列データに変換すれば、行演算器１５
および列演算器２１の上で行列演算を行うことができ
る。

【００３６】図４は、第４の発明の機能メモリの一実施
例の構成を示すブロック図である。この機能メモリは、
図１の構成に加えて、直交メモリセル１１上の選択され
た１行分のデータを一度に列メモリ１９へ転送したり、
列メモリ１９上の１行分のデータを一度に直交メモリセ
ル１１上の選択された行へ転送したり、直交メモリセル
１１上の選択された１列分のデータを一度に行メモリ１
３へ転送したり、行メモリ１３上の１行分のデータを一
度に直交メモリセル１１上の選択された列へ転送するた
めの行列間並列データ転送回路４１を備えている。

【００３７】このような構成の機能メモリにおいて、行
列間並列データ転送回路４１は、直交メモリセル１１の
ビット幅分の信号線を持っており、直交メモリセル１１
の上に配線を通すことによって実現している。図２、図
３で示した機能メモリが行と列の間でデータを交換する
のに逐次的にデータを転送していたのに対して、行列間
並列データ転送回路４１は、一度に並列にデータを転送
することができる。

【００３８】このように、列データを行データに変換し
たり、行データを列データに変換することが高速に行え
るので、行演算器１５および列演算器２１の上で行列演
算を高速に行うことができる。

【００３９】また、行列間並列データ転送回路４１によ
って行と列の間で高速にデータ転送が行えるので、列レ
ジスタ群１８、列レジスタ選択回路２５、列メモリ１
９、列メモリ入出力回路２０、列演算器２１、列データ
転送回路２３の機能を、行レジスタ群１２、行レジスタ
選択回路２４、行メモリ１３、行メモリ入出力回路１
４、行演算器１５、行データ転送回路１７によって実現
することができ、ピン数やチップサイズを削減すること
ができる。このような機能メモリの構成を図１１に示
す。図１１のような構成の機能メモリの場合、直交メモ
リセル１１上のデータは、行データも列データも共に、
行メモリ１３および行メモリ入出力回路１４を利用して
外部とのデータ転送を行い、行レジスタ群１２、行レジ
スタ選択回路２４および行演算器１５を利用して演算が
行われる。

【００４０】図５は、第５の発明の機能メモリの一実施
例の構成を示すブロック図である。この機能メモリは、
図１の構成に加えて、行デコーダ１６および列デコーダ
２２によって指定される直交メモリセル１１上のビット
と外部とでデータを入出力するためのデータ入出力回路
５１を備えている。

【００４１】このような構成の機能メモリにおいて、行
レジスタ群１２、行メモリ１３、列レジスタ群１８およ
び列メモリ１９のいずれもが直交メモリセル１１とデー
タの転送を行っていないときは、外部に接続された装置
はデータ入出力回路５１を通じて直交メモリセル１１を
ランダムにアクセスすることができる。

【００４２】図６は、第６の発明の機能メモリの一実施
例の構成を示すブロック図である。この機能メモリは、
図１の構成に加えて、直交メモリセル１１と、行レジス
タ群１２、行メモリ１３、列レジスタ群１８および列メ
モリ１９との間のデータ転送を指示するための命令や、
行演算器１５や列演算器２１での演算を指示するための
命令などの、一連の命令を記憶しておくためのプログラ
ムメモリ６１と、プログラムメモリ６１に外部よりプロ
グラムを入力するプログラムメモリ入力回路６２と、プ
ログラムメモリ６１上に保持された命令を順に１つずつ
読みだし、行演算器１５および列演算器２１に演算を指
示したり、行デコーダ１６、行転送回路１７、行レジス
タ選択回路２４、列デコーダ２２、列転送回路２３およ
び列レジスタ選択回路２５にデータ転送を指示するシー
ケンサ６３と、外部からプログラムの起動を指示する起
動信号線６４と、プログラムの実行の終了を外部に知ら
せる終了信号線６５を備えている。

【００４３】このような構成の機能メモリにおいて、本
機能メモリ上で実行すべき処理の命令列をあらかじめプ
ログラムメモリ入力回路６２を通じて同一ＬＳＩ上のプ
ログラムメモリ６１に格納しておくことにより、ＬＳＩ
外部より命令を１つずつ与え続けることなく処理を行う
ことができるため、外部の回路構成が簡単になり、本機
能メモリをより容易に使用できる。シーケンサ６３は起
動信号線６４を通じてプログラムの実行が起動される
と、プログラムメモリ６１から命令を順に取り出して、
その命令の内容に応じて、行演算器１５、列演算器２
１、行デコーダ１６、行転送回路１７、行レジスタ選択
回路２４、列デコーダ２２、列転送回路２３および列レ
ジスタ選択回路２５に動作の指示を行う。また、一連の
命令列の実行が終了すれば、終了信号線６５を通じて、
外部に処理の終了を知らせる。本機能メモリは、シーケ
ンサ６３やプログラムメモリ６１を同一ＬＳＩ上に持つ
ために、より高速なクロックを使用できるため、処理の
高速化が実現できる。

【００４４】

【発明の効果】以上述べた通り、本発明によれば、同一
ＬＳＩ上に直交メモリセルと、行演算用の一次元に配置
された複数の演算器と、列演算用の一次元に配置された
複数の演算器と、行データ連続入出力のためのメモリ
と、列データ連続入出力のためのメモリとを集積するこ
とによって、メモリと演算器間のデータ転送バンド幅を
行方向にも列方向にも十分に広く取ることができるた
め、同一の演算を多量のデータに行単位もしくは列単位
に適用する類のアルゴリズムを、ＬＳＩ内部で並列にか
つ高速に実行することができ、また、行方向にも列方向
にも高速にデータの入出力を行うことができ、さらに、
ＬＳＩ上で二次元データの行方向と列方向を変換する機
能も実現できるという効果がある。

【図面の簡単な説明】

【図１】第１の発明の機能メモリの一実施例を示すブロ
ック図である。

【図２】第２の発明の機能メモリの一実施例を示すブロ
ック図である。

【図３】第３の発明の機能メモリの一実施例を示すブロ
ック図である。

【図４】第４の発明の機能メモリの一実施例を示すブロ
ック図である。

【図５】第５の発明の機能メモリの一実施例を示すブロ
ック図である。

【図６】第６の発明の機能メモリの一実施例を示すブロ
ック図である。

【図７】従来の機能メモリの構成例を示すブロック図で
ある。

【図８】従来の直交メモリの構成例を示すブロック図で
ある。

【図９】従来の直交メモリ利用システムの構成例を示す
ブロック図である。

【図１０】機能メモリ上の、直交メモリセルと行メモリ
および列メモリのビットの構成を説明するための図であ
る。

【図１１】第４の発明の機能メモリの一実施例を示すブ
ロック図である。

【符号の説明】

１１直交メモリセル１２行レジスタ群１３行メモリ１４行メモリ入出力回路１５行演算器１６行デコーダ１７行転送回路１８列レジスタ群１９列メモリ２０入出力回路２１列演算器２２列デコーダ２３列転送回路２４行レジスタ選択回路２５列レジスタ選択回路３１行列間データ転送回路４１行列間並列データ転送回路５１データ入出力回路６１プログラムメモリ６２プログラムメモリ入力回路６３シーケンサ６４起動信号線６５終了信号線７１メモリ部７２演算処理部７３行メモリ８１メモリセル９１メモリチップ９２プロセッサ９３プロセッサ９４メモリセル１０１直交メモリセル１０２行メモリ１０３列メモリ

Claims

(57)【特許請求の範囲】

【請求項１】同一ＬＳＩ上にメモリ部と演算処理部と
を持つ機能メモリにおいて、データを保持し、列方向お
よび行方向に、一度にそのビット幅分だけのデータを転
送することのできる直交メモリセルと、直交メモリセル
の複数行分のデータを保持することができる行レジスタ
群と、行レジスタ群から１つの行レジスタを選択する手
段と、直交メモリセルの１行分のデータを保持すること
ができる行メモリを１つ以上と、行メモリ上のデータを
端から順に連続的に出力したり、行メモリ上へデータを
端から順に連続的に入力する手段と、一次元状に接続さ
れた複数の演算器を有し、外部からの指示を全ての演算
器に放送し、行レジスタ群に保持されているデータを並
列に演算処理し、結果を行レジスタ群に書き込んだり、
隣接演算器間でデータの転送を行うことができる行演算
器と、外部から入力された行アドレスをデコードし、直
交メモリセル上の１行を選択する手段と、直交メモリセ
ル上の選択された１行分のデータを一度に行レジスタ群
もしくは行メモリへ転送したり、行レジスタ群もしくは
行メモリ上の１行分のデータを一度に直交メモリセル上
の選択された行へ転送する手段と、直交メモリセルの複
数列分のデータを保持することができる列レジスタ群
と、列レジスタ群から１つの列レジスタを選択する手段
と、直交メモリセルの１列分のデータを保持することが
できる列メモリを１つ以上と、列メモリ上のデータを端
から順に連続的に出力したり、列メモリ上へデータを端
から順に連続的に入力する手段と、一次元状に接続され
た複数の演算器を有し、外部からの指示を全ての演算器
に放送し、列レジスタ群に保持されているデータを並列
に演算処理し、結果を列レジスタ群に書き込んだり、隣
接演算器間でデータの転送を行うことができる列演算器
と、外部から入力された列アドレスをデコードし、直交
メモリセル上の１列を選択する手段と、直交メモリセル
上の選択された１列分のデータを一度に列レジスタ群も
しくは列メモリへ転送したり、列レジスタ群もしくは列
メモリ上の１列分のデータを一度に直交メモリセル上の
選択された列へ転送する手段と、行メモリ上のデータを列メモリに端から順に連続的に転
送したり、列メモリ上のデータを行メモリに端から順に
連続的に転送する手段とを有することを特徴とする機能
メモリ。
【請求項２】同一ＬＳＩ上にメモリ部と演算処理部と
を持つ機能メモリにおいて、データを保持し、列方向お
よび行方向に、一度にそのビット幅分だけのデータを転
送することのできる直交メモリセルと、直交メモリセル
の複数行分のデータを保持することができる行レジスタ
群と、行レジスタ群から１つの行レジスタを選択する手
段と、直交メモリセルの１行分のデータを保持すること
ができる行メモリを１つ以上と、行メモリ上のデータを
端から順に連続的に出力したり、行メモリ上へデータを
端から順に連続的に入力する手段と、一次元状に接続さ
れた複数の演算器を有し、外部からの指示を全ての演算
器に放送し、行レジスタ群に保持されているデータを並
列に演算処理し、結果を行レジスタ群に書き込んだり、
隣接演算器間でデータの転送を行うことができる行演算
器と、外部から入力された行アドレスをデコードし、直
交メモリセル上の１行を選択する手段と、直交メモリセ
ル上の選択された１行分のデータを一度に行レジスタ群
もしくは行メモリへ転送したり、行レジスタ群もしくは
行メモリ上の１行分のデータを一度に直交メモリセル上
の選択された行へ転送する手段と、直交メモリセルの複
数列分のデータを保持することができる列レジスタ群
と、列レジスタ群から１つの列レジスタを選択する手段
と、直交メモリセルの１列分のデータを保持することが
できる列メモリを１つ以上と、列メモリ上のデータを端
から順に連続的に出力したり、列メモリ上へデータを端
から順に連続的に入力する手段と、一次元状に接続され
た複数の演算器を有し、外部からの指示を全ての演算器
に放送し、列レジスタ群に保持されているデータを並列
に演算処理し、結果を列レジスタ群に書き込んだり、隣
接演算器間でデータの転送を行うことができる列演算器
と、外部から入力された列アドレスをデコードし、直交
メモリセル上の１列を選択する手段と、直交メモリセル
上の選択された１列分のデータを一度に列レジスタ群も
しくは列メモリへ転送したり、列レジスタ群もしくは列
メモリ上の１列分のデータを一度に直交メモリセル上の
選択された列へ転送する手段と、行メモリ、列メモリを複数持ち任意の行メモリ上のデー
タを任意の列メモリに端から順に連続的に転送したり、
任意の列メモリ上のデータを任意の行メモリに端から順
に連続的に転送することを、複数の行メモリと列メモリ
間で並列に行う手段を有することを特徴とする機能メモ
リ。
【請求項３】同一ＬＳＩ上にメモリ部と演算処理部と
を持つ機能メモリにおいて、データを保持し、列方向お
よび行方向に、一度にそのビット幅分だけのデータを転
送することのできる直交メモリセルと、直交メモリセル
の複数行分のデータを保持することができる行レジスタ
群と、行レジスタ群から１つの行レジスタを選択する手
段と、直交メモリセルの１行分のデータを保持すること
ができる行メモリを１つ以上と、行メモリ上のデータを
端から順に連続的に出力したり、行メモリ上へデータを
端から順に連続的に入力する手段と、一次元状に接続さ
れた複数の演算器を有し、外部からの指示を全ての演算
器に放送し、行レジスタ群に保持されているデータを並
列に演算処理し、結果を行レジスタ群に書き込んだり、
隣接演算器間でデータの転送を行うことができる行演算
器と、外部から入力された行アドレスをデコードし、直
交メモリセル上の１行を選択する手段と、直交メモリセ
ル上の選択された１行分のデータを一度に行レジスタ群
もしくは行メモリへ転送したり、行レジスタ群もしくは
行メモリ上の１行分のデータを一度に直交メモリセル上
の選択された行へ転送する手段と、直交メモリセルの複
数列分のデータを保持することができる列レジスタ群
と、列レジスタ群から１つの列レジスタを選択する手段
と、直交メモリセルの１列分のデータを保持することが
できる列メモリを１つ以上と、列メモリ上のデータを端
から順に連続的に出力したり、列メモリ上へデータを端
から順に連続的に入力する手段と、一次元状に接続され
た複数の演算器を有し、外部からの指示を全ての演算器
に放送し、列レジスタ群に保持されているデータを並列
に演算処理し、結果を列レジスタ群に書き込んだり、隣
接演算器間でデータの転送を行うことができる列演算器
と、外部から入力された列アドレスをデコードし、直交
メモリセル上の１列を選択する手段と、直交メモリセル
上の選択された１列分のデータを一度に列レジスタ群も
しくは列メモリへ転送したり、列レジスタ群もしくは列
メモリ上の１列分のデータを一度に直交メモリセル上の
選択された列へ転送する手段と、直交メモリセル上の選択された１行分のデータを一度に
列メモリへ転送したり、列メモリ上の１行分のデータを
一度に直交メモリセル上の選択された行へ転送したり、
直交メモリセル上の選択された１列分のデータを一度に
行メモリへ転送したり、行メモリ上の１行分のデータを
一度に直交メモリセル上の選択された列へ転送する手段
を有することを特徴とする機能メモリ。
【請求項４】外部から与えられた行アドレスおよび列
アドレスによって指定される直交メモリ要素とデータを
入出力する手段を有することを特徴とする請求項１、２
又は３記載の機能メモリ。
【請求項５】直交メモリセルと、行レジスタ群、行メ
モリ、列レジスタ群および列メモリの間のデータ転送を
指示するための命令や、行メモリと列メモリの間のデー
タ転送を指示するための命令や、行演算器や列演算器で
の隣接演算器間のデータ転送を指示するための命令や、
行演算器や列演算器での演算を指示するための命令など
の、一連の命令を記憶しておくためのプログラムメモリ
と、プログラムメモリにプログラムを入力する手段と、
プログラムメモリ上に保持された命令を順に１つずつ読
みだし、演算器に演算を指示したり、データ転送回路に
データ転送を指示する手段と、外部からプログラムの起
動を指示する手段と、プログラムの実行の終了を外部に
知らせる手段とを有することを特徴とする請求項１、
２、３又は４記載の機能メモリ。