JPH10500243A - 同極性を有するｍｉｓトランジスタを使用するシフトレジスタ - Google Patents

Abstract

(57)【要約】 ブートストラップ効果を使用し、３個のＭＩＳ形トランジスタしか含まない段を有する液晶ディスプレイ用シフトレジスタと、４乃至７個のＭＩＳ形トランジスタを有する上記のような回路の改良とが開示される。使用される部品の点数が削減され、シフトレジスタの寿命が延ばされ、シフトレジスタが出力信号の振幅よりも小さい５乃至１０ボルトの振幅を有する制御信号だけで動作するという利点が得られる。

Description

【発明の詳細な説明】 同極性を有するＭＩＳトランジスタを使用するシフトレジスタ 本発明の課題は、３個のＭＩＳ（金属絶縁半導体）トランジスタを含むシフト レジスタとその回路の改良とに係り、特に、フラット形スクリーンから画素のラ インを選択するシフトレジスタに関する。 フラット形液晶スクリーンは、行と列に配置された多数の電気光学セルにより 形成され、各セルは、スイッチング装置により制御され、横方向の界磁の値の関 数として光学特性が変更される液晶の境界を定める２個の電極を含む。スイッチ ング装置／電極／液晶／反対電極の組立体は、画素（画像要素を表わす）を構成 する。周辺制御電子回路による上記画素のアドレス指定は、スイッチング装置の オン及びオフの状態を制御する行（選択線）と、スイッチング装置がオン状態で あるときに、表示されるべきデータ信号（濃淡スケール）に対応した電極端子に 印加されるべき電圧を伝達する列（データ線）とを用いて行われる。 電極、スイッチング装置、行及び列は、同一の基板上に堆積、エッチング処理 され、スクリーンのアクティブマトリックスを構成する。周辺制御回路、即ち、 表示されるべき水平ラインを選択する選択線走査器と、データ線を制御する回路 は、アクティブマトリックスを収容する同一基板上に実装され、アクティブマト リックスと同時に製造される方が有利である。 フラット形テレビジョン又はコンピュータスクリーンにおいて、画素数が非常 に多く、画素のグリッド間隔が非常に狭いため制御回路を設置する際に利用でき る空間が制限され、及び、多数の選択線及びデータ線が必要とされることにより 、高い製造効率を得るため最小であり、かつ、最も簡単な実現可能な制御回路の 使用が求められる。更に、表示装置の全体に亘る同一の導電性タイプを有する画 素スイッチング装置として、半導体装置を使用する方が有利である。 上記の半導体装置の制御は、少なくとも１個のシフトレジスタによりアドレス 指定された線路を介して行われる。図１に示されたようなレジスタ構造は、前節 に記載された要求に対する部分的な回答を与える。レジスタ段１１は、６個のト ランジスタＴｐ、Ｔｄ、Ｔｓ、Ｔｒ、Ｔ１及びＴｚを含み、２個の正側の電源Ｖ ｄｄと１個の（かなり）負性の電源Ｖｓｓと共に、２個のクロック信号Φ１及び Φ２がライン１４及び１５に供給される。このような段により作られたシフトレ ジスタの動作は、トムソン ＬＣＤにより出願された国際特許出願第ＷＯ ９２ ／１５９９２号に詳細に開示されている。この動作は、レジスタ段の出力１３を 制御するトランジスタＴ１のゲートが浮動状態のままにされ、そのゲートの電位 が容量性効果を通してクロック及び出力の電位に追従することに依存する。これ は、ブートストラップ効果である。この効果により、所望の時点で、出力１３が クロックΦ１の最大電位まで完全に充電される。トランジスタＴｐにより、トラ ンジスタＴ１のゲートが予め充電され、トランジスタＴｄがこのゲートを放電す る。 問題にしている上記のレジスタ段が選択されていないとき、出力１３は電位Ｖ ｓｓのまま保たれる。しかし、トランジスタＴ１のドレインは、クロックΦ１に よって常に励起され、上記のブートストラップ効果の結果として、各クロックビ ートΦ１に伴って、トランジスタＴ１のゲートは、Φ１の信号振幅の略半分（典 型的に約１０ボルト）まで戻り、トランジスタは僅かに導通し始める。従って、 出力ノード１３から電荷を放出させ、このノードを強制的に電位Ｖｓｓにするた め、トランジスタＴｚをスイッチオンすることが必要である。同様に、トランジ スタＴｄは、トランジスタＴ１のゲート電圧を常に値Ｖｓｓに維持するため、同 一期間に亘ってオン状態に維持されなければならない。従って、トランジスタＴ ｄ及びＴｚは、上記のレジスタ段が選択されている場合を除いて、常に正の制御 電 圧を有する。ノードＰ２の上記制御電圧は、２個のトランジスタＴｒ（リセット ）及びＴｓ（セット）からなるＲ／Ｓ（リセット／セットを表わす）トグルによ って制御される。トランジスタＴｒのディメンジョンはトランジスタＴｓのディ メンジョンよりも大きく、リセットの方が優先される。トランジスタＴｚをスイ ッチオフし、オン状態のトランジスタＴ１に出力ノード１３をバイアスさせるべ く、入力がライン１２の優先度の高いリセットトランジスタＴｒを作動するまで 、クロックΦ２は、ライン１５でセットトランジスタＴｓを規則的にターンオン し、ノードＰ２にＶｄｄを与える。 簡単に言うと、ブートストラップ効果によって出力の適当な充電が行われるが 、これには、３個の補助トランジスタＴｚ、Ｔｒ及びＴｓの使用が必要になる浮 遊効果が伴う。図１に記載された解決法の別の欠点は、トランジスタＴｄ及びＴ ｓが永久的なゲートストレス（即ち、ゲート上の正の電圧）をうけ、その結果と して、閾値電圧がドリフトし、やがて、装置全体の不調が生じることである。 本発明によれば、上記欠点を回避することが可能であり、延命された寿命を有 する３、４又は７個のトランジスタを備えた簡単な回路が提案される。 かくして、本発明の第１の実施例は、各段が２個のクロック信号と、前の段の 出力と、次の段とに接続された複数の縦続された三個一組のトランジスタの段を 含むシフトレジスタに係り、上記シフトレジスタは、第１のクロック信号の高い 値と低い値の間で関係した出力を切換える第１の半導体出力装置からなり、上記 第１の半導体出力装置は、 前の段の出力により制御される第２の半導体装置を介して上記前の段の出力と 、 次の段の出力により制御される第３の半導体装置を介して負の電位と、 第１のキャパシタを介して第２のクロック信号と、 第２のキャパシタの向こう側の段と関係した出力とに接続された第１のノード の電位により制御されることを特徴とする。 本発明の第２の実施例は、上記の第１の実施例と同じタイプのシフトレジスタ に係るが、シフトレジスタの段は第１のノードと共に７個のトランジスタを含み 、上記第１のノードは、 前の段の出力により制御される第２の半導体装置を介して上記前の段の出力と 、 第１のキャパシタを介して第２のクロック信号と、 第２のノードにより制御される第３の半導体装置を介して接地に接続され、第 ２のキャパシタの向う側の段と関係した出力と、 上記第２のノードにより制御される第４の半導体装置を介して接地とに接続さ れ、 上記第２のノードは、 第４のキャパシタを介して前の段の出力と、 上記前の段の出力により制御される第５の半導体装置を介して接地と、 一方が上記第２のノード、他方が次の段の出力により制御され、並列に実装さ れた第６及び第７のクランプトランジスタを介して上記次の段の出力と、 キャパシタにより接地に接続された上記第３の半導体装置の端子とに接続され る。 本発明の第３の実施例は、上記第１及び第２の実施例と同じタイプのシフトレ ジスタに係るが、シフトレジスタの段は第１のノードと共に４個のトランジスタ を含み、上記第１のノードは、 前の段の出力により制御される第２の半導体装置を介して上記前の段の出力と 、 第１のキャパシタを介して第２のクロック信号と、 第２のノードにより制御される第４の半導体装置を介して接地に接続され、第 ２のキャパシタの向う側の段と関係した出力と、 次の段、又は、一つおいて次の段の出力に接続された上記第２のノードにより 制御される第３の半導体装置を介して負の電位とに接続される。 本発明の第４の実施例は、上記第３の実施例と同じタイプのシフトレジスタに 係るが、段の第３及び第４の半導体装置は、夫々、次の段の出力及びゼロリセッ ト信号により制御される。 最後に、本発明の第５の実施例は、上記第３の実施例と同じタイプのシフトレ ジスタに係るが、段の第３及び第４の半導体装置は、夫々、３個の中から選択さ れたクロック信号及びゼロリセット信号により制御される。 本発明の重要な特徴によれば、第１及び第２のクロック信号は相補形であり、 第１のキャパシタは半導体出力装置の浮遊容量の値と等しい値を有し、第２のキ ャパシタは半導体出力装置の浮遊容量の値よりも実質的に大きい値を有する。 本発明は、周辺又は統合された制御回路を使用するフラット形アクティブマト リックススクリーンの全タイプにまで及ぶ。 更に、本発明は、選択行と交差し、対応する各容量結合が行と、行と交差する 列の間の容量結合の合計に近い値を有するような態様で各選択行に容量的に結合 された相補形の導電性列を付加することにより構成される改良を備えたスクリー ンに及ぶ。上記の相補形の列は、相補形の列と容量的に結合された相補形の導電 性行と関係してもよく、比較器回路を介して、各列と容量的に結合された相補形 の導電性行と関係してもよい。 上記のブートストラップ効果は、反対の効果を伴うことなく得られる。段が休 止しているとき、正のゲートストレスは無くなり、従来技術と比べると、３個の トランジスタと、１個のクロックと、１個の電源が省かれ、更に、本発明の７個 のトランジスタを含む実施例と、４個のトランジスタを含む実施例は、出力信号 の振幅よりも低い５乃至１０ボルトの振幅を有する制御信号と共に動作し得るよ うになる。 添付図面を参照して以下の説明を読むことにより、本発明はより良く理解され 、更なる利点が明らかになる。添付図面において、 図１は従来技術による上記のシフトレジスタの段１１を表わす図であり、 図２は、３個のトランジスタを使用する本発明によるシフトレジスタ段の第１ の実施例を表わす図であり、 図３ａ乃至３ｆは、図２の装置の素子のタイミングチャートであり、 図４は、７個のトランジスタを使用する本発明の第２の実施例を表わす図であ り、 図５ａ乃至５ｇは、図４の装置の素子のタイミングチャートの一例であり、 図６は、４個のトランジスタを使用する本発明の第３の実施例を表わす図であ り、 図７は、４個のトランジスタを使用する本発明の第４の実施例を表わす図であ り、 図８は、図７の装置のタイミングチャートであり、 図９は、４個のトランジスタを使用する本発明の第５の実施例を表わす図であ り、 図１０は、図９の装置のタイミングチャートであり、 図１１は、本発明の改良を表わす図である。 種々の図面において、図面相互の間で同一又は等価的な機能を有する素子には 同一名が与えられる。上記図面に表わされた本発明の種々の実施例は、薄膜トラ ンジスタで製作された液晶スクリーンを制御するドライバが統合されたシフトレ ジスタ段であるが、明らかに、本発明は、任意の半導体装置で製作されたあらゆ るタイプの大 きい面積の電子回路に適用される。 本発明によれば、図２に示されるように、３個のトランジスタＴ１、Ｔｐ及び Ｔｄを備えた選択行Ｊを制御するシフトレジスタの段２１は、ライン２２で前の 行Ｊ−１と接続され、ライン３０で次の行Ｊ＋１と接続される。この回路は、更 に、（かなり）負側の電源Ｖ−と、２個のクロックΦ１及びΦ２が供給される。 以下、この回路の構造を説明する。 この段は、行Ｊ内の出力のノードＤを制御するトランジスタＴ１のゲートを予 め充電するトランジスタＴｐのドルインによりライン２２で前の行Ｊ−１に接続 される。トランジスタＴｐのゲートはそのドレインに接続され、トランジスタＴ １は、前の段２２からの出力行Ｊ−１の電位によりターンオンされる。トランジ スタＴｐは、次の段３０からの出力行Ｊ＋１の電位により制御されるトランジス タＴｄによって負の電源Ｖ−に接続されたノードＧを制御する。 ノードＤは、トランジスタＴ１のソースと、キャパシタＣｂを介してノードＧ と、選択されるべき行Ｊとに接続され、その負荷は容量Ｃ１により電気的に表わ される。 クロック信号Φ１は出力トランジスタＴ１のドレインに供給される。従来技術 の図１を参照して説明されたブートストラップ効果を担う浮遊容量Ｃｐが、この トランジスタのドレインとゲート（ノードＧ）の間にある。本発明の重要な特徴 によれば、クロックΦ１に対し正確に相補形のクロックΦ２は、浮遊容量Ｃｐの 値と等しい値を有するキャパシタＣ２を介してノードＧに接続される。 かくして、ブートストラップ効果の結果としての上記の浮遊効果は、クロック Φ１の相補形のクロックΦ２を、浮遊容量Ｃｐの値と等しい値Ｃｔを有するキャ パシタＣ２を介してトランジスタＴ１のゲートと結合することにより相殺される 。２個のクロックは正確に相補形をなすので、ノードＧ、即ち、トランジスタＴ １のゲートに浮遊電圧を発生させることはない。等価回路は、ノードＧと接地３ ２の間に容量Ｃ１＝２×ｃｔを含む。 上記の構成はブートストラップ効果を低減するので、ゲートの電圧がソース電 圧の変化の一部Ｃｂ／（Ｃｂ＋２×Ｃｐ）に追従するように、ソースノードＤと ゲートノードＧの間にブートストラップ容量Ｃｂを追加することが必要である。 かくして、６０％のブートストラップ率を得るには、ＣｂをＣｔの値の３倍にす れば十分である。 従って、上記の回路は、上記の派生的な効果を伴うことなく、ブートストラッ プを保存する。回路、即ち、装置全体の寿命は延長され、必要なトランジスタの 数は従来技術の半分になる。本発明の上記実施例の更なる利点は、従来技術の正 の電源Ｖｄｄが省かれることである。実際上、段２１が選択されていないとき、 プレチャージ用トランジスタＴｄのゲート及びドレインは接続されるので、２個 の直列トランジスタＴｐ及びＴｄは、図１のトランジスタＴｚの機能を行い、行 Ｊ−１から負の電圧Ｖ−の方に電流を供給する。２個のトランジスタは、閾値電 圧を下回るゲート・ソース間電圧を有し、チャネル電流は上記電圧の指数関数で ある。この配置により、ソース電圧よりも低く、約１ボルトのトランジスタＴ１ のゲート電圧が得られ、上記トランジスタは、二つの電圧が一致する従来技術の 場合よりも良好に阻止される。かくして、本発明によるレジスタの段が選択され ないとき、閾値電圧よりも低いゲート電圧を有するこの段の全トランジスタの疲 労が最小限に抑えられる。 上記の回路の動作は、時間目盛りを横軸とし、電位を縦軸として表わす図３ａ 乃至３ｆの各タイミングチャートを参照して、より良く理解される。前の段Ｊ− １がパルス（図３ｃ）をライン２２に送出したとき、プレチャージ用トランジス タＴｐはオン状態であり、ブートストラップキャパシタＣｂを充電する。ゲート ノードＧの電位（図３ｄ）は、トランジスタＴｐの閾値電圧の値が実質的に除か れなければならない前の段に対応する行Ｊ−１の電位まで上昇する。 次いで、トランジスタＴ１がオン状態になる。クロックΦ１が上昇したとき（図 ３ａ）、図１の従来技術と同様に、出力Ｊは、クロックΦ１で支えられるトラン ジスタＴ１のゲートにブートストラップ容量Ｃｂを介して追従する（図３ｄ）。 トランジスタＴ１は完全にオン状態であり、クロックΦ１が低下するまで、ノー ドＤと行ＪはクロックΦ１の電位に完全に追従する（図３ｅ）。この時点で、次 の行Ｊ＋１が上昇し（図３ｆ）、トランジスタＴ１が次のクロックビートの期間 （図３ｄ）にオン状態にならないように、ブートストラップキャパシタＣｂを放 電するトランジスタＴｄをターンオンする。 出力Ｊが完全にゼロに戻るのに十分な長さに亘りトランジスタＴ１のオン状態 が維持されるように、トランジスタＴｄのディメンジョンを大きくし過ぎてはな らない。トランジスタＴ１のソースは僅かに負側にバイアスされるので、ノード Ｇは休止状態のときに負の電圧をとり、その結果として、トランジスタＴ１は、 図１の従来技術よりも確実に阻止される。 図４には、本発明のシフレジスタ段４５の第２の実施例が示される。同図には 、３個のトランジスタＴ１、Ｔｐ及びＴｄと、前の段及び次の段に夫々対応する ライン２２の入力Ｊ−１及びライン３０の入力Ｊ＋１の２個の入力と、２個の逆 のクロック入力Φ１及びΦ２と、関係した選択行Ｊ上の段４５の出力Ｊが、図２ 及び図３ａ乃至３ｆに関し説明されたような本発明の実施例のキャパシタＣｐ、 Ｃ２、Ｃｂ及びＣ１と共に再度示される。 本発明の重要な特徴によれば、出力トランジスタＴ１のソースをゼロにリセッ トするトランジスタＴｚは、ブートストラップキャパシタＣｂをライン３３で接 地に接続する。トランジスタＴｚのゲートは、一方で放電トランジスタＴｄのゲ ートに接続され、他方で、反対向きに並列に実装された２個のクランプトランジ スタ（ゲートがソースに接続された）Ｔｈ及びＴｇを介して次の行Ｊ＋１に接続 されたノードＺにより制御される。上記の２個のトランジスタのドレインは、ソ ースと、ソースにより制御されたゲートとに接続される。即ち、一方のトランジ スタＴｇは、ノードＺにより制御され、もう一方のトランジスタＴｈは、次の段 Ｊ＋１の行により制御される。キャパシタＣｇは、一方でノードＺに接続され、 他方でライン３３の接地に接続される。 更に、トランジスタＴｄはノードＧを接地に接続し、そのゲートはノードＺに より制御される。ノードＺは、ノードＨ、即ち、前の段の出力Ｊ−１によりゲー トが制御されたトランジスタＴｒを介して接地に接続される。ノードＺは、更に 、キャパシタＣｃを介してノードＨに接続される。 この回路の動作は、共通部品に関して、本発明の上記実施例の図２及び図３ａ 乃至３ｆの回路の動作と本質的に同じである。上記の実施例と比較した改良点は 、休止状態のとき、トランジスタＴｚ及びＴｄのゲート、即ち、ノードＺは、そ の閾値電圧のレベルに維持されることである。上記のトランジスタは、ノードＧ 及びＤを低い電位に維持するのに十分な導通がある。この場合に、トランジスタ Ｔｐは、上記の条件下で、出力の電位を低い点に戻す機能がない。線３０（次の 段の線）に接続された２個のトランジスタＴｈ及びＴｇのため、ノードＺの電位 は、トランジスタＴｄ及びＴｚの閾値電圧に維持される。従って、ノードＺは、 トランジスタの閾値電圧と等しい電圧の遅延を伴ってＪ＋１の電圧変化に追従す る。かくして、Ｊ＋１が上昇したとき、ノードＺは正の電圧から閾値電圧を引い た電圧に達し、ノードＧ及びＤの電位はゼロに戻される。トランジスタＴｄ及び Ｔｚは完全にオン状態である。 行Ｊ＋１の電位がゼロに戻るとき、ノードＺの電位は、ある程度の導電性を確 保するトランジスタＴｐ及びＴｚの閾値電圧の値を維持する。 キャパシタＣｃの役目は、トランジスタＴｈ及びＴｇによるトラ ンジスタＴ１のソース及びゲートだけではなく、行Ｊ−１への容量結合の影響を 弱めることである。 休止しているとき、トランジスタＴ１は、ゼロではない負のゲート電圧を有す る。その導通状態は、３個のトランジスタを備えた前の解決法よりも良好である 。しかし、トランジスタＴｚは、伝導閾値にバイアスされているので、トランジ スタＴ１を作動させない。従って、休止状態中に、出力がゼロに戻ることが保証 される。７個のトランジスタを備えた上記解決法の別の利点は、段４５の出力イ ンピーダンスが３個のトランジスタを備えた解決法の出力インピーダンスよりも 低いことである。 ノードＺは、かなり高インピーダンスであるので、トランジスタＴｒは、予め 充電を行う際に、即ち、この段が予め選択されたときに、トランジスタＴｄ及び Ｔｚのゲート電圧をゼロに戻すことが可能である。阻止されたトランジスタＴｄ は、キャパシタＣｂの充電をより完全に行い、阻止されたトランジスタＴｒは、 その出力を最大レベルに上昇させる。最後に、出力のレベルが上昇したときに、 ノードＺの電圧が上昇するのを防ぐため、キャパシタＣｃは、トランジスタＴｚ のゲート・ドレイン容量の値と等しい値を有する必要がある。 上記の回路の動作は、クロックが出力の振幅よりも小さい振幅を有するとき、 時間目盛りが横軸、電位が縦軸として表わされた図５ａ乃至５ｇの各タイミング チャートを参照してより良く理解される。前の実施例と同様に、クロックΦ１と Φ２は、逆向きである（図５ａ及び５ｂ）。出力Ｊ−１（図５ｃ）、Ｊ（図５ｅ ）及びＪ＋１（図５ｆ）には、休止状態の装置の低電圧レベルと、Ｊ−１が動作 するときのクロックの低いレベルと、選択中のクロックの高いレベルの３種類の 安定状態が含まれる。 段４５が選択されたとき、即ち、行Ｊ以外で段４５の出力が適切に充電される ように（図５ｅ）、ノードＺを、トランジスタＴｄ及 びＴｚの閾値電圧のレベルに維持する必要がある。しかし、この時点で、Ｊ＋１ はクロックの低いレベルである（図５ｆ）。トランジスタＴｈ及びＴｇが存在す ることを考慮すると、クロックの低いレベルは、トランジスタの閾値電圧の２倍 を超えてはならない。 かくして、上記装置によれば、クロックΦ１及びΦ２の振幅をトランジスタの 閾値レベルの２倍、即ち、アモルファスシリコン（α−Ｓｉ）形トランジスタの 場合に５乃至７ボルト減少させ得る限り、本発明が改良される。 図６に示された本発明の第３の実施例は、前の実施例と同様に小さい振幅の入 力信号の使用を可能にする。この解決法は４個のトランジスタしか必要としない 。 図６には、３個のトランジスタＴ１、Ｔｐ及びＴｄと、前の段に対応するライ ン２２の入力Ｊ−１と、次の段に対応するライン３０の入力Ｊ＋１の２個の入力 と、２個の逆向きのクロック入力Φ１及びΦ２と、関係した選択行Ｊ上の段５５ の出力Ｊと共に、本発明の実施例のキャパシタＣｐ、Ｃ２、Ｃｂ及びＣ１と、図 ４に示された第１の改良点が示される。この共通部品の動作は、上記の動作と同 一である。 この例では、改良点は、ゼロリセットトランジスタＴｚ及びＴｐのゲートがノ ードＺを介して行Ｊ＋１、又は、行Ｊ＋２、即ち、１段おきの次の出力線に直結 可能であることから得られる。かかる構成により、トランジスタＴｒ及びＴｈだ けではなく、上記のキャパシタＣｃ及びＣｇも無しで済ますことができる。この 例の場合に、Ｊがゼロに戻るべきときにＪ＋２が到達する低いクロックレベルは 、トランジスタＴｄ及びＴｚを正確に導通させるのに十分であること（例えば、 アモルファスシリコンの場合に１０ボルト）が必要とされる。 従って、この回路は４個のトランジスタしか必要としないので回路の簡単化に 寄与し、制御電圧が１０ボルトのオーダーで節約され るので回路の性能に寄与する。 本発明の第４の実施例は図７に示される。第４の実施例は、トランジスタＴｄ 及びＴｚのゲートが次の線に接続されない点で図６の実施例と相違する。トラン ジスタＴｚのゲートは、リセット（再初期化）信号により制御され、トランジス タＴｄは次の行Ｊ＋１により制御され、ノードＧを信号Ｖに接続する。 トランジスタＴｚのゲートを制御するリセット信号は、図８に示されるように 、クロック信号Φ１及びΦ２に対し位相が遅延する幅Ｔ１の短いパルスにより構 成される信号であり、Φ１及びΦ２の周期の半分と一致する周期を有する。しか し、次の行Ｊ＋１によりゲートが制御されるトランジスタＴｄは、トランジスタ Ｔｚを制御するリセット信号と同一の周波数を備え、各半周期の始めに幅Ｔ２を 有する信号Ｖによりソース側で作動される。これは、ノードＤ、即ち、行Ｊが再 び接地レベルに低下する前に、トランジスタＴｄがノードＧを非常に急速に放電 させないようにするためである。実際上、信号Ｖが期間Ｔ２に亘り正であるとき 、トランジスタＴｄは点Ｇを放電し得ないので、Ｔ１は行Ｊ（ノードＤ）の電位 を接地に戻すことができる。かくして、各出力は、短い期間Ｔ２の各行のアドレ ス指定時間に亘り接地される。本発明の上記実施例は、中間インピーダンス形（ リセットが持続する時間間隔だけ低インピーダンスであり、残りの時間には高イ ンピーダンスである）と呼ばれる。 図９に示された本発明の第５の実施例は、トランジスタＴｚのゲートをリセッ ト信号で制御し、トランジスタＴｄのゲートを３個のクロック信号Φａ、Φｂ及 びΦｃから選択されたクロック信号Φａで制御することにより構成される。トラ ンジスタＴｄのソースは一定の負電位Ｖ−に維持される。図１０に示されるよう に、上記の各クロックは、Φ１とΦ２の交互の変化に遅延する期間Ｔ３の短いパ ルスにより構成され、リセット信号の３倍の反復周期を有する。３個のクロック Φａ、Φｂ及びΦｃは、行のアドレス指定周期に対 応するリセット周期と一致した遅延によって相互に導かれる。この実施例は低イ ンピーダンス形と呼ばれる。 更に、本発明は、高インピーダンス又は中間インピーダンスを備えた本発明の 回路に対する改良に係り、上記のタイプの行ドライバを使用するスクリーンの行 及び列の間に存在する容量結合を補償することが可能である。 実際上、行ドライバＤｊにより制御された列ｉ及び行ｊを含むスクリーンの概 略部分を表わす図１１に示されるように、選択行ｊのドライバＤｊの出力が低イ ンピーダンスではないとき、列ｉ−１、ｉ及びｉ＋１と、行ｊ−１、ｊ及びｊ＋ １の間に無視できない容量結合Ｃｉｊが存在し、上記行が休止状態であるとき、 その容量結合は、アクティブマトリックスの行と列の交点の近くにある図１１に 図示されないトランジスタの状態を変化させるまでに達する可能性のある許容で きない電圧を生じる。 本発明に対する改良点は、スクリーンの各行ｊ−１、ｊ及びｊ＋１に容量的に 結合（Ｃｆｊ）された列又はバスｆにより上記の結合を補償することにより構成 される。この容量は、行と、行に交差する列の間の容量結合Ｃｉｊの合計に近い 値を有する必要がある。列ｆは、フレーム反転又はライン反転の際のような列上 の極性の各変化と共に作動される。列ｆを制御する別の手段は、列ｆを、比較器 ４０を介して、交差する列ｉ−１、ｉ及びｉ＋１に容量的に結合（Ｃｇｉ）され た行ｇ自体と関係させる。かくして、上記の行ｇは、列ｆと行ｇの間の容量結合 Ｃｆｇにより、スクリーンの列との結合を検出し、列ｆの電位を補正する。この 改良点は、好ましくは、本発明に適用され、スクリーンの外部又はスクリーンと 統合された周辺回路により、行及び列を介して、あらゆるタイプのフラット形ア クティブマトリックススクリーンに容易に拡張される。 本発明と、その改良点は、容量性の出力負荷を伴う全てのシフトレジスタ、特 に、ビューイングスクリーンの行をアドレス指定する 制御回路統合形のシフトレジスタに適用される。本発明及びその改良点は、例え ば、ファクシミリ接触スキャナ又はディジタイジングタブレットのような薄膜ト ランジスタで製作された全ての大面積電子回路に一般的な方法で適用される。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年５月６日 【補正内容】 請求の範囲 １． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（２ １）であって、 上記段は、前の段（Ｊ−１）の出力及び次の段（Ｊ＋１）の出力に接続され、 上記段は、第１のノード（Ｇ）の電位により制御され、第１のクロック信号（ Φ１）の高い値と低い値の間で関連する出力（Ｊ）を切換える第１の半導体出力 装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力と、 上記次の段（Ｊ＋１）の出力により制御された第３の半導体装置（Ｔｄ）を介 して負の電位（Ｖ−）と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係した上記出力（Ｄ）と に接続されたことを特徴とするシフトレジスタ。 ２． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（４ ５）であって、 上記段は、前の段（Ｊ−１）の出力及び次の段（Ｊ＋１）の出力に接続され、 上記段は、第１のノード（Ｇ）の電位により制御され、第１のクロック信号（ Φ１）の高い値と低い値の間で関連する出力（Ｊ）を切換える第１の半導体出力 装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段（Ｊ−１）の出力により制御された第２の半導体装置（Ｔｐ）を介 して上記前の段（Ｊ−１）の出力と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、第２のノード（Ｚ ）により制御された第３の半導体装置（Ｔｚ）を介して接地（３３）に接続され た上記出力（Ｄ）と、 上記第２のノード（Ｚ）により制御された第４の半導体装置（Ｔｄ）を介して 接地とに接続され、 上記第２のノード（Ｚ）は、 第４のキャパシタ（Ｃｃ）を介して上記前の段（Ｊ−１）の出力（２２）と、 上記前の段（Ｊ−１）の上記出力（２２）により制御された第５の半導体装置 （Ｔｒ）を介して接地と、 並列にマウントされ、一方が上記第２のノード（Ｚ）により制御され、他方が 上記次の段（Ｊ＋１）の出力（３０）により制御された第６及び第７のクランプ トランジスタ（Ｔｈ，Ｔｇ）を介して上記次の段（Ｊ＋１）の上記出力（３０） と、 キャパシタ（Ｃｇ）により接地（３３）に接続された上記第３の半導体装置（ Ｔｚ）の端子とに接続されたことを特徴とするシフトレジスタ。 ３． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（５ ５）であって、 上記段は、前の段（Ｊ−１）の出力と、次の段（Ｊ＋１）又は一つおいた次の 段（Ｊ＋２）の出力に接続され、 上記段（Ｊ）は、第１のノード（Ｇ）の電位により制御され、第１のクロック 信号（Φ１）の高い値と低い値の間で関連した選択行 （Ｊ）を切換える第１の半導体出力装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、第２のノード（Ｚ ）により制御された第４の半導体装置（Ｔｚ）を介して接地（３３）に接続され た上記出力（Ｄ）と、 上記次の段（Ｊ＋１）又は一つおいて次の段（Ｊ＋２）の出力（３０）に接続 された上記第２のノード（Ｚ）により制御された第３の半導体装置（Ｔｄ）を介 して負の電位（Ｖ−）とに接続されたことを特徴とするシフトレジスタ。 ４． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（２ １）であって、 上記段は、前の段（Ｊ−１）の出力と、次の段（Ｊ＋１）の出力に接続され、 上記段（Ｊ）は、第１のノード（Ｇ）の電位により制御され、第１のクロック 信号（Φ１）の高い値と低い値の間で関連した出力（Ｊ）を切換える第１の半導 体出力装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力（２２）と、 上記次の段（Ｊ＋１）の出力により制御された第３の半導体装置（Ｔｄ）を介 して信号（Ｖ）と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、ゼロリセット信号 により制御された第４の半導体装置（Ｔｚ）を介して接地に接続された上記出力 （Ｄ）とに接続されたことを特徴とするシフトレジスタ。 ５． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（２ １）であって、 上記段は、前の段（Ｊ−１）の出力と、次の段（Ｊ＋１）の出力に接続され、 上記段（Ｊ）は、第１のノード（Ｇ）の電位により制御され、第１のクロック 信号（Φ１）の高い値と低い値の間で関連した出力（Ｊ）を切換える第１の半導 体出力装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力（２２）と、 次の段（Ｊ＋１）の出力により３個のクロック信号（Φａ，Φｂ，Φｃ）から 選択されたクロック信号（Φａ）によって制御された第３の半導体装置（Ｔｄ） を介して一定の負電位（Ｖ−）と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、ゼロリセット信号 により制御された第４の半導体装置（Ｔｚ）を介して接地に接続された上記出力 （Ｄ）とに接続されたことを特徴とするシフトレジスタ。 ６． 上記各クロック（Φａ，Φｂ，Φｃ）は、上記第１（Φ１）及び第２（Φ ２）のクロック信号の変化よりも遅延する短いパルス（Ｔ３）により構成される ことを特徴とする請求項５記載のシフト レジスタ。 ７． 上記第１（Φ１）及び第２（Φ２）のクロック信号は、相補形であること を特徴とする請求項１乃至６のうちいずれか１項記載のシフトレジスタ。 ８． 上記第１のキャパシタ（Ｃ２）は、上記半導体出力装置（Ｔ１）の浮遊容 量（Ｃｐ）の値よりも僅かに大きい値を有することを特徴とする請求項１乃至７ のうちいずれか１項記載のシフトレジスタ。 ９． 上記第１のキャパシタ（Ｃ２）は、上記半導体出力装置（Ｔ１）の浮遊容 量（Ｃｐ）の値よりも僅かに小さい値を有することを特徴とする請求項１乃至７ のうちいずれか１項記載のシフトレジスタ。 １０． 上記第２のキャパシタ（Ｃｂ）は、上記半導体出力装置（Ｔ１）の浮遊 容量（Ｃｐ）の値よりも実質的に大きい値を有することを特徴とする請求項８又 は９記載のシフトレジスタ。 １１． 上記半導体装置（Ｔ１，Ｔｐ，Ｔｄ，Ｔｚ，Ｔｒ，Ｔｈ）は、アモルフ ァスシリコン形トランジスタであることを特徴とする請求項１乃至１０のうちい ずれか１項記載のシフトレジスタ。 １２． 上記段（Ｊ−１，Ｊ，Ｊ＋１）の上記出力（Ｄ，２２，３０）は、液晶 スクリーンのアクティブマトリックスをアドレス指定する行であることを特徴と する請求項１乃至１１のうちいずれか１項記載のシフトレジスタ。 １３． 選択行走査器及び列走査器から作られた一体化された周辺制御回路によ り構成され、 少なくとも上記回路の中の一つは、請求項１乃至１２のうちいずれか１項記載 のシフトレジスタを含むことを特徴とするビューイングスクリーン。 １４． アクティブマトリックスが堆積された基板と共に、又は、外部に統合さ れ、選択行（ｊ−１，ｊ，ｊ＋１）の走査器（Ｄｊ−１，Ｄｊ，Ｄｊ＋１）と列 （ｉ−１，ｉ，ｉ＋１）の走査器とから作られた周辺制御回路を含むビューイン グスクリーンであって、 対応する各容量結合（Ｃｆｉ）が、行（ｊ）と、行と交差する列（ｉ−１，ｉ ，ｉ＋１）との間の容量結合（Ｃｉｊ）の合計に近い値を有するように、上記選 択行（ｊ−１，ｊ，ｊ＋１）と交差し、上記の各選択行と容量的に結合された相 補形の導電性列（ｆ）を更に有することを特徴とするビューイングスクリーン。 １５． 上記相補形の導電性列（ｆ）には、上記相補形の導電性列と容量的に結 合（Ｃｆｇ）され、比較器回路（４０）を介して関係した相補形の導電性行（ｇ ）が関係し、 上記相補形の行（ｇ）は、各列（ｉ−１，ｉ，ｉ＋１）に容量的に結合された ことを特徴とする請求項１４記載のビューイングスクリーン。 １６． 請求項１乃至１２のうちいずれか１項記載の少なくとも一つのシフトレ ジスタと、請求項１４又は１５記載の相補形の行及び列を有する請求項１４又は １５記載のビューイングスクリーン。

Claims (1)

1. 【特許請求の範囲】 １． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（２ １）であって、 上記段は、前の段（Ｊ−１）の出力及び次の段（Ｊ＋１）の出力に接続され、 上記段は、第１のノード（Ｇ）の電位により制御され、第１のクロック信号（ Φ１）の高い値と低い値の間で関連する出力（Ｊ）を切換える第１の半導体出力 装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力と、 上記次の段（Ｊ＋１）の出力により制御された第３の半導体装置（Ｔｄ）を介 して負の電位（Ｖ−）と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係した上記出力（Ｄ）と に接続されたことを特徴とするシフトレジスタ。 ２． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（４ ５）であって、 上記段は、前の段（Ｊ−１）の出力及び次の段（Ｊ＋１）の出力に接続され、 上記段は、第１のノード（Ｇ）の電位により制御され、第１のクロック信号（ Φ１）の高い値と低い値の間で関連する出力（Ｊ）を切換える第１の半導体出力 装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段（Ｊ−１）の出力により制御された第２の半導体装置（Ｔｐ）を介 して上記前の段（Ｊ−１）の出力と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、第２のノード（Ｚ ）により制御された第３の半導体装置（Ｔｚ）を介して接地（３３）に接続され た上記出力（Ｄ）と、 上記第２のノード（Ｚ）により制御された第４の半導体装置（Ｔｄ）を介して 接地とに接続され、 上記第２のノード（Ｚ）は、 第４のキャパシタ（Ｃｃ）を介して上記前の段（Ｊ−１）の出力（２２）と、 上記前の段（Ｊ−１）の上記出力（２２）により制御された第５の半導体装置 （Ｔｒ）を介して接地と、 並列にマウントされ、一方が上記第２のノード（Ｚ）により制御され、他方が 上記次の段（Ｊ＋１）の出力（３０）により制御された第６及び第７のクランプ トランジスタ（Ｔｈ，Ｔｇ）を介して上記次の段（Ｊ＋１）の上記出力（３０） と、 キャパシタ（Ｃｇ）により接地（３３）に接続された上記第３の半導体装置（ Ｔｚ）の端子とに接続されたことを特徴とするシフトレジスタ。 ３． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（５ ５）であって、 上記段は、前の段（Ｊ−１）の出力と、次の段（Ｊ＋１）又は一つおいた次の 段（Ｊ＋２）の出力に接続され、 上記段（Ｊ）は、第１のノード（Ｇ）の電位により制御され、第１のクロック 信号（Φ１）の高い値と低い値の間で関連した選択行 （Ｊ）を切換える第１の半導体出力装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、第２のノード（Ｚ ）により制御された第４の半導体装置（Ｔｚ）を介して接地（３３）に接続され た上記出力（Ｄ）と、 上記次の段（Ｊ＋１）又は一つおいて次の段（Ｊ＋２）の出力（３０）に接続 された上記第２のノード（Ｚ）により制御された第３の半導体装置（Ｔｄ）を介 して負の電位（Ｖ−）とに接続されたことを特徴とするシフトレジスタ。 ４． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（２ １）であって、 上記段は、前の段（Ｊ−１）の出力と、次の段（Ｊ＋１）の出力に接続され、 上記段（Ｊ）は、第１のノード（Ｇ）の電位により制御され、第１のクロック 信号（Φ１）の高い値と低い値の間で関連した出力（Ｊ）を切換える第１の半導 体出力装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力（２２）と、 上記次の段（Ｊ＋１）の出力により制御された第３の半導体装置（Ｔｄ）を介 して信号（Ｖ）と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、ゼロリセット信号 により制御された第４の半導体装置（Ｔｚ）を介して接地に接続された上記出力 （Ｄ）とに接続されたことを特徴とするシフトレジスタ。 ５． ２個のクロック信号（Φ１，Φ２）に接続され、出力（Ｄ）を含む各段（ Ｊ）の複数の縦続された段（Ｊ−１，Ｊ，Ｊ＋１）からなるシフトレジスタ（２ １）であって、 上記段は、前の段（Ｊ−１）の出力と、次の段（Ｊ＋１）の出力に接続され、 上記段（Ｊ）は、第１のノード（Ｇ）の電位により制御され、第１のクロック 信号（Φ１）の高い値と低い値の間で関連した出力（Ｊ）を切換える第１の半導 体出力装置（Ｔ１）を含み、 上記第１のノード（Ｇ）は、 上記前の段の出力（２２）により制御された第２の半導体装置（Ｔｐ）を介し て上記前の段（Ｊ−１）の出力（２２）と、 次の段（Ｊ＋１）の出力により３個のクロック信号（Φａ，Φｂ，Φｃ）から 選択されたクロック信号（Φａ）によって制御された第３の半導体装置（Ｔｄ） を介して一定の負電位（Ｖ−）と、 第１のキャパシタ（Ｃ２）を介して第２のクロック信号（Φ２）と、 第２のキャパシタ（Ｃｂ）を介して上記段（Ｊ）と関係し、ゼロリセット信号 により制御された第４の半導体装置（Ｔｚ）を介して接地に接続された上記出力 （Ｄ）とに接続されたことを特徴とするシフトレジスタ。 ６． 上記各クロック（Φａ，Φｂ，Φｃ）は、上記第１（Φ１）及び第２（Φ ２）のクロック信号の変化よりも遅延する短いパルス（Ｔ３）により構成される ことを特徴とする請求項５記載のシフト レジスタ。 ７． 上記第１（Φ１）及び第２（Φ２）のクロック信号は、相補形であること を特徴とする請求項１乃至６のうちいずれか１項記載のシフトレジスタ。 ８． 上記第１のキャパシタ（Ｃ２）は、上記半導体出力装置（Ｔ１）の浮遊容 量（Ｃｐ）の値よりも僅かに大きい値を有することを特徴とする請求項１乃至７ のうちいずれか１項記載のシフトレジスタ。 ９． 上記第１のキャパシタ（Ｃ２）は、上記半導体出力装置（Ｔ１）の浮遊容 量（Ｃｐ）の値よりも僅かに小さい値を有することを特徴とする請求項１乃至７ のうちいずれか１項記載のシフトレジスタ。 １０． 第２の浮遊容量は、上記半導体出力装置（Ｔ１）の浮遊容量の値よりも 実質的に大きい値を有することを特徴とする請求項８又は９記載のシフトレジス タ。 １１． 上記半導体装置（Ｔ１，Ｔｐ，Ｔｄ，Ｔｚ，Ｔｒ，Ｔｈ）は、アモルフ ァスシリコン形トランジスタであることを特徴とする請求項１乃至１０のうちい ずれか１項記載のシフトレジスタ。 １２． 上記段（Ｊ−１，Ｊ，Ｊ＋１）の上記出力（Ｄ，２２，３０）は、液晶 スクリーンのアクティブマトリックスをアドレス指定する行であることを特徴と する請求項１乃至１１のうちいずれか１項記載のシフトレジスタ。 １３． 選択行走査器及び列走査器から作られた一体化された周辺制御回路によ り構成され、 少なくとも上記回路の中の一つは、請求項１乃至１２のうちいずれか１項記載 のシフトレジスタを含むことを特徴とする視覚化スクリーン。 １４． アクティブマトリックスが堆積された基板と共に、又は、外部に統合さ れ、選択行（ｊ−１，ｊ，ｊ＋１）の走査器（Ｄｊ−１，Ｄｊ，Ｄｊ＋１）と列 （ｉ−１，ｉ，ｉ＋１）の走査器とから作られた周辺制御回路を含む可視化スク リーンであって、 対応する各容量結合（Ｃｆｉ）が、行（ｊ）と、行と交差する列（ｉ−１，ｉ ，ｉ＋１）との間の容量結合（Ｃｉｊ）の合計に近い値を有するように、上記選 択行（ｊ−１，ｊ，ｊ＋１）と交差し、上記の各選択行と容量的に結合された相 補形の導電性列（ｆ）を更に有することを特徴とする視覚化スクリーン。 １５． 上記相補形の導電性列（ｆ）には、上記相補形の導電性列と容量的に結 合（Ｃｆｇ）され、比較器回路（４０）を介して関係した相補形の導電性行（ｇ ）が関係し、 上記相補形の行（ｇ）は、各列（ｉ−１，ｉ，ｉ＋１）に容量的に結合された ことを特徴とする請求項１４記載のビューイングスクリーン。 １６． 請求項１乃至１２のうちいずれか１項記載の少なくとも一つのシフトレ ジスタと、請求項１４又は１５記載の相補形の行及び列を有する請求項１４又は １５記載のビューイングスクリーン。