CN102800272B - 显示装置的驱动电路 - Google Patents

Abstract

本发明涉及一种显示装置的驱动电路，其包含一第一控制单元、一第一充放电单元、一第二控制单元与一第二充放电单元。第一控制单元依据一第一输入讯号、一二输入讯号与一第一频率讯号产生一第一控制讯号，第一充放电单元依据第一频率讯号、第二频率讯号与第一控制讯号产生一第一输出讯号，第二控制单元依据第一控制讯号、第一输出讯号与第二频率讯号产生一第二控制讯号，第二充放电单元依据第一频率讯号、第二频率讯号与第二控制讯号产生一第二输出讯号。藉由第一控制讯号与第一输出讯号提高第二控制单元的第二控制讯号的电压值，以让第二充放电单元加快充放电时间并提高第二输出讯号的电流值。

Description

显示装置的驱动电路

技术领域

本发明涉及一种驱动电路，特是指一种显示装置的驱动电路。

背景技术

由于液晶显示器发展至薄型化显示器的世代，且闸极驱动电路基板(GatedriveronArray，GOA)为较能简化液晶显示器上的驱动电路设计，因此GOA技术于液晶显示器领域中为较广泛应用的技术，尤其在大尺寸薄型化基板上，又，在GOA技术基础下，液晶显示器的反应效率较佳，使得GOA的技术应用比例甚高，所以液晶显示器的技术领域中针对闸极驱动电路基板的研发越来越多，而不断地改良。

请参阅图1A与图1B，其为现有技术显示装置的驱动电路与其驱动单元的示意图。如图1A所示，现有技术驱动电路10是包含一频率产生器11与复数驱动单元(其是以一第一驱动单元12、一第二驱动单元13、一第三驱动单元14与一第四驱动单元15作为举例说明)，其中频率产生器11分别产生一第一频率讯号C1、一第二频率讯号C2与一第三频率讯号C3，第一驱动单元12是耦接一输入讯号INPUT并耦接第三频率讯号C3，第一驱动单元12输出一第一输出讯号O1，第二驱动单元13是耦接第一频率讯号C1并耦接第一输出讯号O1，第二驱动单元13输出一第二输出讯号O2，第三驱动单元14是耦接第二频率讯号C2并耦接第二输出讯号O2，第三驱动单元14输出第三输出讯号O3，第四驱动单元15是耦接第三频率讯号C3并耦接第三输出讯号O3，第四驱动单元15是输出一第四输出讯号O4。

如图1B所示，其为单一驱动单元的等效电路的示意图，其中每一驱动单元包含一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4与一电容Cb。第一晶体管M1的一第一端与一第二端为短路相接并耦接至前一级驱动单元的输出讯号On-1，第一晶体管M1的一第三端是耦接第二晶体管M2的一第一端、第三晶体管M3的一第二端与电容Cb的一第一端。第二晶体管M2的一第二端是耦接一频率讯号(其即为频率讯号C1、C2、C3的其中一者)，第二晶体管M2的一第三端是耦接第四晶体管M4的一第二端、电容Cb的一第二端并产生一输出讯号On。第三晶体管M3的一第一端是耦接后二级驱动单元的输出讯号On+2，第三晶体管M3的一第三端是耦接至接地端。第四晶体管M4的一第一端是耦接频率讯号的电压V_CLK，第四晶体管M4的一第三端是耦接至接地端。

如图2所示，其为现有技术驱动电路10的讯号波形图，其中藉由频率讯号C1、C2、C3使第一驱动单元12、第二驱动单元13、第三驱动单元14与第四驱动单元15依序输出其输出讯号O1、O2、O3、O4，但自各驱动时间t1、t2、t3、t4可知，输出讯号O1、O2、O3、O4是由于驱动单元的第一晶体管M1的短路导通设计使第一晶体管M1操作于饱和工作区(saturationsection)，且输出讯号与电容Cb的电压相关，因此输出电压为缓慢升压至高准位，再者，由于第一晶体管M1的短路导通设计使第一驱动单元12的输出讯号为供应电压减去门坎电压的差值，如此即影响第二晶体管M2的运作。

因此，本发明即针对上述问题而提出一种显示装置的驱动电路，可提供较佳的驱动操作，且可提供较佳的导通电压，以用于导通晶体管并提供较佳的输出讯号，以解决上述现有技术驱动单元的驱动问题。

发明内容

本发明的目的，在于提供一种显示装置的驱动电路，其利用驱动模块的输出讯号驱动下一级驱动模块的充放电单元，以达到快速充电并提供较佳的导通电压。

本发明的技术方案是这样实现的：一种显示装置的驱动电路，其包含：

一第一驱动模块，其接收一第一输入讯号、一第二输入讯号、一第一频率讯号与一第二频率讯号，该第一驱动模块包含：

一第一控制单元，其接收该第一输入讯号、该第二输入讯号与该第一频率讯号，该第一控制单元依据该第一输入讯号、该第二输入讯号与该第一频率讯号产生一第一控制讯号；

一第一充放电单元，耦接该第一控制单元并接收该第一频率讯号与该第二频率讯号，该第一充放电单元依据该第一频率讯号、该第二频率讯号与该第一控制讯号产生一第一输出讯号；

一第二驱动模块，其接收该第一频率讯号、该第二频率讯号、该第一控制讯号与该第一输出讯号，该第二驱动模块包含：

一第二控制单元，接收该第一控制讯号、该第一输出讯号与该第二频率讯号，该第二控制单元依据该第一控制讯号、该第一输出讯号与该第二频率讯号产生一第二控制讯号，该第一控制讯号驱使该第二控制单元增加该第二控制讯号的准位；以及

一第二充放电单元，耦接该第二控制单元并接收该第一频率讯号与该第二频率讯号，该第二充放电单元依据该第一频率讯号、该第二频率讯号与该第二控制讯号产生一第二输出讯号，其中经增加准位的该第二控制讯号驱使该第二充放电单元减少充电时间并增加该第二输出讯号的电流。

本发明中，其中该第一控制单元包含：

一第一晶体管，其一第一端耦接该第一输入讯号，该第一晶体管的一第二端耦接该第二输入讯号；以及

一第二晶体管，其一第一端耦接该第一频率讯号，该第二晶体管的一第二端耦接该第二输入讯号，该第一晶体管与该第二晶体管的第三端输出该第一控制讯号。

本发明中，其中该第一充放电单元包含：

一第一晶体管，其一第一端耦接该第一控制讯号，该第一晶体管的一第二端耦接该第二频率讯号；

一电容，其一第一端耦接该第一控制讯号；以及

一第二晶体管，其一第一端耦接该第一频率讯号，该第一晶体管的一第三端与、该电容的一第二端与该第二晶体管的一第二端输出该第一输出讯号，该第二晶体管的一第三端耦接一参考准位。

本发明中，其中该第二控制单元包含：

一第一晶体管，其一第一端耦接该第一控制讯号，该第一晶体管的一第二端耦接该第一输出讯号；以及

一第二晶体管，其一第一端耦接该第二频率讯号，该第二晶体管的一第二端耦接该第一输出讯号，该第一晶体管与该第二晶体管的第三端输出该第二控制讯号。

本发明中，其中该第二充放电单元包含：

一第一晶体管，其一第一端耦接该第二控制讯号，该第一晶体管的一第二端耦接该第一频率讯号；

一电容，其一第一端耦接该第二控制讯号；以及

一第二晶体管，其一第一端耦接该第二频率讯号，该第一晶体管的一第三端与、该电容的一第二端与该第二晶体管的一第二端输出该第一输出讯号，该第二晶体管的一第三端耦接一参考准位。

本发明中，其中该第二驱动模块更包含：

一无噪声单元，其耦接该第二频率讯号、该第二控制单元与一参考准位并输出一回授控制讯号。

本发明中，其中该无噪声单元设有一电容、一第一晶体管与一第二晶体管，该电容的一第一端耦接该第二频率讯号，该第一晶体管的一第一端耦接该第二控制单元，该第二晶体管的一第一端耦接该第一晶体管的一第二端与该电容的一第二端并输出一第三控制讯号，该第一晶体管与该第二晶体管的第三端耦接该参考准位。

本发明中，其中该第一驱动模块更包含：

一回授输出单元，其耦接该无噪声单元、该第一控制单元与该参考准位并依据该回授控制讯号输出该第一输出讯号。

本发明中，其中该回授输出单元设有一第三晶体管与一第四晶体管，该第三晶体管与该第四晶体管的第一端耦接一第三控制讯号，该第三晶体管与该第四晶体管的第二端耦接该第一控制单元，该第三晶体管的一第三端耦接该参考准位，该第四晶体管的一第三端输出该第一输出讯号。

本发明中，其中该第一驱动模块更包含：

一清除单元，其一第一端耦接该第二输出讯号，该清除单元的一第二端耦接该第一控制单元，该清除单元的一第三端耦接一参考准位。

本发明具有的有益效果：本发明的显示装置的驱动电路，主要是利用驱动模块的输出讯号与控制讯号输出至下一级驱动模块，使下一级驱动模块的输出讯号可具较佳的充放电时间，且通过下一级驱动模块的回授控制讯号，使驱动模块依据回授控制讯号而让输出讯号于非工作时间亦维持于低准位抑或参考准位。如此可让驱动电路具较佳的控制效率并具有较高的准确性。

附图说明

图1A为现有技术驱动电路的示意图；

图1B为图1A的驱动单元的示意图；

图2为现有技术驱动电路的讯号波形图；

图3A为本发明的一较佳实施例的示意图；

图3B为本发明的一较佳实施例的讯号波形图；以及

图4为本发明的另一实施例的方块图。

【图号对照说明】

10现有技术驱动电路11频率产生器

12第一驱动单元13第二驱动单元

14第三驱动单元15第四驱动单元

20驱动电路22第一驱动模块

221晶体管222晶体管

223晶体管224晶体管

225晶体管226晶体管

227晶体管228晶体管

229晶体管230电容

231电容24第二驱动模块

241晶体管242晶体管

243晶体管244晶体管

245晶体管246晶体管

247晶体管248晶体管

249晶体管250电容

251电容

30驱动电路32第一驱动模块

34第二驱动模块36第三驱动模块

38第四驱动模块A1第一控制讯号

A2第二控制讯号A3第三控制讯号

A4第四控制讯号An第二控制讯号

An-1第一控制讯号An-2第一输入讯号

B1第一回授控制讯号B2第二回授控制讯号

B3第三回授控制讯号B4第四回授控制讯号

Bn回授控制讯号Bn-1讯号

C1第一频率C2第二频率

C3第三频率Cb电容

CLK第一频率讯号INPUT输入讯号

M1第一晶体管M2第二晶体管

M3第三晶体管M4第四晶体管

O1第一输出讯号O2第二输出讯号

O3第三输出讯号O4第四输出讯号

OUT1第一输出讯号OUT2第二输出讯号

OUT3第三输出讯号OUT4第四输出讯号

OUTn第二输出讯号OUTn-1第一输出讯号

OUTn-2第二输入讯号OUTn+1第三输出讯号

On-1输出讯号On输出讯号

On+2输出讯号V_CLK电压

Vss参考准位t1驱动时间

t2驱动时间t3驱动时间

t4驱动时间XCLK第二频率讯号

具体实施方式

为使对本发明的结构特征及所达成的功效有更进一步的了解与认识，用以较佳的实施例及附图配合详细的说明，说明如下：

请参阅图3A，其为本发明的一实施例的电路图。如图所示，本发明为一驱动电路20，其应用于包含复数驱动模块，本实施例的驱动电路20是以一第一驱动模块22与一第二驱动模块24作为举例说明，但本发明不限于此，驱动模块的数量是依显示装置的显示区域大小作决定，其中该第一驱动模块22包含复数晶体管221、222、223、224、225、226、227、228、229与复数电容230、231，第二驱动模块24包含复数晶体管241、242、243、244、245、246、247、248、249与复数电容250、251。

于第一驱动模块22中，晶体管221与晶体管222组成一第一控制单元，晶体管221的一第一端耦接于一第一输入讯号An-2，晶体管222的第一端是耦接一第一频率讯号CLK，晶体管221与晶体管222的第二端一并耦接于一第二输入讯号OUTn-2，晶体管221与晶体管222的第三端是输出一第一控制讯号An-1；晶体管223、晶体管224与电容230组成一第一充放电单元，晶体管223的一第一端耦接第一控制讯号An-1，且晶体管223的第一端更耦接于电容230的一第一端，因此电容230的第一端亦耦接于第一控制讯号An-1，晶体管223的一第二端耦接一第二频率讯号XCLK，晶体管223的一第三端是耦接于电容230的一第二端与晶体管224的一第二端，晶体管224的一第一端是耦接第一频率讯号CLK，晶体管224的一第三端耦接于一参考准位Vss，其中晶体管223是作为第一驱动模块22的一上拉电路，晶体管224是作为第一驱动模块22的一下拉电路。

接续上述，晶体管225、晶体管226与电容231作为一第一无噪声(noise-free)单元，电容231的一第一端耦接于第一频率讯号CLK，电容231的一第一端耦接于晶体管225的一第二端与晶体管226的一第一端，晶体管225的一第一端耦接于第一输入讯号An-2，晶体管226的一第二端耦接于第一控制单元的控制输出端，也就是耦接于第一控制讯号An-1，晶体管225与晶体管226的第三端耦接于参考准位Vss，其中晶体管225与电容231之间形成一讯号Bn-1；晶体管227作为第一驱动模块22的一清除单元，晶体管227的一第一端耦接于第二驱动模块24的输出讯号，晶体管227的一第二端亦耦接于第一控制讯号An-1，且晶体管227的一第三端亦耦接于参考准位Vss，其中第二驱动模块24的输出讯号为一第二输出讯号OUTn。此外，晶体管228与晶体管229组成一第一回授输出单元，晶体管228与晶体管229的第一端耦接于下一驱动模块的回授控制讯号，即第二驱动模块24的一回授控制讯号Bn，晶体管228与晶体管229的第二端耦接第一控制单元的输出端，也就是耦接于第一控制讯号An-1，晶体管228的一第三端耦接于第一驱动模块22的输出端，也就是晶体管228的一第三端亦为输出第一输出讯号OUTn-1，晶体管229的一第三端耦接于参考准位Vss。

于第二驱动模块24中，晶体管241与晶体管242组成一第二控制单元，晶体管241的一第一端耦接于第一控制讯号An-1，晶体管242的第一端是耦接第二频率讯号XCLK，晶体管241与晶体管242的第二端一并耦接于第一输出讯号OUTn-1，晶体管241与晶体管242的第三端是输出第二控制讯号An；晶体管243、晶体管244与电容250组成一第二充放电单元，晶体管243的一第一端耦接第二控制讯号An，且晶体管243的第一端更耦接于电容250的一第一端，因此电容250的第一端亦耦接第二控制讯号An，晶体管243的一第二端耦接第一频率讯号CLK，晶体管243的一第三端是耦接于电容250的一第二端与晶体管244的一第二端，晶体管244的一第一端是耦接第二频率讯号XCLK，晶体管244的一第三端耦接于一参考准位Vss，其中晶体管243是作为第二驱动模块24的一上拉电路，晶体管244是作为第二驱动模块24的一下拉电路。

接续上述，晶体管245、晶体管246与电容251作为一第二无噪声(noise-free)单元，电容251的一第一端耦接于第二频率讯号XCLK，电容251的一第一端耦接于晶体管245的一第二端与晶体管246的一第一端，晶体管245的一第一端耦接于第一控制讯号An-1，晶体管246的一第二端耦接于第二控制单元的控制输出端，也就是耦接于第二控制讯号An，晶体管245与晶体管246的第三端耦接于参考准位Vss；晶体管247作为第二驱动模块24的一清除单元，晶体管247的一第一端耦接于下一驱动模块(图未示)的输出讯号，晶体管247的一第二端亦耦接于第一控制讯号An-1，且晶体管247的一第三端亦耦接于参考准位Vss，其中下一驱动模块的输出讯号为一第三输出讯号OUTn+1。

如图3B所示，第一频率讯号CLK与第二频率讯号XCLK为相反频率的脉波讯号，因此每一驱动时间的脉波讯号起伏皆为不同。在第一驱动时间T1中，第一频率讯号CLK为截止，第二频率讯号XCLK为导通，而促使第一驱动模块22产生第一控制讯号An-1，第一控制讯号An-1是与第一输出讯号OUTn-1相关联，因此当第一控制讯号An-1为一高准位讯号时，随即促使第一输出讯号OUTn-1转为一高准位讯号，由于第一驱动模块22未有前一级驱动单元，因此将第一输出讯号OUTn-1视为一假讯号(dummysignal)，而第二驱动模块24的第二控制讯号An是与第一输出讯号OUTn-1相关联，因此当第一输出讯号OUTn-1为高准位讯号时，促使第二控制讯号An转为一高准位讯号。

接续在第二驱动时间T2时，第一频率讯号CLK为导通，第二频率讯号XCLK为截止，而促使第二控制讯号An为二次迭加的高准位讯号，以致于第二输出讯号OUTn非常迅速产生，如此下一级驱动单元亦如第二驱动模块24受到控制讯号An+1亦为二次迭加的高准位讯号的影响，因此输出讯号OUTn+1亦是迅速产生，由于第二驱动模块24的回授控制讯号Bn对应于输出讯号OUTn，因此第一驱动模块22依据回授控制讯号Bn而让第一输出讯号OUTn-1维持在Vss的准位，而第二驱动模块24亦是如此，即第二驱动模块24依据回授控制讯号Bn+1而让第二输出讯号OUTn维持在Vss的准位。

请参阅图4，其为本发明的另一实施例的方块图。如图4所示，本发明的驱动电路30包含一频率产生器(图未示)与复数驱动模块，本实施例是以第一驱动模块32、第二驱动模块34、第三驱动模块36与第四驱动模块38作为举例说明，但本发明并不限于此，显示装置是依据的显示面积设置对应数目的驱动模块。

驱动电路30的频率产生器是产生第一频率讯号CLK与第二频率讯号XCLK，第一驱动模块32、第二驱动模块34、第三驱动模块36与第四驱动模块38分别接收第一频率讯号CLK与第二频率讯号XCLK并同时耦接参考准位Vss，但每一驱动模块与相邻的驱动模块于连接频率讯号的方式上为相反设置。其中第一驱动模块32的电性操作即如同前一实施例的第一驱动模块22的电性操作，且第二驱动模块34、第三驱动模块36与第四驱动模块38的电性操作皆如同上一实施例的第二区动模块24的电性操作。因此，第一驱动模块32接収依据频率讯号CLK、XCLK与参考准位Vss产生并输出一第一控制讯号A1与一第一输出讯号OUT1，第二驱动模块34依据频率讯号CLK、XCLK、第一控制讯号A1、与参考准位Vss产生并输出一第二控制讯号A2、一第二输出讯号OUT2与一第一回授控制讯号B1，且第一回授控制讯号B1是传送至第一驱动模块32，以回授控制第一驱动模块32输出对应参考准位Vss的第一输出讯号OUT1。

第三驱动模块36依据频率讯号CLK、XCLK、第二控制讯号A2与参考准位Vss产生并输出一第三控制讯号A3、一第三输出讯号OUT3与一第二回授控制讯号B2，且第二回授控制讯号B2是传送至第二驱动模块34，以回授控制第二驱动模块34输出对应参考准位Vss的第二输出讯号OUT2。第四驱动模块38依据频率讯号CLK、XCLK、第三控制讯号A3与参考准位Vss产生并输出一第四控制讯号A4、一第四输出讯号OUT4与一第三回授控制讯号B3，且第三回授控制讯号B3是传送至第三驱动模块36，以回授控制第三驱动模块36输出对应参考准位Vss的第三输出讯号OUT3。同理，第四驱动模块38亦依据一第四回授控制讯号B4输出对应参考准位Vss的第三输出讯号OUT3。

由于第一驱动模块32未能接收前一级驱动模块所输出的输出讯号，因此第一驱动模块32的第一输出讯号OUT1会比后续的驱动模块的输出讯号具较慢的充放电时间，而后续驱动模块皆受到前一级的驱动模块的输出讯号加速控制讯号，因而让驱动模块的充放电速度加快，其中输出讯号的电性比较如下表一所示。

表一

由上述可知，本发明的驱动电路藉由驱动模块提供控制讯号与输出讯号至下一级驱动模块，以加快下一级驱动模块的充放电速度，且控制讯号由于下一级驱动模块的控制单元非利用短路设计，而未让控制单元中的晶体管处于饱和工作区，因此充放电效率会较迅速，再者，本发明更利用无噪声单元设置电容，以让驱动模块在输出对应Vss准位的输出讯号时，可免除直流讯号于导通直接流至Vss参考电位，进而避免直流应力残留在电路中，因而提升驱动电路的耐久性。

综上所述，本发明的显示装置的驱动电路，主要是利用驱动模块的输出讯号与控制讯号输出至下一级驱动模块，使下一级驱动模块的输出讯号可具较佳的充放电时间，且藉由下一级驱动模块的回授控制讯号，使驱动模块依据回授控制讯号而让输出讯号于非工作时间亦维持于低准位抑或参考准位。如此可让驱动电路具较佳的控制效率并具有较高的准确性。

综上所述，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。

Claims (10)

1.一种显示装置的驱动电路，其特征在于，其包含一第一驱动模块和一第二驱动模块：

该第一驱动模块，其接收一第一输入讯号、一第二输入讯号、一第一频率讯号与一第二频率讯号，该第一驱动模块包含：

一第一控制单元，其接收该第一输入讯号、该第二输入讯号与该第一频率讯号，该第一控制单元依据该第一输入讯号、该第二输入讯号与该第一频率讯号产生一第一控制讯号；以及

一第一充放电单元，耦接该第一控制单元并接收该第一频率讯号与该第二频率讯号，该第一充放电单元依据该第一频率讯号、该第二频率讯号与该第一控制讯号产生一第一输出讯号；

该第二驱动模块，其接收该第一频率讯号、该第二频率讯号、该第一控制讯号与该第一输出讯号，该第二驱动模块包含：

一第二控制单元，接收该第一控制讯号、该第一输出讯号与该第二频率讯号，该第二控制单元依据该第一控制讯号、该第一输出讯号与该第二频率讯号产生一第二控制讯号，该第一控制讯号驱使该第二控制单元增加该第二控制讯号的准位；以及

一第二充放电单元，耦接该第二控制单元并接收该第一频率讯号与该第二频率讯号，该第二充放电单元依据该第一频率讯号、该第二频率讯号与该第二控制讯号产生一第二输出讯号，其中经增加准位的该第二控制讯号驱使该第二充放电单元减少充电时间并增加该第二输出讯号的电流。

2.如权利要求1所述的驱动电路，其特征在于，其中该第一控制单元包含：

一第一晶体管，其一闸极端耦接该第一输入讯号，该第一晶体管的一第二端耦接该第二输入讯号；以及

一第二晶体管，其一闸极端耦接该第一频率讯号，该第二晶体管的一第二端耦接该第二输入讯号，该第一晶体管与该第二晶体管的第三端输出该第一控制讯号。

3.如权利要求1所述的驱动电路，其特征在于，其中该第一充放电单元包含：

一第一晶体管，其一闸极端耦接该第一控制讯号，该第一晶体管的一第二端耦接该第二频率讯号；

一电容，其一第一端耦接该第一控制讯号；以及

一第二晶体管，其一闸极端耦接该第一频率讯号，该第一晶体管的一第三端与、该电容的一第二端与该第二晶体管的一第二端输出该第一输出讯号，该第二晶体管的一第三端耦接一参考准位。

4.如权利要求1所述的驱动电路，其特征在于，其中该第二控制单元包含：

一第一晶体管，其一闸极端耦接该第一控制讯号，该第一晶体管的一第二端耦接该第一输出讯号；以及

一第二晶体管，其一闸极端耦接该第二频率讯号，该第二晶体管的一第二端耦接该第一输出讯号，该第一晶体管与该第二晶体管的第三端输出该第二控制讯号。

5.如权利要求1所述的驱动电路，其特征在于，其中该第二充放电单元包含：

一第一晶体管，其一闸极端耦接该第二控制讯号，该第一晶体管的一第二端耦接该第一频率讯号；

一电容，其一第一端耦接该第二控制讯号；以及

一第二晶体管，其一闸极端耦接该第二频率讯号，该第一晶体管的一第三端与、该电容的一第二端与该第二晶体管的一第二端输出该第一输出讯号，该第二晶体管的一第三端耦接一参考准位。

6.如权利要求1所述的驱动电路，其特征在于，其中该第二驱动模块更包含：

一无噪声单元，其耦接该第二频率讯号、该第二控制单元与一参考准位并输出一回授控制讯号。

7.如权利要求6所述的驱动电路，其特征在于，其中该无噪声单元设有一电容、一第一晶体管与一第二晶体管，该电容的一第一端耦接该第二频率讯号，该第一晶体管的一闸极端耦接该第二控制单元，该第二晶体管的一闸极端耦接该第一晶体管的一第二端与该电容的一第二端并输出一第三控制讯号，该第一晶体管与该第二晶体管的第三端耦接该参考准位。

8.如权利要求6所述的驱动电路，其特征在于，其中该第一驱动模块更包含：

一回授输出单元，其耦接该无噪声单元、该第一控制单元与该参考准位并依据该回授控制讯号输出该第一输出讯号。

9.如权利要求8所述的驱动电路，其特征在于，其中该回授输出单元设有一第三晶体管与一第四晶体管，该第三晶体管与该第四晶体管的闸极端耦接一第三控制讯号，该第三晶体管与该第四晶体管的第二端耦接该第一控制单元，该第三晶体管的一第三端耦接该参考准位，该第四晶体管的一第三端输出该第一输出讯号。

10.如权利要求1所述的驱动电路，其特征在于，其中该第一驱动模块更包含：

一清除单元，其一第一端耦接该第二输出讯号，该清除单元的一第二端耦接该第一控制单元，该清除单元的一第三端耦接一参考准位。