JPH02116941A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 １既要 産業上の利用分野 従来の技術　　　　　　　　　（第１０図）発明が解決
しようとする問題点 課題を解決するための手段 作用 実施例 （１）本発明の第１実施例　　　（第１〜８図）（２）
本発明の第２実施例　　　（第９図）発明の効果 〔概要〕 半導体記憶装置に関し、 パリティ−チェック回路′の出力の確定後、速やかにパ
リティ−エラー出力を確定してメモリシステムの高速化
を図ることができる半導体記憶装置を提供することを目
的とし、 メモリの読み出しデータにエラーがあるか否なかのパリ
ティ−チェックを行うパリティ−チェック回路を有し、
該パリティ−チェック回路の出力を少なくともオープン
ドレインのＭＯＳトランジスタで受け、該ＭＯＳｌ−ラ
ンジスタのドレイン側からパリティ−チェックの結果を
外部に取り出す半導体記憶装置において、前記パリティ
−チェック回路の出力が不確実である所定期間に対応し
て、パリティ−チェック回路の出力を禁止する信号調整
手段を設け、該信号調整手段によりパリティ−チェック
回路の出力が確定するまでＭＯ３Ｉ−ランジスタのドレ
イン側をハイインピーダンス状態に保つように構成する
。

〔産業上の利用分野〕

本発明は、半導体記憶装置に係り、詳しくは、パリティ
−チェック回路付きの半導体記憶装置に関する。

近年、コンピュータシステムの高速化のｙ求に伴い半導
体メモリの出力結果を高速にチエ・ツクすることが要求
されている。このため、パリティ−チェック回路を半導
体メモリ上に搭載することが行われている。

〔従来の技術〕

従来のパリティ−チェック回路付きメモリとしては、例
えば第１０図に示すようなものがある。

同図において、メモリ１のデータを読み出すときアドレ
スデータＡＤＯ〜ＡＤｍが与えられると出力側にデータ
０ＵＴＩ〜０ＵＴｎが現れ、この読み出しデータ０ＵＴ
Ｉ〜０ＵＴｎはパリティ−チェック回路２に取り込まれ
てパリティ−エラーの発生の有無がチエツクさせる。な
お、ＩＮ１〜■Ｎｎは入力データである。パリティ−エ
ラーがあるとパリティ−チェック回路２の出力が′″Ｉ
］゛°Ｉ］゛°レベルれがＮ型のＭＯＳ）ランジスタ３
のゲートにカロえられて８亥ＭＯ３）ランジスタ３がＯ
Ｎとなりパリティ−エラ一端子（以下、ＰＥ端子という
）が゛°Ｌ°゛レヘルとなる。このＬ信号は、例えばパ
リティ−エラーフラグをセットする等に用いられ、これ
により読出しデータに誤りがあることが認識され、読出
しデータを利用するＣＰＵの処理でデータを排除する等
の対応がとられる。

一方、メモリ１の出力データが正常なときはパリティ−
チェック回路２の出力が“Ｌ”レベルとなってＭＯ５Ｉ
−ランジスタ３がＯＦＦとなり、ＰＥ端子４がハイイン
ピーダンス状態となるが、このときプルアップ抵抗５を
通して電源ＶｃｃからＰＥ端子４にチャージアップされ
てＰＥ端子４が“°Ｈ°゛レベルとなる。なお、第１０
図では図中におけるＰＥ端子４の左側部分は一つのＩＣ
の内部構成としてチップ化され、プルアンプ抵抗５はＩ
Ｃの外部に設けられている。また、実際上、半導体メモ
リとしてはメモリ１のようなものを複数個使用する場合
が多く、この場合は各メモリのパリティ−エラー出力が
ワイヤーＦＯＲで取り出されてプルアップ抵抗５に接続
される。

〔発明が解決しようとする課題〕

しかしながら、このような従来のパリティ−チェック回
路付きメモリにあっては、メモリの読出しデータに不確
定期間が存在するために、パリティ−チェック回路の出
力にも不確定期間が存在し、データの信頼性を外部に伝
えるパリティ−エラー出力がその影響を受けて遅く表示
されることとなり、メモリシステムの高速化が妨げられ
るという問題点があった。

すなわち、パリティ−チェック回路の出力はそのままオ
ープンドレインのＭＯＳトランジスタに出力されるため
、パリティ−チェック回路の出力に不確定期間が存在す
ると、パリティ−エラー出力も直ちに確定しないのであ
るが、特に問題となるのは上記ＭＯＳトランジスタがＯ
ＮからＯＦＦに復帰して外部のプルアップ抵抗を通じて
ＰＥ端子をプルアップする場合に、ＩＣチップであるメ
モリの内部回路にプルアップのためとはいえ信頬性上の
理由から大きな電流を流せず、このためプルアップの時
間が長くなる点である。

これは、上記の理由からプルアップ抵抗の値をあまり小
さくできず、そのためワイヤードＯＲ接続されたパリテ
ィ−エラー出力の容量分を駆動するのに多くの時間がか
かるからである。プルアップの時間が長くなると、仮に
パリティ−エラー回路の出力が確定していてもＰＥ端子
のレベル（パリティ−エラー出力）が“Ｉ］”になる迄
、待つ必要があり、その後ようやくメモリの出力データ
を用いた外部処理が可能となる。その結果、パリティ−
チェック回路出力の確定からパリティ−エラー出力の確
定までの時間がメモリシステムの高速化を低下させる原
因となる。

そごで本発明は、パリティ−チェック回路の出力の確定
後、速やかにパリティ−エラー出力を確定してメモリシ
ステムの高速化を図ることができる半導体記憶装置を提
供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体記憶装置は上記目的達成のため、メ
モリの読み出しデータにエラーがあるか否なかのパリテ
ィ−チェックを行うパリティ−チェック回路を有し、該
パリティ−チェック回路の出力を少なくともオープンド
レインのＭＯＳトランジスタで受け、該ＭＯ３）ランジ
スタのドレイン側からパリティ−チェックの結果を外部
に取り出す半導体記憶装置において、前記パリティ−チ
ェック回路の出力が不確実である所定期間に対応して、
パリティ−チェック回路の出力を禁止する信号調整手段
を設け、該信号調整手段によりパリティ−チェック回路
の出力が確定するまでＭＯＳトランジスタのドレイン側
をハイインピーダンス状態に保つようにしている。

〔作用〕

本発明では、パリティ−チェック回路の出力側に信号調
整手段が設けられ、信号調整手段によりパリティ−チェ
ック回路の出力が不確定である所定期間に対応して、パ
リティ−チェック回路の出、力が禁止される。そして、
これによりパリティ−チェック回路の出力が確定するま
でＭＯＳトランジスタのドレイン側がハイインピーダン
ス状態に保たれる。

したがって、パリティ−チェック回路の出力が確定する
と、直ちにパリティ−エラー出力が確定し、メモリシス
テムの高速化が図られる。

〔実施例］ 以下、本発明を図面に基づいて説明する。

第１〜８図は本発明に係る半導体記憶装置の一実施例を
示す図である。第１図はメモリシステムの構成を示すブ
ロック図である。まず、構成を説明する。第１図におい
て、１１は非同期型のメモリ、１２はパリティ−チェッ
ク回路であり、これらは従来例と示したものと同様のも
のであるが、内部構成を詳述する。また、ＭＯ３）ラン
ジスタ３、ＰＥ端子４およびプルアンプ抵抗５は従来例
と同様であるため、同一番号を符し、重複説明を省略す
る。

まず、メモリ１１の内部構成は第２図のように示され、
メモリ１１はワード線ＷＤＯ１ＷＤＩ、ビット線ＢＬ＜
１、ＢＬＯｌＢＬＩ、ＢＬＩ、ＢＬ２、ＢＬ２によって
区画されるマトリクス点にセル（ｃｅｌｌ）　１３　ａ
　＝１３　ｆを有している。なお、第２図はメモリ１１
の一部の構成である。代表として１つのセル１３ａの詳
細は第３図に示すように、抵抗負荷形メモリセルと称さ
れるもので、駆ｖＪＭｏｓトランジスタ１４ａ、１４ｂ
、抵抗１５ａ、１５ｂおよび転送ＭＯＳトランジスタ１
６ａ、１６ｂによるフリップフロップ回路から構成され
、いわゆるスタティックＲＡＭとしてのメモリセルであ
る。

再び第２図に戻り、図中、２０ａ〜２０ｃはビ、・ト線
対（Ｂ　Ｌ　０１ＢＬＯ）、（ＢＬＩ、ＢＬＩ）、（Ｂ
　Ｌ　２、ＢＬ２）をショートするＭＯＳ）ランジスタ
、２１ａ〜２１ｆは列選択のＭＯＳトランジスタ、２２
はデータバス線ＤＢ、ＤＢをショートするＭＯＳトラン
ジスタ、２３はセンスアップである。

ＭＯ３）ランジスタ２０ａ　〜２０ｃ　、　ＭＯＳ　ｈ
ランラスタ２２およびセンスアップ２３は第１図に示す
ＡＴＤ回路２４によって生成されたクロックφによって
作動し、ピント線対（ＢＬＯ，ＢＬＯ）、（ＢＬｌ、Ｂ
ＬＩ）（ＢＬ２、ＢＬ２）およびデータバス線ＤＢ、Ｄ
Ｂのシシートやプリチャージ等を行い、−データ読み出
しの高速化ができるようになっている。また、ＭＯＳト
ランジスタ２１ａ〜２１ｆは列デコード出力ＣＤＯ〜Ｃ
Ｄ２に基づいてデータ読み出し時の列を選択するもので
ある。

再度第１図に戻り、上述したＡＴＤ回路（ａｄｄｒａｓ
ｓ　ｔｒａｎｓｉｔｉｏｎ　ｄｅｔｅｃｔｏｒ）２４は
アドレス信号ＡＤＯ−ＡＤｍの変化を検出してパルスを
発生する回路であり、本実施例のように外部からクロッ
クを与えられない非同期式ＳＲＡＭにおいて内部でクロ
ックを発生させるためのものである。詳細には、第４図
に示すように外部のアドレス信号ＡＤＯ〜ＡＤｍに対応
するｍ個のアドレス信号変化検出回路２５ａＯ〜２５ａ
ｍと、ノアゲート２６とにより構成され、アドレス信号
ＡＤＯ＝ＡＤｍのうち１つでも状態が変化すればクロッ
クＬｌ（第２図でぃうφである）を発生し、またアドレ
ス信号間でばらつきがあった場合でもそれを吸収して正
常な動作が行えるようになっている。このようにしてい
るのは、非同期ＳＲＡＭは外部クロ・ツクを必要とせず
随時アクセスできることから、使いやずいという特徴が
ある反面、常に回路が動作状態にあるため、消費電力が
大きく、またクロックを使って高速化等の工夫をするこ
ともできないので、ＡＴＤ回路２４を使ってクロックを
発生させ、このクロックを使って消費電力の削減や高速
化を図るためである。

ＡＴＤ回路２４の出力し１はクロックφとしてメモリ１
１に入力されている他、信号調整手段２７にも人力され
る。信号調整手段２７はデイレイ回路２８およびアンド
ゲート２９により構成され、アントゲ−１・２９にはパ
リティ−チェック回路１２の出力Ｌ３およびデイレイ回
路２８の出力Ｌ２が入力される。パリティ−チェック回
路１２は従来例と同様の機能を有するものであるが、詳
細な構成は例えば第５図に示すように７つのエクスクル
−シブオアケート（以下、ＥＸ−ＯＲゲートという）３
０〜３６ニより構成される。第５図に示すパリティ−チ
ェック回路１２は８ｂｉｔの場合の例であり、ＥＸ−Ｏ
Ｒゲー　ト３０〜３３には読出しデータ０ＵＴ１〜０Ｕ
Ｔ８が各２つずつ入力される。読出しデータ０ＵＴＩ〜
０ＵＴ８のパリティ−にエラーがなければＥＸ−ＯＲゲ
ート３６の出力Ｌ３はＬ”レベルとなり、１つでもエラ
ーがあるとＬ３が“Ｈ”レベルとなる。

信号調整手段２７の詳細な回路は第６図のように示され
、デイレイ回路２８はデイレイ素子３７、ナントゲート
３８およびインバータ３９からなり、アンドゲート２９
はナントゲート４０およびインバータ４１からなる。第
７図のタイミングチャートを参照して信号調整手段２７
の機能を説明すると、いまへＴＤ回路２４の出力、言い
換えればクロックＬｌが発生していないａの区間ではＬ
ｌが“Ｈ″であり、デイレイ素子３７を通過して遅延し
た信号Ｌｌ”も“Ｈ″でデイレイ回路２８の出力Ｌ２は
Ｉ（”である。ここに、デイレイ素子３７における遅延
時間はパリティ−チェック回路１２の出力が不確定であ
る期間に対応して設定される。アドレス信号が変化して
クロックＬ１が区間すでＬ°になると、信号Ｌ２はナン
トゲート３８のスルー時間およびインバータ３９の反転
時間だけ若干遅れて“Ｌ　”となる。

このとき、デイレイ素子３７の遅延時間は関係がない。

区間すが終了しクロックＬｌが“Ｈ”′へ復帰すると、
信号Ｌｌ’はデイレイ素子３７の遅延時間だけ遅れて“
Ｉｆ”になり、一方ナント゛ゲート３８はクロックＬ１
と信号Ｌｌ’が共に“Ｉ（”のときに“Ｌ”を出力する
ため、デイレイ素子３７の動作によって信号Ｌ２の“Ｈ
”への復帰は区間（時間）Ｃだけ遅れる。このように、
デイレイ回路２８はその出力である信号Ｌ２が“Ｌ”か
ら“Ｈ”へと変化するときの立上がりを上記遅延時間だ
け遅らせる。

一方、アンドゲート２９はパリティ−チェック回路１２
の出力し３とデイレイ回路２８の出力し２が共に“Ｈ”
のときに“Ｈ”となる信号Ｌ４をＭ　ＯＳトランジスタ
３に出力する。ＭＯ３Ｉ−ランジメタ３以降の構成は従
来例と同様であり、またＰＥ端子４の第１図中左側部分
は１つのＩＣとしてチップ内部に含まれている。

次に、第８図のタイミングチャートを参照して一実施例
の作用を説明する。データの読み出し時に外部のアドレ
ス信号ＡＤＯ〜ＡＤｍによって読み出すべきアドレスが
指定され、アドレス信号ＡＤＯ〜ＡＤｍが変化すると、
この変化がＡＴＤ回路２４で検出されてクロックＬ１　
（＝φ）が生成され、メモ１月１およびデイレイ回路２
８に供給される。

クロックＬｌが“Ｌ”の区間、メモ１月１は不活性化し
ており、“■−ビへ戻って活性化する。そして、ここか
らアルレスに対応したデータの読み出しに入り、０ＵＴ
Ｉ〜ＯＵ、Ｔｎというデータ出力がある時間経過して決
まっていく。データ出力０［ＪＴ１＝ＯＵＴｎが有効デ
ータとなるまでの間は区間■として表され、この区間■
は不確定データが含まれているため、当然にこれを受け
たパリティ−チェック回路１２の出力Ｌ３にも不確定デ
ータが存在している。

一方、パリティ−チェック回路１２の出力Ｌ３にも不確
定な期間があり、出力し３が有効データとなるのはクロ
ックＬｌが“Ｈ”へ復帰してからＸなる時間の経過後と
なる。したがって、パリティ−チェック回路１２の出力
し３の不確定期間は区間＠で表される。・そのため、ク
ロックＬ１の変化に応答してデイレイ回路２８の出力Ｌ
２が変化（この場合“Ｌ”−“Ｈ”への変化）するのは
時間Ｘを十分にカバーできる区Ｈｅに設定され、この区
間○が経過すると信号Ｌ２がＩ４”へと立上がるため、
パリティ−チエ７り回路１２の出力Ｌ３がアンドゲート
２９を通して信号Ｌ４としてＭＯＳトランジスタ３に供
給される。−例として読み出しデータ０ＵＴＩ〜０ＵＴ
ｎのパリティ−エラーがある場合はパリティ−チェック
回路１２の出力し３が“Ｉ］″となる。

第８図はパリティ−エラーがある場合の例であり、この
ような場合であっても信号Ｌ２はパリティ−チェック回
路１２の不確定期間が終了し有効データが現れるまで“
Ｌ”に落とされている。したがって、この間は信号Ｌ４
も“Ｌ”レベルにあり、ＭＯＳトランジスタ３はＯＦＦ
の状態となってＰＥ端子４はハイインピーダンス状態に
固定される。

但し、ハイインピーダンス状態とはいえプルアップ抵抗
５が接続されているから、信号Ｌ４が“Ｌ”に立下がっ
た時からプルアップ抵抗５を通して“Ｈ”レベルに向か
って徐々にチャシアツブされ、区間○が終わる頃にはほ
ぼ“ｌ（”の状態となっている。ごのため、パリティ−
チェック回路１２の出力Ｌ３がモ′伍定した後で区間○
が過ぎた時点、すなわち信号Ｌ　４が立上がるときには
ＭＯ３１ランジスク３のＯＮと同時に直ちにＰＥ端子ｌ
↓が’　Ｈ”レベルに移行でき、従来と異なりパリティ
−チエ・７り回路１２の出力Ｌ３が確定したとき速やか
にパリティ−エラー出力も使用できる。その結果、メモ
リの出力データの使用がパリティ−エラー出力と同時に
可能となり、メモリシステムの高速化を図ることができ
る。

また、かかる効果は第１図に示すようなＳ　ＲＡＭが多
数並列にＰＥ端子４に接続され、容量分が大きい場合に
特に有効に発揮される。

なお、ＡＴＤ回路回路２尭０ 上記効果を得られるのではという考え方もあるが、これ
では現実的に無理である。すなわち、クロ。

りＬｌはあくまでも“Ｌ″区間にメモリ１１を不活性化
するためのクロックであり、メモリ１１が活性化し、パ
リティ−チェック回路１２の出力Ｌ３が有効データとな
るのはクロックＬ１がＨ”へ復帰し時間Ｘが過ぎた後で
あるから、クロックＬｌのみでは本実施例の如き効果を
達成し得ない。したがって、本実施例のような構成とす
る必要がある。

次に、第９図は本発明に係る半汚体記憶装置の第２実施
例を示す図であり、本実施例は同期型ＳＲ　Ａ　Ｍへの
適用例である。第９図において、４５は外部のクロック
ＣＬＫを用いて内部クロックを生成する内部クロックジ
ェネレータであり、内部クロックジェネレータ４５の生
成りロック（内部り日ツク）はアドレス側のレジスタ４
６、出力データ側のレジスタ４７および信号調整手段２
７に供給される。

レジスタ４６、レジスタ４７は内部クロックに従ってそ
れぞれアドレス、データの保持を行い、メモリ１１も内
部クロ・７りに従ってデータの読み出しを行う。その他
の構成は第１実施例と同様であり、同一符号が付されて
いる。

したがって、第２実施例でもクロックの取り方に相違は
あるものの、第１実施例と同様の効果を得ることができ
る。

なお、上記実施例はＳＲＡＭを用いた例であるが、本発
明の適用はこれに限らず、他のタイプであってもパリテ
ィ−チェック回路付の半導体メモリには適用が可能であ
る。

〔効果〕

本発明によれば、パリティ−チェック回路の出力の不確
定後、速やかにパリティ−エラー出力を確定させること
ができ、メモリシステムの高速化を図ることができる。

【図面の簡単な説明】

第１〜８図は本発明に係る半導体記憶装置の第１実施例
を示す図であり、 第１図はその全体構成図、 第２図はそのメモリの詳細な構成を示す図、第３図はそ
の１つのメモリセルの回路図、第４図はそのへＴＤ回路
の回路図、 第５図はそのパリティ−チェック回路の回路図、第６図
はその信号調整手段の回路図、 第７図はその信号調整手段の動作を説明するためのタイ
ミングチャート、 第８図はその全体の作用を説明するだめのタイミングチ
ャート、 第９図は本発明に係る半導体記１ａ装置の第２実施例を
示す全体構成図、 第１０図は従来の半導体記憶装置を示す全体構成図であ
る。 ３・・・・・・ＭＯＳトランジスタ３　（オープンｌレ
インのＭＯＳトランジスタ）、 ４・・・・・・ＰＥ端子、 ５・・・・・・プルアップ抵抗、 １１・・・・・・メモリ、 １２・・・・・・パリティ−チェック回路、１３ａ〜１
３ｆ・・・・・・セル、 １４ａ、１４ｂ・・・・・・駆動ＭＯＳトランジスタ、
１５ａ、１５ｂ・・・・・・抵抗、 １６ａ、１６ｂ・・・・・・転送ＭＯ３）ランジスタ、
２０〜２２・・・・・・ＭＯ５Ｉ−ランジスタ、２３・
・・・・センスアップ、 ２４・・・・・・ΔＴＤ回路、 ２６・・・・・・ノアゲート、 ２７・・・・・信ｙすＸｌｎｌｎ投手 段８・・・・・デイレイ回路、 ２つ・・・・・・アンドヶ−１・、 ３０〜３６・・・・・・ＥＸ−ＯＲゲート、３７・・・
・・・デイレイ素子、 ３８．４０・・・・・・ナントゲート、３９．４１・・
・・・・インバータ、 ４５・・・・・・クロソクシェ名レーク、４６．４７・
・・・・レジスタ。 第１実旙例のメモリの詳細−播戎を示すヱ第２図 ７１３ｄ ＷＤ○ 第１実加談りの１つのメモリセルの回陀図第 図 ２５ａ。 第１詐りのＡＴＤＩ＋路の回陀図 第 図 第ｉ　戴ｆ！ｄ’ｌのパッチイーチエツク冨路の回路図
第 図 第 図

Claims (1)

1. 【特許請求の範囲】 メモリの読み出しデータにエラーがあるか否なかのパリ
   ティーチェックを行うパリテイーチェック回路を有し、 該パリテイーチェック回路の出力を少なくともオープン
   ドレインのＭＯＳトランジスタで受け、該ＭＯＳトラン
   ジスタのドレイン側からパリテイーチェックの結果を外
   部に取り出す半導体記憶装置において、 前記パリテイーチェック回路の出力が不確実である所定
   期間に対応して、パリテイーチェック回路の出力を禁止
   する信号調整手段を設け、 該信号調整手段によりパリティー・チェック回路の出力
   が確定するまでＭＯＳトランジスタのドレイン側をハイ
   インピーダンス状態に保つようにしたことを特徴とする
   波動対記憶装置。