JP2634609B2

JP2634609B2 - データ転送装置

Info

Publication number: JP2634609B2
Application number: JP62262010A
Authority: JP
Inventors: 和也佐古; 正明永海; 武長野; 昇治藤本; 克磨安井
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 1987-10-16
Filing date: 1987-10-16
Publication date: 1997-07-30
Anticipated expiration: 2012-07-30
Also published as: JPH01103755A

Description

【発明の詳細な説明】産業上の利用分野本発明は、車載用の各種電子機器などシリアルデータ
転送を行う各種電子機器に好適に実施されるデータ転送
装置に関する。

従来技術第６図は、典型的な従来技術の構成を示すブロツク図
である。第６図を参照して、本従来技術はたとえばマイ
クロコンピユータなどの演算処理装置１とデジタル信号
処理装置（DSP、以下、信号処理装置と略す）２とを含
む。信号処理装置２にはバツフアレジスタ３が設けられ
る。バツフアレジスタ３はデータレジスタ４、アドレス
レジスタ５およびコマンドレジスタ６を含んで構成さ
れ、演算制御装置１からはコマンド、アドレスおよび本
体データの結合が単位となつてデータ転送が行われる。

コマンドレジスタ６の内容は、コマンドデコーダ７で
その内容が解析され、対応する信号をゲート制御回路８
に出力し、信号処理装置２に備えられる各種ゲート（図
示せず）を開閉制御する。

データレジスタ４およびアドレスレジスタ５の内容
は、データバス９およびアドレスバス10との間で入力／
出力処理が行われ、アドレスバス10から与えられるアド
レスによつて、メモリ11の対応する記憶内容が読出さ
れ、データバス９に出力される。このデータバス９のデ
ータは、送信用のデータバツフア12に格納され、演算制
御装置１へ送信される。

演算制御装置１と信号処理装置２との間のデータの送
信／受信において、第６図制御ライン13は信号処理装置
２側でデータの受け入れ準備が完了するとローレベルに
なる制御線で、転送が不可能なときはハイレベルとな
る。

第７図は、従来技術の動作状態を説明するタイミング
チヤートである。第７図を併せて参照して、従来技術の
動作について説明する。なお、第７図において記号，
，…は、処理ステツプを示す。第７図時刻t1から始ま
る読出しサイクルSRにおいて、まず、制御信号▲
▼がローレベルになると、演算制御装置１と信号処理装
置２との間で、データの送受信が開始される。次に第
７図（２）に示すように、データがコマンド15、アドレ
ス16およびダミー本体データ17から構成されるデータ14
が転送される。データ転送が終了すると、コマンド15
がコマンドデコーダ７で内容が解析される。

ここでダミー本体データ17を必要とするのは、演算制
御装置１と信号処理装置２との間で転送されるデータ
が、上述したようにコマンド、アドレスおよび本体デー
タのフオーマツトに固定されているからである。すなわ
ち、読出しサイクルSRにおいては、信号処理装置２の読
出されるデータ18が格納されているアドレス16と、読出
しコマンド15とが送信されれば十分であるにも拘わら
ず、上述したようなフオーマツトによつてダミー本体デ
ータ17が付加される。

時刻t2で信号処理装置２内でデータの準備が完了
し、制御信号▲▼が再びローレベルになると、信
号処理装置２からはアドレス16で指定されたデータ18が
演算制御装置１へ送信される。このときデータの転送は
演算制御装置１からライン30に出力されるクロツク信号
CKによつて行われる。一連の処理が完了すると、制御
信号▲▼が“L"レベルになり、第７図時刻t3で書込
みサイクルSWが開始される。演算制御装置１からは第
７図（２）に示すように、コマンド15、アドレス16およ
び本体データ19を含むデータ14が信号処理装置２へ送信
され、データの書込みを表すコマンド15がコマンドデコ
ーダ７で解析され、ゲート制御が行われ、アドレス、デ
ータを用いて、本体データ19はメモリ11の対応するアド
レスに書込まれる。

発明が解決しようとする問題点上述したような従来技術は、転送モード、すなわちコ
マンド15の種類の多い場合には有利に行われるが、実行
されるコマンドが読出しコマンドおよび書込みコマンド
のみなど、コマンドの種類が少数の場合には、データの
転送のたびにコマンドワードを送信しなければならず、
データ長がむやみに長くなり、転送時間も長くなつてし
まうという問題点がある。またこのような問題点はコマ
ンド15のビツト数を減少しても解消されない。すなわ
ち、コマンド15の転送に当たつては、たとえば８ビツト
単位で行われ、転送されるコマンド15の低減とはならな
いからである。さらに、データの書込み／読出しとも、
同一フオーマツト（同一bit数）のデータを転送しなけ
ればならないので、転送時間が長くなる欠点がある。

本発明の目的は、上述の問題点を解決し、データの転
送速度を格段に向上できるとともに、転送に預かるデー
タ長を低減することができるデータ転送装置を提供する
ことである。

問題点を解決するための手段本発明は、制御装置と処理装置とを含み、これらの間
で相互にシリアルデータを転送するデータ転送装置にお
いて、制御装置と処理装置との間に設けられる信号ラインで
あつて、制御装置または処理装置から出力される信号の
レベルによつて処理装置または制御装置にデータの読出
し動作状態または書込み動作状態のいずれかを指示する
そのような信号ラインを設け、上記シリアルデータが複数種類の構成部分から成る場
合において、書込み動作をする場合には書込みを行うデ
ータの次に対象となるアドレスを転送し、読出し動作を
行う場合には対象となるアドレスのみを転送することを
特徴とするデータ転送装置である。

作用本発明は、制御装置と処理装置との間で相互にデータ
を転送する方式であり、これらの装置の間に信号ライン
が設けられる。この信号ラインにおける制御装置または
処理装置から出力される信号のレベルによつて、処理装
置または制御装置にデータの読出し動作状態または書込
み動作状態のいずれかが指示される。

これにより制御装置と処理装置との間で行われる読出
し動作と書込み動作とは、対応するコマンドを相互に送
信する必要がなく、前記信号ラインのレベルのみで識別
される。また、データの書込み／読出し時によつて最小
のbit数のみの転送が行われるので、転送に預かるデー
タ長を低減でき、データ転送が効率的に行われるととも
に、転送速度も格段に向上される。また書込み時、読出
し時によらず、転送レジスタの同じ位置からアドレスが
読出せるので、切換回路等を必要とせず、構成を簡略化
できる。

実施例第１図は、本発明の一実施例の構成を示すブロツク図
である。本実施例は、たとえばマイクロコンピユータな
どによつて実現される演算制御装置21とデジタル信号処
理装置（DSP、以下、信号処理装置と略す）22とを含ん
で構成される。

演算制御装置21は、送信レジスタ23と受信レジスタ24
とを含んで構成され、送信レジスタ23からは書込みデー
タDWが信号処理装置22へ出力され、信号処理装置22から
は読出しデータDRが受信レジスタ24に入力される。

信号処理装置22は書込みデータDWを構成するアドレス
とデータとがそれぞれ格納されるアドレスレジスタ25お
よびデータレジスタ26から成る転送レジスタ27および内
部データを出力するための他のデータレジスタ50が配置
される。転送レジスタ27の内容は、バツフアレジスタ28
を構成するアドレスレジスタ29およびデータレジスタ30
に格納される。アドレスレジスタ29およびデータレジス
タ30の内容は、信号処理装置22のアドレスバス31および
データバス32との間で送受信される。

また信号処理送信装置22には、信号処理装置22に備え
られる各種論理ゲート（図示せず）へのゲート制御部33
が設けられる。また演算制御装置21から供給されるクロ
ツク信号CKを計数するたとえばバイナリカウンタ34が設
けられる。バイナリカウンタ34の出力はデコーダ35,36
にそれぞれ並列に与えられる。このデコーダ35,36の出
力は、たとえば２入力の論理積回路37,38の一方入力端
子にそれぞれ入力される。

論理積回路38には、後述するように演算制御装置21か
ら信号ライン39を介してハイレベルまたはローレベルの
違いによつて、信号処理装置22へ読出し動作状態または
書込み動作状態を指示する制御信号R/が入力される。
論理積回路37の他方入力端子には、制御信号R/が反転
回路40で反転された信号が入力される。論理積回路37,3
8の出力は、論理和回路41に入力され、論理和回路41の
出力は前記アドレスレジスタ29およびデータレジスタ30
にラツチ制御信号として与えられる。

第２図および第３図は、前記デコーダ35,36の構成例
を示すブロツク図である。なおこの実施例では、演算制
御装置21と信号処理装置22との間で転送されるデータに
関して、アドレスデータは16ビツトであり、本体データ
は24ビツトであり、したがつてデータ長は40ビツトであ
る場合を想定して説明する。デコーダ35は、第２図に示
されるようにたとえばバイナリカウンタ34の下位６ビツ
ト（b5,b4,b3,b2,b1,b0）の出力を用いる。この下位６
ビツトの出力は、下位ビツト側から信号ライン42〜47を
介して論理積回路48に入力される。信号ライン42,43,4
4,46には、それぞれ反転回路49〜52が介在される。論理
積回路48の出力がハイレベルとなるのは、バイナリカウ
ンタ34の下位６ビツトが（b5,b4,b3,b2,b1,b0）＝（1,0,1,0,0,0） …（１）の場合であり、これは10進法で40に相当する。

デコーダ36も基本的に類似の構成を有し、バイナリカ
ウンタ34の下位５ビツトを用いる。下位ビツト側から信
号ライン53〜57を介して論理積回路58に各ビツトの内容
が入力される。このとき信号ライン53〜56には、反転回
路59〜62がそれぞれ介在される。このようなデコーダ36
出力により、論理積回路58の出力がハイレベルとなるの
は、下位５ビツトが（b4,b3,b2,b1,b0）＝（1,0,0,0,0） …（２）のときである。これは10進法で16に相当する。

第４図は、本実施例の動作を説明するタイミングチヤ
ートである。以上の図面を併せて参照して、本実施例の
動作について説明する。なお第４図の記号，，…は
従来例と同様に処理ステツプを示す。第４図時刻t11か
ら開始される読出しサイクルSRでは、制御信号まずR/
をハイレベルに設定し、信号処理装置22からデータの
読出しを行うことを指示する。次に第４図（１）に示す
ようにチツプセレクト信号▲▼をローレベルに設定
し、信号処理装置22を選択する。

演算処理装置21は第４図（４）で示すように信号処
理装置22に対して、信号処理装置22内の読出すべきデー
タが格納されているアドレスの転送を開始する。ここで
信号処理装置22は、第４図（３）に示すように転送許
可信号▲▼をハイレベルに設定し、信号処理装置22
からの転送を禁止する。アドレスデータ63の転送が完了
すると、信号処理装置22は、該アドレスの内部データを
読出し、演算制御装置21への出力準備を完了した時点
で、時刻t12において、転送許可信号▲▼をロー
レベルにし、転送禁止状態を解除する。

演算制御装置21からのクロツク信号CKに基づいて、
第４図（５）に示すようにデータが信号処理装置22か
ら演算制御装置21に読出される。データ転送が完了する
と、時刻t13で転送許可信号▲▼をローレベルに
し、再び転送禁止状態を解除する。以上でデータの読出
し処理が完了する。

次に書込みサイクルSWでは、制御信号R/をローレ
ベルにし、演算制御装置21から信号処理装置22への書込
み動作であることを示す。

次に第４図（４）に示すように、演算制御装置21は
信号処理装置22に格納すべき本体データ64に引続いて
アドレスデータ65を送出する。アドレスデータ65の送
出が開始されると、信号処理装置22側では転送許可信号
▲▼がハイレベルとなり転送禁止状態となる。ア
ドレスデータ65の転送が完了し、内部メモリの指定され
たアドレスへの書込み終了とともに転送許可信号▲
▼がローレベルとなり、転送可能状態となる。続いて
演算制御装置21側でチツプセレクト信号▲▼をとも
にハイレベルとし、データの書込みは終了する。

またこのとき第１図に示されるように制御信号R/が
ハイレベルの期間、論理積回路38が選択される。すなわ
ちデータの転送を行うために、演算制御装置21から出力
されるクロツク信号をバイナリカウンタ34で計数し、そ
の出力が第２図および第３図を参照して説明したよう
に、デコーダ35,36に出力される。読出しサイクルSRの
期間は、論理積回路38によつてデコーダ36が選択され、
第３図を参照して説明したようにバイナリカウンタ34が
16ビツトを計数した段階で論理積回路58の出力はハイレ
ベルに切換わり、バツフアレジスタ28へのデータのラツ
チが行われる。

第５図はアドレスおよびデータがレジスタにセツトさ
れた様子を示すもので、第５図（１）はデータ読出し時
を、第５図（２）はデータ書込み時を示す。

このようにアドレスレジスタ25からバツフアレジスタ
29にアドレスを転送する場合にも、常に同じ位置から読
出せば良く、切換回路等を必要としない。

このとき前記16ビツトでは、アドレスデータ63が転送
されるのみであり、したがつてアドレスレジスタ25の記
憶しているアドレスデータがバツフアレジスタ28のアド
レスレジスタ29にラツチされることになる。このように
ラツチされたアドレスデータによつて、前記時刻t12以
降の内部メモリの読出し作業が行われる。

一方、書込みサイクルSWでは、制御信号R/はローレ
ベルであり、したがつて論理積回路37によつてデコーダ
35が選択される。このときバイナリカウンタ34の40ビツ
トの計数動作が完了した時点で、バツフアレジスタ28に
ラツチ制御信号が出力される。このような場合は、第４
図の時刻t3以降の本体データ64およびアドレスデータ65
の転送に相当し、このようなアドレスデータ65の転送が
完了した時点で、転送レジスタ27からバツフアレジスタ
28へのラツチ動作が行われることになる。

以上のように本実施例に従えば、従来技術で説明した
コマンド15を転送データから削除することができ、また
ダミー本体データ17も削除できることになる。これによ
り転送に必要なデータ長が格段に削減され、転送速度が
向上されるとともに転送効率も格段に向上される。

デコーダ35,36の構成は、第２図および第３図に示す
構成例に限られるものではない。

効果以上のように本発明に従えば、制御装置と処理装置と
の間で行われる読出し動作と書込み動作とは、対応する
コマンドを相互に送信する必要がなく、前記信号ライン
のレベルのみで識別される。また転送レジスタからバツ
フアレジスタにアドレスを取り出す場合も、常に同じ位
置から読出すだけで良く、切換えのハードウエアを必要
とせず、構成を簡略化できる。さらに転送に預かるデー
タ長を低減でき、データ転送が効率的に行われるととも
に、転送速度も格段に向上される。

特に本発明によれば、書込み動作時にはそのデータと
アドレスとを転送し、読出し動作時にはアドレスのみを
転送するようにしたので、転送に預かるデータ長を低減
することができ、したがつてデータ転送を効率的に行う
ことができるという優れた効果が達成される。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロツク図、第
２図はデコーダ35の構成例を示すブロツク図、第３図は
デコーダ36の構成例を示すブロツク図、第４図は本実施
例の動作を説明するタイミングチヤート、第５図はデー
タの転送順序とレジスタの関係を示す図、第６図は従来
例の構成を示すブロツク図、第７図は従来例の動作を説
明するタイミングチヤートである。 21……演算制御装置、22……信号処理装置、23……送信
レジスタ、24……受信レジスタ、27……転送レジスタ、
28……バツフアレジスタ、34……カウンタ、35,36……
デコーダ、CK……クロツク信号、R/……制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤本昇治兵庫県神戸市兵庫区御所通１丁目２番28 号富士通テン株式会社内 (72)発明者安井克磨兵庫県神戸市兵庫区御所通１丁目２番28 号富士通テン株式会社内

Claims

(57)【特許請求の範囲】

【請求項１】制御装置と処理装置とを含み、これらの間
で相互にシリアルデータを転送するデータ転送装置にお
いて、制御装置と処理装置との間に設けられる信号ラインであ
つて、制御装置または処理装置から出力される信号のレ
ベルによつて処理装置または制御装置にデータの読出し
動作状態または書込み動作状態のいずれかを指示するそ
のような信号ラインを設け、上記シリアルデータが複数種類の構成部分から成る場合
において、書込み動作をする場合には書込みを行うデー
タの次に対象となるアドレスを転送し、読出し動作を行
う場合には対象となるアドレスのみを転送することを特
徴とするデータ転送装置。