JP3810318B2 - アナログデジタル変換装置 - Google Patents
アナログデジタル変換装置 Download PDFInfo
- Publication number
- JP3810318B2 JP3810318B2 JP2001400672A JP2001400672A JP3810318B2 JP 3810318 B2 JP3810318 B2 JP 3810318B2 JP 2001400672 A JP2001400672 A JP 2001400672A JP 2001400672 A JP2001400672 A JP 2001400672A JP 3810318 B2 JP3810318 B2 JP 3810318B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- analog
- processing unit
- conversion processing
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/56—Input signal compared with linear ramp
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ技術の進歩によって、通信、計測、音声・画像信号処理、医療、地震学などの様々な分野においてアナログ信号をデジタル的に処理する手法が一般化している。アナログ信号をデジタル処理するためには、アナログ量をデジタル量に変換するＡ／Ｄ変換装置が必須となる。
【０００３】
Ａ／Ｄ変換装置の種類は多種多様であり、使用目的に応じてその構成や原理が異なったものが使用される。Ａ／Ｄ変換装置は積分方式と比較方式に大別され、さらに積分方式はデュアルスロープ型と電荷並行型に、比較方式は帰還比較型（逐次比較型）と無帰還比較型（並列型又はフラッシュ型）に分類される。時間軸で精度を出す積分方式は、低速であるが、高分解能に適している。一方、素子によって精度を出す比較方式は、高速ではあるが、低分解能（８〜１２ビット）に適している。
【０００４】
図１０に、積分方式によるＡ／Ｄ変換装置の構成および動作を示す。図１０（ａ）に示す構成図において、１０５は積分器であり、演算増幅器１０８、コンデンサ１０９およびスイッチ１１０を備えている。演算増幅器１０８の非反転入力端子はアースに接続され、反転入力端子と出力端子との間にコンデンサ１０９とスイッチ１１０とが並列に接続されている。
【０００５】
この積分器１０５の入力端子（演算増幅器１０８の反転入力端子）には、直列接続されたスイッチ１０１と抵抗１０３とを介して入力アナログ信号の電圧Ｖinが入力されるとともに、直列接続されたスイッチ１０２と抵抗１０４とを介して基準電圧Ｖrefが入力される。また、この積分器１０５の出力端子には、コンパレータ１０６の反転入力端子が接続されている。コンパレータ１０６の非反転入力端子はアースに接続され、出力端子はカウンタ１０７に接続されている。
【０００６】
リセット期間は積分器１０５のスイッチ１１０がオンとなり、コンデンサ１０９の電荷を放電して積分器１０５の出力がゼロとなるようにする。スイッチ１０１，１０２は初期状態ではオフとなっており、Ａ／Ｄ変換動作が始まるとスイッチ１０１が一定時間ｔ1だけオンになる。Ａ／Ｄ変換動作が行われている間、スイッチ１１０はオフである。これにより、入力アナログ電圧Ｖinが積分器１０５によって時間ｔ1だけ積分され、その結果がコンデンサ１０９に蓄積される。
【０００７】
次に、スイッチ１０１がオフ、スイッチ１０２がオンに切り替えられる。このとき積分器１０５は、コンデンサ１０９に蓄積された入力アナログ電圧Ｖinの積分結果と逆極性の基準電圧Ｖrefとを演算増幅器１０８に入力し、積分器１０５の出力がゼロになることをコンパレータ１０６で検知するまで、基準電圧Ｖrefで逆積分する。この基準電圧Ｖrefで逆積分する時間ｔ2をカウンタ１０７で測定することにより、アナログ入力電圧Ｖinをデジタルデータに変換することができる。
【０００８】
図１１に、比較方式によるＡ／Ｄ変換装置の構成を示す。図１１において、１１１は入力アナログ信号の電圧Ｖinを保持するサンプルホールド回路、１１２は複数のコンパレータである。各コンパレータ１１２の一方の入力端子にはサンプルホールド回路１１１の出力が接続され、他方の入力端子には電圧ＶDDを等しく分圧する複数の抵抗Ｒの出力タップがそれぞれ接続されている。
【０００９】
各コンパレータ１１２は、サンプルホールド回路１１１から出力されるアナログ入力電圧Ｖinと、複数の抵抗Ｒによって等分された電圧ＶDDの分圧とをそれぞれ比較し、その比較結果に応じて０または１の値をエンコーダ１１３に出力する。このときエンコーダ１１３に入力されるデータは、アナログ入力電圧Ｖinの大きさに応じて、何れかのコンパレータ１１２を境としてその両側で０および１の値が連続するデータとなっている。エンコーダ１１３は、コンパレータ１１２の出力データをエンコードして所定ビットのデジタルデータとし、レジスタ１１４を介して出力する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来技術に示す積分型Ａ／Ｄ変換装置では、上述したようにＡ／Ｄ変換速度が遅いという問題があった。従来、変換速度を上げるために縦続積分方式のＡ／Ｄ変換装置も提案されている。この縦続積分方式の基本的な動作は、基準電圧Ｖrefによる積分を２段階に分けて行う。すなわち、変換ビットを上位ビットと下位ビットとに分け、前半は時間を短くするために粗く急速に上位ビットの積分を行い、後半は精度を出すために緩やかに下位ビットの積分を行うことにより、精度を保ちながら全体で時間の短縮を図っている。
【００１１】
しかし、従来の縦続積分方式では、基準電圧Ｖrefを２種類用意する必要があり、そのため回路構成が複雑になるという問題があった。また、後半の下位ビットについては緩やかに積分を行う必要があるため、変換速度の高速化が十分に図れないという問題もあった。
【００１２】
また、Ａ／Ｄ変換の分解能を向上させるためには、カウンタのクロック周波数を上げる必要があるが、クロック周波数を無限に高くすることは種々の制約からできず、容易に分解能を向上させることができないという問題もあった。例えば、オーディオでは１６ビットの分解能が要求されるが、サンプリング周波数が４４．１ＫＨｚのオーディオ信号をＡ／Ｄ変換する場合、１６ビットの精度を出すのに必要なクロック周波数は約３ＧＨｚにもなる。しかし、このように非常に高いクロック周波数を実現するのは容易でない。また、クロックパルスの波形そのものが保たれなくなるため、変換精度が上がらないという問題があった。
【００１３】
一方、比較型Ａ／Ｄ変換装置では、Ａ／Ｄ変換速度は速くできるものの、入力アナログ電圧と基準電圧とを比較するコンパレータや分圧抵抗等が変換分解能に相当する数（例えば、１６ビットのＡ／Ｄ変換装置であれば６５５３６個）だけ必要となる。また、そのコンパレータの数に比例してエンコーダの回路規模も膨大になり、チップサイズの大型化やコスト上昇の大きな要因となるという問題があった。
【００１４】
本発明は、このような問題を解決するために成されたものであり、回路規模を大きくすることなく、Ａ／Ｄ変換の速度向上および分解能向上の双方を達成できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
本発明のアナログデジタル変換装置は、アナログ信号を所定ビット単位でデジタル信号に変換するアナログデジタル変換装置であって、所定の基準電圧から一定の割合で変化するランプ電圧を発生するランプ電圧発生回路と、上記ランプ電圧とアナログ入力電圧とが一致するまでの間に含まれる完全クロック数をカウントし、上記アナログ入力電圧に比例した所定ビット数のデジタル信号を出力するカウンタ回路と、上記ランプ電圧と上記アナログ入力電圧とが一致するまでの間に含まれる上記完全クロック以外の非完全クロックを検出し、上記非完全クロックの時間に比例した電圧を剰余電圧として出力する剰余検出回路とを備え、最初は上記ランプ電圧が上記アナログ信号の入力電圧に一致するまでの間に含まれる完全クロック数をカウントして上記所定ビット数のデジタル信号を出力し、以降は上記ランプ電圧が上記剰余電圧に一致するまでの間に含まれる完全クロック数をカウントして上記所定ビット数のデジタル信号を出力するようにしたことを特徴とする。
【００１６】
また、本発明では、上記剰余検出回路は、分解能に応じて数倍した値の剰余電圧を出力することを特徴とする。
例えば、上記剰余検出回路は、上記ランプ電圧と上記アナログ入力電圧とが一致してから次のクロックが始まるまでの時間に比例した電圧を上記分解能に応じて数倍した電圧値を、上記ランプ電圧の最大値から引くことによって、上記分解能に応じて数倍した値の剰余電圧を求める。
【００１７】
本発明のその他の態様では、アナログ信号を所定ビット単位でデジタル信号に変換する変換処理部を複数段接続し、それぞれの変換処理部が上記ランプ電圧発生回路、上記カウンタ回路および上記剰余検出回路を備え、前段の変換処理部から出力された上記剰余電圧を後段の変換処理部に上記アナログ入力電圧として入力するように成し、上記複数段の変換処理部を並列動作させるようにしたことを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本実施形態によるＡ／Ｄ変換装置の概略構成を示す図である。ここでは、１６ビットの変換分解能を有するＡ／Ｄ変換装置を例に挙げて説明する。図１に示すように、本実施形態のＡ／Ｄ変換装置は、４ビット単位でＡ／Ｄ変換を行う複数の変換処理部１-1〜１-4を多段接続して構成されている。
【００１９】
各変換処理部１-1〜１-4は積分型Ａ／Ｄ変換の構成を基本としており、変換ビット数を小さくして後述する剰余計算機能を工夫することにより多段構成を可能とし、全体として大きな分解能を実現している。初段の変換処理部１-1は、Ａ／Ｄ変換の対象となるアナログ信号の入力処理部、２段目以降の変換処理部１-2〜１-4は、前段から送られてくる剰余信号の処理部となっている。
【００２０】
各変換処理部１-1〜１-4は、アナログ処理部と、タイムシェアリング動作する４層のデジタル処理部とから構成される。アナログ処理部は、所定の基準電圧Ｖref1から電圧Ｖref2まで一定の割合で上昇するランプ電圧と、サンプルホールドしたアナログ入力電圧との一致点を検出する回路を含んでいる。１段目から３段目の変換処理部１-1〜１-3が備えるアナログ処理部は、上述の剰余信号を検出して次段に出力する回路を含んでいる。
【００２１】
また、デジタル処理部の各層は、上記ランプ電圧とアナログ入力電圧とが一致するまでの間に含まれるクロック数をカウントし、アナログ入力電圧に比例した４ビットのデジタル信号を出力するカウンタ２-1〜２-4と、各カウンタ２-1〜２-4より出力される４ビットのデジタル信号を保持するとともに、シフト動作によりこれらをまとめて１６ビットのデジタル信号として出力するシフトレジスタ３-1〜３-4とを備えている。このデジタル処理部による並直列変換によって、各変換処理部１-1〜１-4の出力結果を高速データとして出力する。
【００２２】
図２は、各変換処理部１-1〜１-4が備えるアナログ処理部の構成を示す回路図である。また、図３は、この図２に示すアナログ処理部の動作を説明するための波形図である。以下、この図２および図３を用いて説明する。
【００２３】
図２において、アナログ入力電圧ＩＮＰＵＴ（初段の変換処理部１-1の場合はＡ／Ｄ変換の対象となるアナログ信号の電圧、２段目以降の変換処理部１-2〜１-4の場合は前段から送られてくる剰余信号の電圧）は、サンプルホールド回路１１によってサンプルホールドされた後、コンパレータ１３の一方の入力端子に入力される（図３の(3)、(6)）。コンパレータ１３の他方の入力端子には、ランプジェネレータ１２により発生されるランプ電圧が入力される。
【００２４】
このランプジェネレータ１２は、一定の電流値Ｉrefを出力する定電流源Ｉrefと、この定電流源Ｉrefと基準電圧Ｖref1との間に直列接続された２つのＭＯＳスイッチＱ１，Ｑ２と、ランプジェネレータ１２の出力端子と基準電圧Ｖref1との間に接続されたコンデンサＣ１とを備えて構成されている。一方のＭＯＳスイッチＱ１のゲートには、メインクロックＣＫ１（図３の(1)）の１６クロック期間（４ビット分）に相当するパルス幅を持つクロックＣＫ１６（図３の(4)）が入力される。また、他方のＭＯＳスイッチＱ２のゲートには、リセットパルスＲＳＴ（図３の(2)）が入力される。
【００２５】
ランプジェネレータ１２の動作は以下の通りである。まずリセットパルスＲＳＴの印加によってＭＯＳスイッチＱ２がオンとなり、コンデンサＣ１が基準電圧Ｖref1にリセットされる。この基準電圧Ｖref1は、Ａ／Ｄ変換の対象となるアナログ信号の入力電圧の最小値よりも所定のマージン分だけ小さい値である。その後、クロックＣＫ１６の印加によってＭＯＳスイッチＱ１がオンとなり、そのパルス期間中にコンデンサＣ１の充電が行われる。その結果、基準電圧Ｖref1から電圧Ｖref2まで一定の割合で徐々に上昇するランプ電圧（図３の(5)）が得られる。
【００２６】
基準電圧Ｖref1は内部生成されるものであるのに対して、ランプ電圧の最大値Ｖref2は、基準電圧Ｖref1と定電流源ＩrefとコンデンサＣ１の容量とによって一意に定まるものである。ランプ電圧の最大値Ｖref2はサンプルホールド回路１４に与えられ、その内部のＭＯＳスイッチＱ３に次のリセットパルスＲＳＴが印加されるまでコンデンサＣ２に保持される。そして、この電圧Ｖref2が後述する剰余計算の際の基準電位として利用される。
【００２７】
コンパレータ１３は、サンプルホールド回路１１から入力されるアナログ入力電圧Ｓ／Ｈout（図３の(6)）と、ランプジェネレータ１２から入力されるランプ電圧（図３の(5)）とを大小比較し、その比較結果に応じたパルスを出力する。すなわち、基準電圧Ｖref1から徐々に大きくなるランプ電圧がアナログ入力電圧Ｓ／Ｈoutに一致するまでの期間中に値が１となり、ランプ電圧がアナログ入力電圧Ｓ／Ｈoutを超えた後は値が０となるパルスＣＯＭＰout（図３の(7)）を出力する。これにより、コンパレータ１３の出力信号ＣＯＭＰoutは、アナログ入力電圧Ｓ／Ｈoutの大きさに比例したパルス幅を持つことになる。
【００２８】
コンパレータ１３の出力信号ＣＯＭＰoutは、ＡＮＤゲート１５の一方の入力端子と負出力モノマルチバイブレータ１６とに入力される。ＡＮＤゲート１５の他方の入力端子にはメインクロックＣＫ１が入力される。これにより、ＡＮＤゲート１５の出力信号ＤＤ１は図３の(8)のようになる。この信号ＤＤ１は、コンパレータ１３の出力信号ＣＯＭＰoutのハイ期間中（ランプ電圧がアナログ入力電圧Ｓ／Ｈoutに一致するまでの間）に含まれるメインクロックＣＫ１の数を表している。したがって、このクロックＣＫ１の数を数えれば、アナログ入力電圧Ｓ／Ｈoutを４ビットのデジタル信号に変換することが可能である。
【００２９】
ただし、図３に示すように、信号ＣＯＭＰoutのハイ期間中には、メインクロックＣＫ１の１クロック幅に満たない非完全な余り部分（以下、非完全クロックと呼ぶことにする）が含まれている。この非完全クロックもカウントしてしまうと、デジタル信号の値は１だけ大きくなってしまう。したがって、このＡＮＤゲート１５の出力信号ＤＤ１をそのままカウンタに出力することはできない。そこで、負出力モノマルチバイブレータ１６を利用して、信号ＣＯＭＰoutのハイ期間中に含まれるメインクロックＣＫ１の数を１つ削減した信号ＤＤ２（図３の(9)）を生成し、これをカウンタに出力するようにしている。
【００３０】
すなわち、負出力モノマルチバイブレータ１６は、信号ＣＯＭＰoutの立ち上がり（これはメインクロックＣＫ１の立ち上がりと同期している）に同期して出力がロウになり、そのロウ期間がメインクロックＣＫ１の１／２クロック期間よりもやや長くなるように設定した負の単一パルスを出力する。この負出力モノマルチバイブレータ１６の出力信号と、ＡＮＤゲート１５の出力信号ＤＤ１とがＡＮＤゲート１７に入力される。このＡＮＤゲート１７によって２入力のＡＮＤをとることにより、カウンタへの出力信号ＤＤ２（図３の(9)）を生成している。
【００３１】
一方、非完全クロックに関しては、当該非完全クロックの時間に比例した剰余電圧を剰余検出回路１８によって生成し、これを次段の変換処理部に出力する。次段の変換処理部では、前段から送られてきた剰余電圧をアナログ入力電圧ＩＮＰＵＴとして入力し、以上と同様の変換動作を行うことによって、当該剰余電圧を前段から見て下位に当たる４ビットのデジタル信号に変換する。
【００３２】
剰余検出回路１８の入力段には、遅延回路としてのインバータ、ＯＲゲート、ＲＳフリップフロップから成る論理回路が設けられており、コンパレータ１３の出力信号ＣＯＭＰoutとメインクロックＣＫ１とに基づいて、図３の(11)のような信号ＤＤoutを生成する。この信号ＤＤoutは、コンパレータ１３の出力信号ＣＯＭＰoutの立ち下り（アナログ入力電圧Ｓ／Ｈoutとランプ電圧とが一致した時点）で１となり、その後のメインクロックＣＫ１の立ち上がりで０となるパルス信号である。このパルス信号ＤＤoutは、ＭＯＳスイッチＱ４のゲートに入力される。
【００３３】
ＭＯＳスイッチＱ４は、そのソースとドレインがコンデンサＣ２および定電流源Ｉref*16に接続されている。定電流源Ｉref*16は、ランプジェネレータ１２が備えている定電流源Ｉrefの１６倍の電流を出力するものであり、その一端は接地されている。上述したように、コンデンサＣ２には、ランプ電圧の最大値Ｖref2が蓄積されている。これにより、パルス信号ＤＤoutのハイ期間中にＭＯＳスイッチＱ４がオンになると、ランプ電圧の最大値Ｖref2を起点として、図３の(5)に示すランプ電圧の１６倍の傾斜で電圧が降下する（図３の(10)）。
【００３４】
非完全クロックは、メインクロックＣＫ１の１クロック期間から図３の(11)に示すパルス信号ＤＤoutの期間を差し引いたものである。よって、非完全クロックの時間に比例した剰余電圧とは、このメインクロックＣＫ１の１クロック分とパルス信号ＤＤoutとの差分に比例した電圧のことを言う。したがって、メインクロックＣＫ１の１６クロック分に相当する電圧Ｖref2から、パルス信号ＤＤoutの１６倍に相当する電圧を差し引くといった上述の動作を行うことにより、本来の剰余電圧を１６倍した電圧がＤＣ余りとして得られる。この計算は、定電流源Ｉref*16およびコンデンサＣ２の精度以外はメインクロックＣＫ１が基準となるので、精度の高い結果が得られる。
【００３５】
図４は、各変換処理部１-1〜１-4が備えるデジタル処理部の構成を１つにまとめて示したイメージ図である。また、図５は、図４に示すデジタル処理部の動作を説明するための波形図である。図４において、４ビットカウンタが図の横方向に４個並んでいるのは、それぞれが４つの変換処理部１-1〜１-4の内部に備えられているものであることを表す。また、４ビットカウンタが図の縦方向に４個並んでいるのは、変換処理部１-1〜１-4のそれぞれがタイムシェアリング動作の４層により構成されていることを表す。例えば、一番左側にある縦４つの４ビットカウンタは、初段の変換処理部１-1が備える４層のカウンタである。
【００３６】
また、２０ビットシフトレジスタは、各変換処理部１-1〜１-4のデジタル処理部が備えるシフトレジスタを全てまとめて示したものである（左端の４ビットの値は０に固定）。この２０ビットシフトレジスタが図の縦方向に４個並んでいるのは、変換処理部１-1〜１-4のそれぞれがタイムシェアリング動作の４層により構成されていることを表す。
【００３７】
図５に示すように、４つの変換処理部１-1〜１-4のデジタル処理部が備える４層の４ビットカウンタ（合計１６個のカウンタ）および４層の２０ビットシフトレジスタは、制御パルスＣＰ１〜ＣＰ４のハイ期間中に動作する。これらの制御パルスＣＰ１〜ＣＰ４は、４４．１ＫＨｚのサンプルクロックＣＫsの１クロック期間に相当するパルス幅を持っている。図４および図５では、各カウンタおよび各シフトレジスタの動作タイミングをハッチングの種類で区別して示した。
【００３８】
例えば制御パルスＣＰ１のハイ期間中は、１段目の変換処理部１-1の第１層の４ビットカウンタ、２段目の変換処理部１-2の第４層の４ビットカウンタ、３段目の変換処理部１-3の第３層の４ビットカウンタ、４段目の変換処理部１-4の第２層の４ビットカウンタが動作し、第１層の２０ビットシフトレジスタから４ビット分の０に続いて１６ビットのデジタル信号が出力される。このように、４つの変換処理部１-1〜１-4が備える４層のデジタル処理部が並直列変換動作をすることにより、Ａ／Ｄ変換速度の向上を図っている。
【００３９】
図６〜図９は、各変換処理部１-1〜１-4の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。これらの図において、図２に示した符号と同一の符号を付したものは互いに同一の機能を有するものであるので、ここでは重複する説明を省略する。また、図６〜図９はほぼ同様の構成を有しているので、これらのうち何れかを代表として説明する。
【００４０】
例えば図６について説明すると、４つの４ビットカウンタ２１-1〜２１-4によって図１に示したカウンタ２-1が構成され、４つの８ビットシフトレジスタ（ＭＳＢから４ビットは０に固定）２２-1〜２２-4によって図１に示したシフトレジスタ３-1が構成される。ＣＬＲ１〜ＣＬＲ４は４ビットカウンタ２１-1〜２１-4をクリアするためのタイミングクロック、ＬＤ１〜ＬＤ４は４ビットカウンタ２１-1〜２１-4から８ビットシフトレジスタ２２-1〜２２-4へのデータロードを制御するためのタイミングクロック、ＣＫ０は８ビットシフトレジスタ２２-1〜２２-4のシフト動作を制御するためのタイミングクロックである。
【００４１】
１組のＡＮＤゲート２３-1〜２３-4は、メインクロックＣＫ１と、ＡＮＤゲート１７の出力信号ＤＤ２と、制御パルスＣＰ１〜ＣＰ４とのＡＮＤを演算する。４ビットカウンタ２１-1〜２１-4は、ＡＮＤゲート２３-1〜２３-4より出力されるクロック数をカウントする。もう１組のＡＮＤゲート２４-1〜２４-4は、シフトクロックＣＫ０と、ＡＮＤゲート１７の出力信号ＤＤ２と、制御パルスＣＰ１〜ＣＰ４とのＡＮＤを演算する。８ビットシフトレジスタ２２-1〜２２-4は、これらのＡＮＤゲート２４-1〜２４-4より出力されるクロックに同期してシフト動作を実行する。
【００４２】
すなわち、ロードクロックＬＤ１〜ＬＤ４によって８ビットシフトレジスタ２２-1〜２２-4に保持されたカウント値（４ビットのデジタル信号）は、シフトクロックＣＫ０の印加に応じて、２段目の変換処理部１-2が備える４ビットシフトレジスタ３２-1〜３２-4（図７）に送られる。このとき、２段目の４ビットシフトレジスタ３２-1〜３２-4に保持されていた４ビットのデジタル信号は、同じシフトクロックＣＫ０の印加タイミングで３段目の４ビットシフトレジスタ４２-1〜４２-4（図８）に送られ、３段目の４ビットシフトレジスタ４２-1〜４２-4に保持されていた４ビットのデジタル信号は４段目の４ビットシフトレジスタ５２-1〜５２-4（図９）に送られる。
【００４３】
最終段の変換処理部１-4では、図９に示すように、４ビットシフトレジスタ５２-1〜５２-4の出力側に接続された出力バッファ回路５５-1〜５５-4を介してデジタル信号が出力される。すなわち、各変換処理部１-1〜１-4のシフトレジスタ２２-1〜２２-4，３２-1〜３２-4，４２-1〜４２-4，５２-1〜５２-4（図１のシフトレジスタ３-1〜３-4に相当）により構成される２０ビットシフトレジスタに保持されている１６ビットのデジタル信号が、シフトクロックＣＫ０が印加されている期間中に出力バッファ回路５５-1〜５５-4を介して全て出力される。なお、最終段の変換処理部１-4には、アナログ処理部において剰余電圧を検出するための回路は不要であり、実際そのような回路は備えられていない。
【００４４】
以上詳しく説明したように、本実施形態によれば、４ビット単位の変換処理部を多段接続し、各変換処理部においてアナログ入力電圧に応じたクロック数をカウントして４ビットのデジタル信号を求めるとともに、前段の変換処理部で求めた剰余電圧を次段の変換処理部に送ってＡ／Ｄ変換を行うようにしたので、全体として１６ビットの高分解能を実現することができる。また、個々の変換処理部では４ビットの分解能を達成すれば良く、カウンタのクロック周波数を高くしなくても済む。これにより、クロックパルスの波形歪みなどの誤差原因となる要素を少なくすることができ、高分解能を達成しつつもＡ／Ｄ変換精度を向上させることができる。
【００４５】
また、本実施形態によれば、ある変換処理部で求めた剰余電圧を１６倍（変換処理部の分解能に応じた倍率で、今の例の場合は２4倍）して次段の変換処理部に送るようにしたので、小さい剰余電圧そのものを用いてクロック数をカウント可能とするためにクロック周波数を上げる必要がなく、次段の変換処理部でも前段と同じクロック周波数に基づいて動作することが可能となる。しかも、ＤＣで１６倍しているので、Ｓ／Ｎが劣化することもなく、高いＡ／Ｄ変換精度を保つことができる。
【００４６】
また、本実施形態によれば、ランプ電圧の最大値Ｖref2を利用して剰余電圧の検出のし方を工夫したことにより、ある変換処理部で求めたＤＣ余りを次段の変換処理部にダイレクトに送ることができる。上位ビットの変換処理部でＡ／Ｄ変換をした結果をＤ／Ａ変換することによってアナログ量に戻し、これと入力アナログ信号との差分をとってその差信号を下位ビットの変換処理部に送るといった方式も考えられるが、これに比べて処理を大幅に簡素化することができる。
【００４７】
しかも、上述したように本実施形態では、ある変換処理部で求めた剰余電圧を１６倍して次段の変換処理部に送るようにしているので、２段目以降の変換処理部においても、１段目と全く同じクロック周波数のタイミングでＡ／Ｄ変換を行うことができ、精度を出すために緩やかに積分を行う必要もない。したがって、Ａ／Ｄ変換の精度を保ちながら変換速度の高速化を十分に図ることができる。
【００４８】
さらに、本実施形態では、複数の変換処理部が備えるデジタル処理部をそれぞれ４層の構成とし、これらによってＡ／Ｄ変換を並直列動作させるようにしたので、Ａ／Ｄ変換の速度を更に高速化することができる。
【００４９】
また、積分（ランプ電圧の生成）を行うために必要な基準電圧Ｖrefは１種類で良いため、そのための回路構成が複雑になることがない。また、上述した差信号を得るためにＤ／Ａ変換装置を設けたり、Ａ／Ｄ変換速度を速くするためにコンパレータを数多く設けたりする必要などもないので、回路規模の大型化やコスト上昇等の問題も回避することができる。さらに、多段接続される複数の変換処理部はほぼ共通の構成なので、半導体チップへの集積化が非常に容易である。
【００５０】
なお、上記実施形態では、１６ビット分解能のＡ／Ｄ変換装置を４ビット単位の変換処理部に４分割して構成する例について説明したが、この分解能および分割数は単なる例であって、これに限定されるものではない。
【００５１】
また、上記実施形態では、全ての変換処理部がアナログ処理部とデジタル処理部とをそれぞれ備える例について説明したが、回路規模の縮小を重視する場合等には、例えばアナログ処理部については全体で１つのみ設け、これを各変換処理部が共通に使用するようにしても良い。この場合、アナログ処理部の信号入力段にスイッチ回路を設け、そのスイッチ回路に、Ａ／Ｄ変換の対象となるアナログ信号と、アナログ処理部から出力されるＤＣ余りとを入力し、何れかを選択して処理するようにすれば良い（最初はアナログ信号を選択し、それ以降はＤＣ余りを選択する）。
【００５２】
また、上記実施形態では、各変換処理部で４ビットのカウント値を得る際に、メインクロックＣＫ１の数を１つ減らした信号ＤＤ２を得るために負出力モノマルチバイブレータ１６を用いる例について説明したが、これに限定されるものではない。例えば、パルス信号ＣＫ１６よりもメインクロックＣＫ１の１クロック分だけ遅く立ち上がってパルスＣＫ１６と同じタイミングで立ち下がるパルス信号ＣＫ１５を生成し、これを更にＡＮＤゲート１５の入力に加えるようにしても良い。この場合、負出力モノマルチバイブレータ１６とＡＮＤゲート１７は不要となり、ＡＮＤゲート１５の出力信号がそのままＤＤ２となる。
【００５３】
また、上記実施形態では、基準電圧Ｖref1（Ａ／Ｄ変換対象となるアナログ電圧の最小値よりもやや小さい値）から徐々に上昇するランプ電圧を用いてクロック数のカウントを行うようにしたが、逆に、Ａ／Ｄ変換対象となるアナログ電圧の最大値よりもやや大きい基準電圧から徐々に下降する電圧を用いてクロック数のカウントを行うようにしても良い。
【００５４】
その他、以上に説明した実施形態は、本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５５】
【発明の効果】
以上説明したように本発明によれば、回路規模を大きくすることなく、Ａ／Ｄ変換の速度向上および分解能向上の双方を達成することができる。
【図面の簡単な説明】
【図１】 本実施形態によるＡ／Ｄ変換装置の概略構成を示す図である。
【図２】 各変換処理部が備えるアナログ処理部の構成を示す回路図である。
【図３】 図２に示したアナログ処理部の動作を説明するための波形図である。
【図４】 各変換処理部が備えるデジタル処理部の構成を１つにまとめて示すイメージ図である。
【図５】 図４に示したデジタル処理部の動作を説明するための波形図である。
【図６】 １段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図７】 ２段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図８】 ３段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図９】 ４段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図１０】 従来の積分型Ａ／Ｄ変換装置の構成および動作を示す図である。
【図１１】 従来の比較型Ａ／Ｄ変換装置の構成を示す図である。
【符号の説明】
１-1〜１-4 変換処理部
２-1〜２-4 カウンタ
３-1〜３-4 シフトレジスタ
１１ サンプルホールド回路
１２ ランプジェネレータ
１３ コンパレータ
１４ サンプルホールド回路
１５ ＡＮＤゲート
１６ 負出力モノマルチバイブレータ
１７ ＡＮＤゲート
１８ 剰余検出回路
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置に関するものである。
【０００２】
【従来の技術】
近年、ＬＳＩ技術の進歩によって、通信、計測、音声・画像信号処理、医療、地震学などの様々な分野においてアナログ信号をデジタル的に処理する手法が一般化している。アナログ信号をデジタル処理するためには、アナログ量をデジタル量に変換するＡ／Ｄ変換装置が必須となる。
【０００３】
Ａ／Ｄ変換装置の種類は多種多様であり、使用目的に応じてその構成や原理が異なったものが使用される。Ａ／Ｄ変換装置は積分方式と比較方式に大別され、さらに積分方式はデュアルスロープ型と電荷並行型に、比較方式は帰還比較型（逐次比較型）と無帰還比較型（並列型又はフラッシュ型）に分類される。時間軸で精度を出す積分方式は、低速であるが、高分解能に適している。一方、素子によって精度を出す比較方式は、高速ではあるが、低分解能（８〜１２ビット）に適している。
【０００４】
図１０に、積分方式によるＡ／Ｄ変換装置の構成および動作を示す。図１０（ａ）に示す構成図において、１０５は積分器であり、演算増幅器１０８、コンデンサ１０９およびスイッチ１１０を備えている。演算増幅器１０８の非反転入力端子はアースに接続され、反転入力端子と出力端子との間にコンデンサ１０９とスイッチ１１０とが並列に接続されている。
【０００５】
この積分器１０５の入力端子（演算増幅器１０８の反転入力端子）には、直列接続されたスイッチ１０１と抵抗１０３とを介して入力アナログ信号の電圧Ｖinが入力されるとともに、直列接続されたスイッチ１０２と抵抗１０４とを介して基準電圧Ｖrefが入力される。また、この積分器１０５の出力端子には、コンパレータ１０６の反転入力端子が接続されている。コンパレータ１０６の非反転入力端子はアースに接続され、出力端子はカウンタ１０７に接続されている。
【０００６】
リセット期間は積分器１０５のスイッチ１１０がオンとなり、コンデンサ１０９の電荷を放電して積分器１０５の出力がゼロとなるようにする。スイッチ１０１，１０２は初期状態ではオフとなっており、Ａ／Ｄ変換動作が始まるとスイッチ１０１が一定時間ｔ1だけオンになる。Ａ／Ｄ変換動作が行われている間、スイッチ１１０はオフである。これにより、入力アナログ電圧Ｖinが積分器１０５によって時間ｔ1だけ積分され、その結果がコンデンサ１０９に蓄積される。
【０００７】
次に、スイッチ１０１がオフ、スイッチ１０２がオンに切り替えられる。このとき積分器１０５は、コンデンサ１０９に蓄積された入力アナログ電圧Ｖinの積分結果と逆極性の基準電圧Ｖrefとを演算増幅器１０８に入力し、積分器１０５の出力がゼロになることをコンパレータ１０６で検知するまで、基準電圧Ｖrefで逆積分する。この基準電圧Ｖrefで逆積分する時間ｔ2をカウンタ１０７で測定することにより、アナログ入力電圧Ｖinをデジタルデータに変換することができる。
【０００８】
図１１に、比較方式によるＡ／Ｄ変換装置の構成を示す。図１１において、１１１は入力アナログ信号の電圧Ｖinを保持するサンプルホールド回路、１１２は複数のコンパレータである。各コンパレータ１１２の一方の入力端子にはサンプルホールド回路１１１の出力が接続され、他方の入力端子には電圧ＶDDを等しく分圧する複数の抵抗Ｒの出力タップがそれぞれ接続されている。
【０００９】
各コンパレータ１１２は、サンプルホールド回路１１１から出力されるアナログ入力電圧Ｖinと、複数の抵抗Ｒによって等分された電圧ＶDDの分圧とをそれぞれ比較し、その比較結果に応じて０または１の値をエンコーダ１１３に出力する。このときエンコーダ１１３に入力されるデータは、アナログ入力電圧Ｖinの大きさに応じて、何れかのコンパレータ１１２を境としてその両側で０および１の値が連続するデータとなっている。エンコーダ１１３は、コンパレータ１１２の出力データをエンコードして所定ビットのデジタルデータとし、レジスタ１１４を介して出力する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記従来技術に示す積分型Ａ／Ｄ変換装置では、上述したようにＡ／Ｄ変換速度が遅いという問題があった。従来、変換速度を上げるために縦続積分方式のＡ／Ｄ変換装置も提案されている。この縦続積分方式の基本的な動作は、基準電圧Ｖrefによる積分を２段階に分けて行う。すなわち、変換ビットを上位ビットと下位ビットとに分け、前半は時間を短くするために粗く急速に上位ビットの積分を行い、後半は精度を出すために緩やかに下位ビットの積分を行うことにより、精度を保ちながら全体で時間の短縮を図っている。
【００１１】
しかし、従来の縦続積分方式では、基準電圧Ｖrefを２種類用意する必要があり、そのため回路構成が複雑になるという問題があった。また、後半の下位ビットについては緩やかに積分を行う必要があるため、変換速度の高速化が十分に図れないという問題もあった。
【００１２】
また、Ａ／Ｄ変換の分解能を向上させるためには、カウンタのクロック周波数を上げる必要があるが、クロック周波数を無限に高くすることは種々の制約からできず、容易に分解能を向上させることができないという問題もあった。例えば、オーディオでは１６ビットの分解能が要求されるが、サンプリング周波数が４４．１ＫＨｚのオーディオ信号をＡ／Ｄ変換する場合、１６ビットの精度を出すのに必要なクロック周波数は約３ＧＨｚにもなる。しかし、このように非常に高いクロック周波数を実現するのは容易でない。また、クロックパルスの波形そのものが保たれなくなるため、変換精度が上がらないという問題があった。
【００１３】
一方、比較型Ａ／Ｄ変換装置では、Ａ／Ｄ変換速度は速くできるものの、入力アナログ電圧と基準電圧とを比較するコンパレータや分圧抵抗等が変換分解能に相当する数（例えば、１６ビットのＡ／Ｄ変換装置であれば６５５３６個）だけ必要となる。また、そのコンパレータの数に比例してエンコーダの回路規模も膨大になり、チップサイズの大型化やコスト上昇の大きな要因となるという問題があった。
【００１４】
本発明は、このような問題を解決するために成されたものであり、回路規模を大きくすることなく、Ａ／Ｄ変換の速度向上および分解能向上の双方を達成できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
本発明のアナログデジタル変換装置は、アナログ信号を所定ビット単位でデジタル信号に変換するアナログデジタル変換装置であって、所定の基準電圧から一定の割合で変化するランプ電圧を発生するランプ電圧発生回路と、上記ランプ電圧とアナログ入力電圧とが一致するまでの間に含まれる完全クロック数をカウントし、上記アナログ入力電圧に比例した所定ビット数のデジタル信号を出力するカウンタ回路と、上記ランプ電圧と上記アナログ入力電圧とが一致するまでの間に含まれる上記完全クロック以外の非完全クロックを検出し、上記非完全クロックの時間に比例した電圧を剰余電圧として出力する剰余検出回路とを備え、最初は上記ランプ電圧が上記アナログ信号の入力電圧に一致するまでの間に含まれる完全クロック数をカウントして上記所定ビット数のデジタル信号を出力し、以降は上記ランプ電圧が上記剰余電圧に一致するまでの間に含まれる完全クロック数をカウントして上記所定ビット数のデジタル信号を出力するようにしたことを特徴とする。
【００１６】
また、本発明では、上記剰余検出回路は、分解能に応じて数倍した値の剰余電圧を出力することを特徴とする。
例えば、上記剰余検出回路は、上記ランプ電圧と上記アナログ入力電圧とが一致してから次のクロックが始まるまでの時間に比例した電圧を上記分解能に応じて数倍した電圧値を、上記ランプ電圧の最大値から引くことによって、上記分解能に応じて数倍した値の剰余電圧を求める。
【００１７】
本発明のその他の態様では、アナログ信号を所定ビット単位でデジタル信号に変換する変換処理部を複数段接続し、それぞれの変換処理部が上記ランプ電圧発生回路、上記カウンタ回路および上記剰余検出回路を備え、前段の変換処理部から出力された上記剰余電圧を後段の変換処理部に上記アナログ入力電圧として入力するように成し、上記複数段の変換処理部を並列動作させるようにしたことを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本実施形態によるＡ／Ｄ変換装置の概略構成を示す図である。ここでは、１６ビットの変換分解能を有するＡ／Ｄ変換装置を例に挙げて説明する。図１に示すように、本実施形態のＡ／Ｄ変換装置は、４ビット単位でＡ／Ｄ変換を行う複数の変換処理部１-1〜１-4を多段接続して構成されている。
【００１９】
各変換処理部１-1〜１-4は積分型Ａ／Ｄ変換の構成を基本としており、変換ビット数を小さくして後述する剰余計算機能を工夫することにより多段構成を可能とし、全体として大きな分解能を実現している。初段の変換処理部１-1は、Ａ／Ｄ変換の対象となるアナログ信号の入力処理部、２段目以降の変換処理部１-2〜１-4は、前段から送られてくる剰余信号の処理部となっている。
【００２０】
各変換処理部１-1〜１-4は、アナログ処理部と、タイムシェアリング動作する４層のデジタル処理部とから構成される。アナログ処理部は、所定の基準電圧Ｖref1から電圧Ｖref2まで一定の割合で上昇するランプ電圧と、サンプルホールドしたアナログ入力電圧との一致点を検出する回路を含んでいる。１段目から３段目の変換処理部１-1〜１-3が備えるアナログ処理部は、上述の剰余信号を検出して次段に出力する回路を含んでいる。
【００２１】
また、デジタル処理部の各層は、上記ランプ電圧とアナログ入力電圧とが一致するまでの間に含まれるクロック数をカウントし、アナログ入力電圧に比例した４ビットのデジタル信号を出力するカウンタ２-1〜２-4と、各カウンタ２-1〜２-4より出力される４ビットのデジタル信号を保持するとともに、シフト動作によりこれらをまとめて１６ビットのデジタル信号として出力するシフトレジスタ３-1〜３-4とを備えている。このデジタル処理部による並直列変換によって、各変換処理部１-1〜１-4の出力結果を高速データとして出力する。
【００２２】
図２は、各変換処理部１-1〜１-4が備えるアナログ処理部の構成を示す回路図である。また、図３は、この図２に示すアナログ処理部の動作を説明するための波形図である。以下、この図２および図３を用いて説明する。
【００２３】
図２において、アナログ入力電圧ＩＮＰＵＴ（初段の変換処理部１-1の場合はＡ／Ｄ変換の対象となるアナログ信号の電圧、２段目以降の変換処理部１-2〜１-4の場合は前段から送られてくる剰余信号の電圧）は、サンプルホールド回路１１によってサンプルホールドされた後、コンパレータ１３の一方の入力端子に入力される（図３の(3)、(6)）。コンパレータ１３の他方の入力端子には、ランプジェネレータ１２により発生されるランプ電圧が入力される。
【００２４】
このランプジェネレータ１２は、一定の電流値Ｉrefを出力する定電流源Ｉrefと、この定電流源Ｉrefと基準電圧Ｖref1との間に直列接続された２つのＭＯＳスイッチＱ１，Ｑ２と、ランプジェネレータ１２の出力端子と基準電圧Ｖref1との間に接続されたコンデンサＣ１とを備えて構成されている。一方のＭＯＳスイッチＱ１のゲートには、メインクロックＣＫ１（図３の(1)）の１６クロック期間（４ビット分）に相当するパルス幅を持つクロックＣＫ１６（図３の(4)）が入力される。また、他方のＭＯＳスイッチＱ２のゲートには、リセットパルスＲＳＴ（図３の(2)）が入力される。
【００２５】
ランプジェネレータ１２の動作は以下の通りである。まずリセットパルスＲＳＴの印加によってＭＯＳスイッチＱ２がオンとなり、コンデンサＣ１が基準電圧Ｖref1にリセットされる。この基準電圧Ｖref1は、Ａ／Ｄ変換の対象となるアナログ信号の入力電圧の最小値よりも所定のマージン分だけ小さい値である。その後、クロックＣＫ１６の印加によってＭＯＳスイッチＱ１がオンとなり、そのパルス期間中にコンデンサＣ１の充電が行われる。その結果、基準電圧Ｖref1から電圧Ｖref2まで一定の割合で徐々に上昇するランプ電圧（図３の(5)）が得られる。
【００２６】
基準電圧Ｖref1は内部生成されるものであるのに対して、ランプ電圧の最大値Ｖref2は、基準電圧Ｖref1と定電流源ＩrefとコンデンサＣ１の容量とによって一意に定まるものである。ランプ電圧の最大値Ｖref2はサンプルホールド回路１４に与えられ、その内部のＭＯＳスイッチＱ３に次のリセットパルスＲＳＴが印加されるまでコンデンサＣ２に保持される。そして、この電圧Ｖref2が後述する剰余計算の際の基準電位として利用される。
【００２７】
コンパレータ１３は、サンプルホールド回路１１から入力されるアナログ入力電圧Ｓ／Ｈout（図３の(6)）と、ランプジェネレータ１２から入力されるランプ電圧（図３の(5)）とを大小比較し、その比較結果に応じたパルスを出力する。すなわち、基準電圧Ｖref1から徐々に大きくなるランプ電圧がアナログ入力電圧Ｓ／Ｈoutに一致するまでの期間中に値が１となり、ランプ電圧がアナログ入力電圧Ｓ／Ｈoutを超えた後は値が０となるパルスＣＯＭＰout（図３の(7)）を出力する。これにより、コンパレータ１３の出力信号ＣＯＭＰoutは、アナログ入力電圧Ｓ／Ｈoutの大きさに比例したパルス幅を持つことになる。
【００２８】
コンパレータ１３の出力信号ＣＯＭＰoutは、ＡＮＤゲート１５の一方の入力端子と負出力モノマルチバイブレータ１６とに入力される。ＡＮＤゲート１５の他方の入力端子にはメインクロックＣＫ１が入力される。これにより、ＡＮＤゲート１５の出力信号ＤＤ１は図３の(8)のようになる。この信号ＤＤ１は、コンパレータ１３の出力信号ＣＯＭＰoutのハイ期間中（ランプ電圧がアナログ入力電圧Ｓ／Ｈoutに一致するまでの間）に含まれるメインクロックＣＫ１の数を表している。したがって、このクロックＣＫ１の数を数えれば、アナログ入力電圧Ｓ／Ｈoutを４ビットのデジタル信号に変換することが可能である。
【００２９】
ただし、図３に示すように、信号ＣＯＭＰoutのハイ期間中には、メインクロックＣＫ１の１クロック幅に満たない非完全な余り部分（以下、非完全クロックと呼ぶことにする）が含まれている。この非完全クロックもカウントしてしまうと、デジタル信号の値は１だけ大きくなってしまう。したがって、このＡＮＤゲート１５の出力信号ＤＤ１をそのままカウンタに出力することはできない。そこで、負出力モノマルチバイブレータ１６を利用して、信号ＣＯＭＰoutのハイ期間中に含まれるメインクロックＣＫ１の数を１つ削減した信号ＤＤ２（図３の(9)）を生成し、これをカウンタに出力するようにしている。
【００３０】
すなわち、負出力モノマルチバイブレータ１６は、信号ＣＯＭＰoutの立ち上がり（これはメインクロックＣＫ１の立ち上がりと同期している）に同期して出力がロウになり、そのロウ期間がメインクロックＣＫ１の１／２クロック期間よりもやや長くなるように設定した負の単一パルスを出力する。この負出力モノマルチバイブレータ１６の出力信号と、ＡＮＤゲート１５の出力信号ＤＤ１とがＡＮＤゲート１７に入力される。このＡＮＤゲート１７によって２入力のＡＮＤをとることにより、カウンタへの出力信号ＤＤ２（図３の(9)）を生成している。
【００３１】
一方、非完全クロックに関しては、当該非完全クロックの時間に比例した剰余電圧を剰余検出回路１８によって生成し、これを次段の変換処理部に出力する。次段の変換処理部では、前段から送られてきた剰余電圧をアナログ入力電圧ＩＮＰＵＴとして入力し、以上と同様の変換動作を行うことによって、当該剰余電圧を前段から見て下位に当たる４ビットのデジタル信号に変換する。
【００３２】
剰余検出回路１８の入力段には、遅延回路としてのインバータ、ＯＲゲート、ＲＳフリップフロップから成る論理回路が設けられており、コンパレータ１３の出力信号ＣＯＭＰoutとメインクロックＣＫ１とに基づいて、図３の(11)のような信号ＤＤoutを生成する。この信号ＤＤoutは、コンパレータ１３の出力信号ＣＯＭＰoutの立ち下り（アナログ入力電圧Ｓ／Ｈoutとランプ電圧とが一致した時点）で１となり、その後のメインクロックＣＫ１の立ち上がりで０となるパルス信号である。このパルス信号ＤＤoutは、ＭＯＳスイッチＱ４のゲートに入力される。
【００３３】
ＭＯＳスイッチＱ４は、そのソースとドレインがコンデンサＣ２および定電流源Ｉref*16に接続されている。定電流源Ｉref*16は、ランプジェネレータ１２が備えている定電流源Ｉrefの１６倍の電流を出力するものであり、その一端は接地されている。上述したように、コンデンサＣ２には、ランプ電圧の最大値Ｖref2が蓄積されている。これにより、パルス信号ＤＤoutのハイ期間中にＭＯＳスイッチＱ４がオンになると、ランプ電圧の最大値Ｖref2を起点として、図３の(5)に示すランプ電圧の１６倍の傾斜で電圧が降下する（図３の(10)）。
【００３４】
非完全クロックは、メインクロックＣＫ１の１クロック期間から図３の(11)に示すパルス信号ＤＤoutの期間を差し引いたものである。よって、非完全クロックの時間に比例した剰余電圧とは、このメインクロックＣＫ１の１クロック分とパルス信号ＤＤoutとの差分に比例した電圧のことを言う。したがって、メインクロックＣＫ１の１６クロック分に相当する電圧Ｖref2から、パルス信号ＤＤoutの１６倍に相当する電圧を差し引くといった上述の動作を行うことにより、本来の剰余電圧を１６倍した電圧がＤＣ余りとして得られる。この計算は、定電流源Ｉref*16およびコンデンサＣ２の精度以外はメインクロックＣＫ１が基準となるので、精度の高い結果が得られる。
【００３５】
図４は、各変換処理部１-1〜１-4が備えるデジタル処理部の構成を１つにまとめて示したイメージ図である。また、図５は、図４に示すデジタル処理部の動作を説明するための波形図である。図４において、４ビットカウンタが図の横方向に４個並んでいるのは、それぞれが４つの変換処理部１-1〜１-4の内部に備えられているものであることを表す。また、４ビットカウンタが図の縦方向に４個並んでいるのは、変換処理部１-1〜１-4のそれぞれがタイムシェアリング動作の４層により構成されていることを表す。例えば、一番左側にある縦４つの４ビットカウンタは、初段の変換処理部１-1が備える４層のカウンタである。
【００３６】
また、２０ビットシフトレジスタは、各変換処理部１-1〜１-4のデジタル処理部が備えるシフトレジスタを全てまとめて示したものである（左端の４ビットの値は０に固定）。この２０ビットシフトレジスタが図の縦方向に４個並んでいるのは、変換処理部１-1〜１-4のそれぞれがタイムシェアリング動作の４層により構成されていることを表す。
【００３７】
図５に示すように、４つの変換処理部１-1〜１-4のデジタル処理部が備える４層の４ビットカウンタ（合計１６個のカウンタ）および４層の２０ビットシフトレジスタは、制御パルスＣＰ１〜ＣＰ４のハイ期間中に動作する。これらの制御パルスＣＰ１〜ＣＰ４は、４４．１ＫＨｚのサンプルクロックＣＫsの１クロック期間に相当するパルス幅を持っている。図４および図５では、各カウンタおよび各シフトレジスタの動作タイミングをハッチングの種類で区別して示した。
【００３８】
例えば制御パルスＣＰ１のハイ期間中は、１段目の変換処理部１-1の第１層の４ビットカウンタ、２段目の変換処理部１-2の第４層の４ビットカウンタ、３段目の変換処理部１-3の第３層の４ビットカウンタ、４段目の変換処理部１-4の第２層の４ビットカウンタが動作し、第１層の２０ビットシフトレジスタから４ビット分の０に続いて１６ビットのデジタル信号が出力される。このように、４つの変換処理部１-1〜１-4が備える４層のデジタル処理部が並直列変換動作をすることにより、Ａ／Ｄ変換速度の向上を図っている。
【００３９】
図６〜図９は、各変換処理部１-1〜１-4の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。これらの図において、図２に示した符号と同一の符号を付したものは互いに同一の機能を有するものであるので、ここでは重複する説明を省略する。また、図６〜図９はほぼ同様の構成を有しているので、これらのうち何れかを代表として説明する。
【００４０】
例えば図６について説明すると、４つの４ビットカウンタ２１-1〜２１-4によって図１に示したカウンタ２-1が構成され、４つの８ビットシフトレジスタ（ＭＳＢから４ビットは０に固定）２２-1〜２２-4によって図１に示したシフトレジスタ３-1が構成される。ＣＬＲ１〜ＣＬＲ４は４ビットカウンタ２１-1〜２１-4をクリアするためのタイミングクロック、ＬＤ１〜ＬＤ４は４ビットカウンタ２１-1〜２１-4から８ビットシフトレジスタ２２-1〜２２-4へのデータロードを制御するためのタイミングクロック、ＣＫ０は８ビットシフトレジスタ２２-1〜２２-4のシフト動作を制御するためのタイミングクロックである。
【００４１】
１組のＡＮＤゲート２３-1〜２３-4は、メインクロックＣＫ１と、ＡＮＤゲート１７の出力信号ＤＤ２と、制御パルスＣＰ１〜ＣＰ４とのＡＮＤを演算する。４ビットカウンタ２１-1〜２１-4は、ＡＮＤゲート２３-1〜２３-4より出力されるクロック数をカウントする。もう１組のＡＮＤゲート２４-1〜２４-4は、シフトクロックＣＫ０と、ＡＮＤゲート１７の出力信号ＤＤ２と、制御パルスＣＰ１〜ＣＰ４とのＡＮＤを演算する。８ビットシフトレジスタ２２-1〜２２-4は、これらのＡＮＤゲート２４-1〜２４-4より出力されるクロックに同期してシフト動作を実行する。
【００４２】
すなわち、ロードクロックＬＤ１〜ＬＤ４によって８ビットシフトレジスタ２２-1〜２２-4に保持されたカウント値（４ビットのデジタル信号）は、シフトクロックＣＫ０の印加に応じて、２段目の変換処理部１-2が備える４ビットシフトレジスタ３２-1〜３２-4（図７）に送られる。このとき、２段目の４ビットシフトレジスタ３２-1〜３２-4に保持されていた４ビットのデジタル信号は、同じシフトクロックＣＫ０の印加タイミングで３段目の４ビットシフトレジスタ４２-1〜４２-4（図８）に送られ、３段目の４ビットシフトレジスタ４２-1〜４２-4に保持されていた４ビットのデジタル信号は４段目の４ビットシフトレジスタ５２-1〜５２-4（図９）に送られる。
【００４３】
最終段の変換処理部１-4では、図９に示すように、４ビットシフトレジスタ５２-1〜５２-4の出力側に接続された出力バッファ回路５５-1〜５５-4を介してデジタル信号が出力される。すなわち、各変換処理部１-1〜１-4のシフトレジスタ２２-1〜２２-4，３２-1〜３２-4，４２-1〜４２-4，５２-1〜５２-4（図１のシフトレジスタ３-1〜３-4に相当）により構成される２０ビットシフトレジスタに保持されている１６ビットのデジタル信号が、シフトクロックＣＫ０が印加されている期間中に出力バッファ回路５５-1〜５５-4を介して全て出力される。なお、最終段の変換処理部１-4には、アナログ処理部において剰余電圧を検出するための回路は不要であり、実際そのような回路は備えられていない。
【００４４】
以上詳しく説明したように、本実施形態によれば、４ビット単位の変換処理部を多段接続し、各変換処理部においてアナログ入力電圧に応じたクロック数をカウントして４ビットのデジタル信号を求めるとともに、前段の変換処理部で求めた剰余電圧を次段の変換処理部に送ってＡ／Ｄ変換を行うようにしたので、全体として１６ビットの高分解能を実現することができる。また、個々の変換処理部では４ビットの分解能を達成すれば良く、カウンタのクロック周波数を高くしなくても済む。これにより、クロックパルスの波形歪みなどの誤差原因となる要素を少なくすることができ、高分解能を達成しつつもＡ／Ｄ変換精度を向上させることができる。
【００４５】
また、本実施形態によれば、ある変換処理部で求めた剰余電圧を１６倍（変換処理部の分解能に応じた倍率で、今の例の場合は２4倍）して次段の変換処理部に送るようにしたので、小さい剰余電圧そのものを用いてクロック数をカウント可能とするためにクロック周波数を上げる必要がなく、次段の変換処理部でも前段と同じクロック周波数に基づいて動作することが可能となる。しかも、ＤＣで１６倍しているので、Ｓ／Ｎが劣化することもなく、高いＡ／Ｄ変換精度を保つことができる。
【００４６】
また、本実施形態によれば、ランプ電圧の最大値Ｖref2を利用して剰余電圧の検出のし方を工夫したことにより、ある変換処理部で求めたＤＣ余りを次段の変換処理部にダイレクトに送ることができる。上位ビットの変換処理部でＡ／Ｄ変換をした結果をＤ／Ａ変換することによってアナログ量に戻し、これと入力アナログ信号との差分をとってその差信号を下位ビットの変換処理部に送るといった方式も考えられるが、これに比べて処理を大幅に簡素化することができる。
【００４７】
しかも、上述したように本実施形態では、ある変換処理部で求めた剰余電圧を１６倍して次段の変換処理部に送るようにしているので、２段目以降の変換処理部においても、１段目と全く同じクロック周波数のタイミングでＡ／Ｄ変換を行うことができ、精度を出すために緩やかに積分を行う必要もない。したがって、Ａ／Ｄ変換の精度を保ちながら変換速度の高速化を十分に図ることができる。
【００４８】
さらに、本実施形態では、複数の変換処理部が備えるデジタル処理部をそれぞれ４層の構成とし、これらによってＡ／Ｄ変換を並直列動作させるようにしたので、Ａ／Ｄ変換の速度を更に高速化することができる。
【００４９】
また、積分（ランプ電圧の生成）を行うために必要な基準電圧Ｖrefは１種類で良いため、そのための回路構成が複雑になることがない。また、上述した差信号を得るためにＤ／Ａ変換装置を設けたり、Ａ／Ｄ変換速度を速くするためにコンパレータを数多く設けたりする必要などもないので、回路規模の大型化やコスト上昇等の問題も回避することができる。さらに、多段接続される複数の変換処理部はほぼ共通の構成なので、半導体チップへの集積化が非常に容易である。
【００５０】
なお、上記実施形態では、１６ビット分解能のＡ／Ｄ変換装置を４ビット単位の変換処理部に４分割して構成する例について説明したが、この分解能および分割数は単なる例であって、これに限定されるものではない。
【００５１】
また、上記実施形態では、全ての変換処理部がアナログ処理部とデジタル処理部とをそれぞれ備える例について説明したが、回路規模の縮小を重視する場合等には、例えばアナログ処理部については全体で１つのみ設け、これを各変換処理部が共通に使用するようにしても良い。この場合、アナログ処理部の信号入力段にスイッチ回路を設け、そのスイッチ回路に、Ａ／Ｄ変換の対象となるアナログ信号と、アナログ処理部から出力されるＤＣ余りとを入力し、何れかを選択して処理するようにすれば良い（最初はアナログ信号を選択し、それ以降はＤＣ余りを選択する）。
【００５２】
また、上記実施形態では、各変換処理部で４ビットのカウント値を得る際に、メインクロックＣＫ１の数を１つ減らした信号ＤＤ２を得るために負出力モノマルチバイブレータ１６を用いる例について説明したが、これに限定されるものではない。例えば、パルス信号ＣＫ１６よりもメインクロックＣＫ１の１クロック分だけ遅く立ち上がってパルスＣＫ１６と同じタイミングで立ち下がるパルス信号ＣＫ１５を生成し、これを更にＡＮＤゲート１５の入力に加えるようにしても良い。この場合、負出力モノマルチバイブレータ１６とＡＮＤゲート１７は不要となり、ＡＮＤゲート１５の出力信号がそのままＤＤ２となる。
【００５３】
また、上記実施形態では、基準電圧Ｖref1（Ａ／Ｄ変換対象となるアナログ電圧の最小値よりもやや小さい値）から徐々に上昇するランプ電圧を用いてクロック数のカウントを行うようにしたが、逆に、Ａ／Ｄ変換対象となるアナログ電圧の最大値よりもやや大きい基準電圧から徐々に下降する電圧を用いてクロック数のカウントを行うようにしても良い。
【００５４】
その他、以上に説明した実施形態は、本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５５】
【発明の効果】
以上説明したように本発明によれば、回路規模を大きくすることなく、Ａ／Ｄ変換の速度向上および分解能向上の双方を達成することができる。
【図面の簡単な説明】
【図１】 本実施形態によるＡ／Ｄ変換装置の概略構成を示す図である。
【図２】 各変換処理部が備えるアナログ処理部の構成を示す回路図である。
【図３】 図２に示したアナログ処理部の動作を説明するための波形図である。
【図４】 各変換処理部が備えるデジタル処理部の構成を１つにまとめて示すイメージ図である。
【図５】 図４に示したデジタル処理部の動作を説明するための波形図である。
【図６】 １段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図７】 ２段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図８】 ３段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図９】 ４段目の変換処理部の内部構成をアナログ処理部とデジタル処理部とを合わせて示した回路図である。
【図１０】 従来の積分型Ａ／Ｄ変換装置の構成および動作を示す図である。
【図１１】 従来の比較型Ａ／Ｄ変換装置の構成を示す図である。
【符号の説明】
１-1〜１-4 変換処理部
２-1〜２-4 カウンタ
３-1〜３-4 シフトレジスタ
１１ サンプルホールド回路
１２ ランプジェネレータ
１３ コンパレータ
１４ サンプルホールド回路
１５ ＡＮＤゲート
１６ 負出力モノマルチバイブレータ
１７ ＡＮＤゲート
１８ 剰余検出回路
Claims (2)
- アナログ信号を所定ビット単位でデジタル信号に変換するアナログデジタル変換装置であって、
所定の基準電圧から一定の割合で変化するランプ電圧を発生するランプ電圧発生回路と、
上記ランプ電圧とアナログ入力電圧とが一致するまでの間に含まれる完全クロック数をカウントし、上記アナログ入力電圧に比例した所定ビット数のデジタル信号を出力するカウンタ回路と、
上記ランプ電圧が上記アナログ入力電圧に一致してから次のクロックが始まるまでの時間に比例した電圧を分解能に応じて数倍した電圧値を、上記ランプ電圧の最大値から引くことによって、上記ランプ電圧と上記アナログ入力電圧とが一致するまでの間に含まれる上記完全クロック以外の非完全クロックの時間に比例し、かつ、上記分解能に応じて数倍した値の剰余電圧を求めて出力する剰余検出回路とを備え、
最初は上記ランプ電圧が上記アナログ信号の入力電圧に一致するまでの間に含まれる完全クロック数をカウントして上記所定ビット数のデジタル信号を出力し、以降は上記ランプ電圧が上記剰余電圧に一致するまでの間に含まれる完全クロック数をカウントして上記所定ビット数のデジタル信号を出力するようにしたことを特徴とするアナログデジタル変換装置。 - アナログ信号を所定ビット単位でデジタル信号に変換する変換処理部を複数段接続し、それぞれの変換処理部が上記ランプ電圧発生回路、上記カウンタ回路および上記剰余検出回路を備え、前段の変換処理部から出力された上記剰余電圧を後段の変換処理部に上記アナログ入力電圧として入力するように成し、上記複数段の変換処理部を並列動作させるようにしたことを特徴とする請求項１に記載のアナログデジタル変換装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001400672A JP3810318B2 (ja) | 2001-12-28 | 2001-12-28 | アナログデジタル変換装置 |
| CNA028263693A CN1628419A (zh) | 2001-12-28 | 2002-12-25 | 模拟数字转换装置 |
| KR10-2004-7010193A KR20040069207A (ko) | 2001-12-28 | 2002-12-25 | 아날로그 디지탈 변환 장치 |
| PCT/JP2002/013481 WO2003058821A1 (fr) | 2001-12-28 | 2002-12-25 | Appareil de conversion analogique-numerique |
| EP02790856A EP1460763A4 (en) | 2001-12-28 | 2002-12-25 | ANALOG-DIGITAL CONVERSION APPARATUS |
| TW091137531A TW200301995A (en) | 2001-12-28 | 2002-12-26 | Analog-digital conversion apparatus |
| US10/710,180 US20040217895A1 (en) | 2001-12-28 | 2004-06-24 | Analog-digital conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001400672A JP3810318B2 (ja) | 2001-12-28 | 2001-12-28 | アナログデジタル変換装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003198372A JP2003198372A (ja) | 2003-07-11 |
| JP2003198372A5 JP2003198372A5 (ja) | 2005-08-04 |
| JP3810318B2 true JP3810318B2 (ja) | 2006-08-16 |
Family
ID=19189653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001400672A Expired - Fee Related JP3810318B2 (ja) | 2001-12-28 | 2001-12-28 | アナログデジタル変換装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20040217895A1 (ja) |
| EP (1) | EP1460763A4 (ja) |
| JP (1) | JP3810318B2 (ja) |
| KR (1) | KR20040069207A (ja) |
| CN (1) | CN1628419A (ja) |
| TW (1) | TW200301995A (ja) |
| WO (1) | WO2003058821A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4802767B2 (ja) | 2006-03-06 | 2011-10-26 | ソニー株式会社 | アナログ−デジタル変換装置と、それを用いた固体撮像装置とその駆動方法 |
| JP4744343B2 (ja) | 2006-04-10 | 2011-08-10 | ソニー株式会社 | 固体撮像装置および固体撮像装置の駆動方法 |
| KR20080046484A (ko) * | 2006-11-22 | 2008-05-27 | 삼성전자주식회사 | 아날로그 디지털 변환방법 |
| JP4341678B2 (ja) | 2007-01-16 | 2009-10-07 | ソニー株式会社 | Ａｄ変換装置および固体撮像装置並びに撮像装置 |
| JP4353281B2 (ja) * | 2007-06-06 | 2009-10-28 | ソニー株式会社 | Ａ／ｄ変換回路、ａ／ｄ変換回路の制御方法、固体撮像装置および撮像装置 |
| JP2009272858A (ja) | 2008-05-07 | 2009-11-19 | Olympus Corp | Ａ／ｄ変換回路 |
| US8158923B2 (en) * | 2009-01-16 | 2012-04-17 | Raytheon Company | Time-frequency fusion digital pixel sensor |
| JP5835942B2 (ja) * | 2010-06-25 | 2015-12-24 | キヤノン株式会社 | 画像処理装置、その制御方法及びプログラム |
| JP5425156B2 (ja) | 2011-10-07 | 2014-02-26 | キヤノン株式会社 | Ａｄ変換器、光電変換装置、および撮像システム |
| TWI483555B (zh) * | 2011-12-15 | 2015-05-01 | Silicon Motion Inc | 測試裝置以及類比至數位轉換器之測試方法 |
| JP6782018B2 (ja) * | 2015-08-19 | 2020-11-11 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
| US10084468B1 (en) | 2017-03-22 | 2018-09-25 | Raytheon Company | Low power analog-to-digital converter |
| KR101877672B1 (ko) * | 2017-04-03 | 2018-07-11 | 엘에스산전 주식회사 | Ａｄ컨버터 |
| CN108494407A (zh) * | 2018-05-24 | 2018-09-04 | 佛山科学技术学院 | 一种电压到时间的转换电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3148366A (en) * | 1962-12-24 | 1964-09-08 | Ibm | Analog to digital converter |
| JPS53120248A (en) * | 1977-03-29 | 1978-10-20 | Mitsubishi Electric Corp | Analog-digital conversion circuit |
| US4144525A (en) * | 1977-10-21 | 1979-03-13 | Bell Telephone Laboratories, Incorporated | Cascadable analog to digital converter |
| JPS568922A (en) * | 1979-07-05 | 1981-01-29 | Nec Corp | A-d converting circuit |
| JPS57106225A (en) * | 1980-12-23 | 1982-07-02 | Nakamichi Corp | Analogue-digital and digital-analogue conversion system |
| JPS6089132A (ja) * | 1983-10-21 | 1985-05-20 | Mitsubishi Electric Corp | アナログ−デイジタル変換器 |
| JPS60112326A (ja) * | 1983-11-24 | 1985-06-18 | Hitachi Ltd | アナログデイジタル変換器 |
| JPS60206326A (ja) * | 1984-03-30 | 1985-10-17 | Yokogawa Hokushin Electric Corp | 帰還形パルス幅変調方式ａ／ｄ変換器 |
| US4804939A (en) * | 1986-08-28 | 1989-02-14 | Lecroy Corporation | Coarse/fine A-D converter using ramp waveform to generate fine digital signal |
| US4982350A (en) * | 1987-06-10 | 1991-01-01 | Odetics, Inc. | System for precise measurement of time intervals |
-
2001
- 2001-12-28 JP JP2001400672A patent/JP3810318B2/ja not_active Expired - Fee Related
-
2002
- 2002-12-25 EP EP02790856A patent/EP1460763A4/en not_active Withdrawn
- 2002-12-25 WO PCT/JP2002/013481 patent/WO2003058821A1/ja not_active Application Discontinuation
- 2002-12-25 CN CNA028263693A patent/CN1628419A/zh active Pending
- 2002-12-25 KR KR10-2004-7010193A patent/KR20040069207A/ko not_active Application Discontinuation
- 2002-12-26 TW TW091137531A patent/TW200301995A/zh unknown
-
2004
- 2004-06-24 US US10/710,180 patent/US20040217895A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| TW200301995A (en) | 2003-07-16 |
| CN1628419A (zh) | 2005-06-15 |
| KR20040069207A (ko) | 2004-08-04 |
| EP1460763A1 (en) | 2004-09-22 |
| US20040217895A1 (en) | 2004-11-04 |
| EP1460763A4 (en) | 2005-04-20 |
| WO2003058821A1 (fr) | 2003-07-17 |
| JP2003198372A (ja) | 2003-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3810318B2 (ja) | アナログデジタル変換装置 | |
| US7576677B2 (en) | Pipeline A/D converter converting analog signal to digital signal | |
| CN110199482A (zh) | 一种多级混合模数转换器 | |
| US8004435B2 (en) | Discrete-time circuit | |
| US9432046B1 (en) | Successive approximation analog-to-digital converter | |
| JP5869965B2 (ja) | Ａｄ変換回路およびａｄ変換方法 | |
| US20150077280A1 (en) | Pipelined successive approximation analog-to-digital converter | |
| US6229472B1 (en) | A/D converter | |
| US6867723B1 (en) | AD converter with reduced current consumption | |
| SE520277C2 (sv) | Införande av kalibreringssekvens hos en A/D-omvandlare | |
| JP4684028B2 (ja) | パイプラインａ／ｄ変換器 | |
| KR0139835B1 (ko) | D/a 변환 장치 및 a/d 변환 장치 | |
| US20040041722A1 (en) | Analog-digital conversion circuit | |
| CN114285414B (zh) | 缩放式增量型模数转换方法及转换器 | |
| JP2011120001A (ja) | アナログ−デジタル変換器 | |
| US20140035767A1 (en) | Successive-Approximation-Register Analog-to-Digital Converter and Method Thereof | |
| JP3572809B2 (ja) | Ａ／ｄ変換器 | |
| JP3792363B2 (ja) | Ａ／ｄ変換器 | |
| KR0167227B1 (ko) | 아날로그/디지탈 변환회로 | |
| JP3549910B2 (ja) | Ｄ／ａ変換装置 | |
| JPH0225295B2 (ja) | ||
| CN117713826A (zh) | 逐次逼近型模数转换器及其转换方法 | |
| CN115276653A (zh) | 用于流水线型模数转换电路的校准装置、方法及激光雷达 | |
| JPS59224917A (ja) | デイジタル・アナログ変換器 | |
| IT9021863A1 (it) | Convertitore analogico/digitale a due passi di conversione. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041206 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060523 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |