KR0139835B1 - D/a 변환 장치 및 a/d 변환 장치 - Google Patents

Abstract

본 발명의 D/A 변환 장치 및 A/D 변환 장치는 하나의 기준치를 생성하는 기준치 발생 회로, 디지탈 또는 아날로그 입력과 상기 기준치를 소정시간마다 전환하여 접속함으로써 적분시간을 제어하는 제어회로, 상기 디지탈 또는 아날로그 입력에 해당하는 아날로그치와 상기 기준치를 각기 적분하여 아날로그 또는 디지탈 출력을 얻기 위한 적분치를 출력하는 적분회로를 구비하고 있고, 상기 제어 회로는 단위 시간당의 주기가 각기 다른 클록신호를 생성하는 복수의 클록 공급 회로와, 상기 복수의 클록신호의 각각의 주기에 해당하는 시간에 따라 상기 적분회로의 적분치가 최소 단위로 되도록 적분시간을 제어하는 시간 제어 회로를 구비하고 있다. 따라서, 본 발명의 D/A 변환 장치 및 A/D 변환 장치는 클록 신호의 주파수를 높게 하는 일 없이 변환의 분해능을 향상시킬 수 있다.

Description

D/A 변환 장치 및 A/D 변환 장치

제1도는 본 발명의 D/A 변환 장치의 기본 개념을 나타내는 블록도.

제2도는 본 발명의 A/D 변환 장치의 기본 개념을 나타내는 블록도.

제3도는 본 발명의 D/A 변환 장치에 있어서의 동작 원리를 설명하기 위한 도면.

제4도는 본 발명의 A/D 변환 장치에 있어서의 동작 원리를 설명하기 위한 도면.

제5도는 본 발명의 제 1의 실시예에 의한 D/A 변환기의 개략 구성을 나타내는 도면.

제6도는 제1 실시예에 관한 D/A 변환기의 동작을 설명하는 특성도.

제7도는 D/A 변환 장치의 적분 시간의 조합을 결정하는 원리를 나타내는 도면.

제8도는 D/A 변환 장치의 시간 제어 수단의 구체적 구성예를 나타내는 도면.

제9도는 본 발명의 제2 실시예에 관한 D/A 변환기의 개략을 구성을 나타내는 도면.

제10도는 본 발명의 제3 실시예에 관한 D/A 변환기의 개략 구성을 나타내는 도면.

제11도는 본 발명의 제4 실시예에 관한 D/A 변환기의 개략 구성을 나타내는 도면.

제12도는 본 발명의 제1 실시예에 관한 D/A 변환기의 응용예를 나타내는 도면.

제13도는 본 발명의 제5 실시예에 관한 D/A 변환기의 개략 구성을 나타내는 도면.

제14도는 제5 실시예에 관한 D/A 변환기의 동작을 설명하는 특성도.

제15도는 제5 실시예에 관한 D/A 변환기의 동작을 설명하는 특성도.

제16도는 D/A 변환 장치의 적분 시간의 조합을 결정하는 원리를 나타내는 도면.

제17도는 D/A 변환 장치의 시간 제어 수단의 구체적 구성예를 나타내는 도면.

제18는 본 발명의 제6 실시예에 관한 D/A 변환기의 개략 구성을 나타내는 도면.

제19도는 본 발명의 제7 실시예에 관한 D/A 변환기의 개략 구성을 나타내는 도면.

제20도는 본 발명의 제8 실시예에 관한 D/A 변환기의 개략 구성을 나타내는 도면.

제21도는 본 발명의 실시예에 관한 A/D 변환기의 개략 구성을 나타내는 도면.

제22도는 실시예에 관한 A/D 변환기의 동작을 설명하는 특성도.

제23도는 본 발명에 사용하는 적분 수단의 구체적 구성예를 나타내는 도면.

제24도는 본 발명의 D/A 변환기의 구성을 나타낸 도면.

제25도는 본 발명의 D/A 변환기의 동작을 설명하기 위한 특성도.

제26도는 본 발명의 A/D 변환기의 구성을 나타낸 도면.

제27도는 본 발명의 A/D 변환기의 동작을 설명하기 위한 특성도.

제28도는 본 발명의 다른 실시예에 관한 A/D 변환기의 개략 구성을 나타내는 도면.

제29도는 종래의 적분형 D/A 변환기의 개략 구성을 나타내는 도면.

제30도는 종래의 적분형 D/A 변환기의 개략 구성을 나타내는 도면.

제31도는 제30도에 도시한 D/A 변환기의 적분 동작을 나타내는 특성도.

제32도는 종래의 적분형 A/D 변환기의 개략 구성을 나타내는 도면.

제33는 종래의 적분형 A/D 변환기의 개략 구성을 나타내는 도면.

제34도는 제33도에 도시한 A/D 변환기의 개략 구성을 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 적분수단 2 : 연산 증폭기

3 : 용량 소자 4 : 저항 소자

5 : 리세트 스위치 6 : 스위치

7 : 기준치(전압/전류) 발생 수단 12 : 비교 수단

20 : 제어 수단 21 : 접속 수단

22 : 시간 제어 수단 23a∼23n : 클록 공급 수단

24a∼24n : 카운트 수단 25 : 연산 수단

본 발명은 아날로그치에서 디지탈치로 또는 디지탈치에서 아날로그치로의 변환 장치에 관한 것으로, 특히 적분형 D/A 변환 장치 및 A/D 변환 장치에 관한 것이다.

적분형의 디지탈 아날로그(D/A) 변환 장치 및 아날로그 디지탈(A/D) 변환 장치는 변환 속도가 비교적 느린 기술 분야에서는 정밀도가 높고 유효한 변환 수단의 하나이다.

제29도에 종래 사용되고 있던 싱글 슬로프형의 D/A 변환기를 도시한다.

OP 앰프(2), 커패시터(C3) 및 저항(R4)에 의하여 적분 회로가 구성되어 있다.

디지탈치를 입력하기 전에 스위치(5)를 온(on)으로 함으로써 커패시터(C3)의 양단을 쇼트시키고 적분기의 출력을 클리어한다. 다음에, 스위치(5)를 오프(off)하고 변환할 디지탈치에 비례하는 시간만큼 스위치(6)를 온함으로써 적분을 행한다. 이때 입력된 디지탈치에 비례하는 시간만큼 스위치(6)를 온함으로써 기준 전압 공급회로(7)에서 기준 전압(Vref)을 적분 회로(1)에 공급하고 입력 디지탈치에 따르는 아날로그 출력 Vo을 얻을 수 있다.

이 경우에는 디지탈 입력이 공급되고 있는 타이밍 콘트롤러(9)에 클록 회로(8)에서 생성된 클록이 공급되고 그 디지탈 입력에 대응하는 클록의 카운트수를 기준으로 하여 상기 스위치(6)의 온-오프 시간을 제어하고 있다.

즉, 제29도에 도시한 적분형 D/A 변환기는 원리적으로 디지탈치에서 아날로그치로의 변환 분해능을 적분 시간에 대응시켜서 변환하는 것이다. 단위 디지탈치를 적분하는데 필요한 시간(기준 클록의 주기)으로 적분된 적분치가 단위 아날로그치이고, 이것이 D/A 변환의 정밀도(분해능)를 제한하고 있다. 따라서, 기준 클록의 주기로 적분된 적분치보다 작은 아날로그치를 출력하는 것은 불가능하고, D/A 변환기의 분해능을 향상시키기 위해서는 기준 클록의 주기를 짧게, 즉 기준 클록의 주파수를 높게 해야만 했다.

또, 적분형 D/A 변환기는 입력된 디지탈치의 크기에 비례하는 시간만큼 적분함으로써 얻어진 적분치를 아날로그 출력으로 하는 것으로서, 적분형 D/A 변환기의 D/A 변환을 고속으로 처리하기 위해서는 변환 시간을 단축할 수 있도록 단위 디지탈치를 적분하는데 필요한 시간(기준 클록의 주기)이 짧아지도록 동작시키지 않으면 안된다는 요청도 있었다.

그러나, 예컨대 오디오 분야에서 필요로 하는 D/A 변환기에는 샘플링 주파수 48 KHz로 동작시키는 것이 존재하지만, 이 경우에 디지탈 입력을 15 비트의 정밀도로 D/A 변환을 행하기 위해서는 주파수 3.15 GHz의 기준 클록으로 동작시키지 않으면 안된다. 이와 같이 고속의 기준 클록을 발생시키는 일은 실제상 곤란하며 이 타입의 적분형 D/A 변환기를 샘플링 주파수 48 KHz에서 16 비트의 정밀도로 동작시키는 것은 불가능하였다.

이러한 결점을 개선하기 위한 것으로 제30도에 도시하는 바와 같은 듀얼 슬로프형 D/A 변환기가 있다. 이것은 상기한 기준 전압원(7a, 7b)에서 출력되는 2개의 값을 갖는 기준 전압 Vref1, Vref2를 사용하고, 제1 스위치(6a)를 온하여 제1 기준 전압 Vref1로 제1 적분을 행하도록 동작한다. 다음에, 제1 스위치(6a)를 오프하고 제2 스위치(6b)를 온하여 기준 전압 Vref2로 제2 적분을 행함으로써 출력 단자 Vo에 D/A 변환 출력을 얻는 것이다. 클록 회로(8)에서 공급되는 기준 클록 주기를 △t로 하여 제1 기준 전압 Vref1로 적분하는 기간을 t1=n×△t, 제2 기준 전압 Vref2로 적분하는 기간을 t2=m×△t로 하면, 출력 전압 Vo은

(1)

이 된다(제31도 참조).

여기에서 Vref1Vref2이면 목표로 하는 출력 전압 V_O의 가끼이까지는 기준 전압 Vref1로 적분한 후 기준 전압 Vref2로 적분함으로써 싱글 슬로프형의 D/A 변환기보다도 적분 시간을 단축하여 D/A 변환을 행할 수 있다.

그러나, 듀얼 슬로프형의 D/A 변환기는 기준 전압 Vref1, Vref2의 상대적인 정밀도가 엄밀하게 요구되므로 기준 전압간의 상대적인 출력 전압이 설정치와 다르면 목표로 하는 출력 전압과 식(1)로 표시되는 적분치와의 사이에 오차가 생간다. 즉, Vref1과 Vref2와의 상대적 정밀도가 악화하면, 적분 출력의 미분 직선성등에 오차를 발생시키고 D/A 변환 정밀도를 저하시킨다는 결점이 있었다.

또, 종래 변환 속도가 비교적 느린 분야에서는 정밀도가 높고 유효한 A/D변환 수단으로서, 적분형 A/D 변환기가 사용되고 있었다. 제32도에 일반적인 예인 듀얼 램프형 A/D 변환기를 도시하고 그 동작을 설명한다. 여기에서는 OP 앰프(2), 커패시터(C3) 및 저항(R4)에 의하여 적분 회로(1)가 구성되어 있다. 먼저, 스위치(5)를 온으로 함으로써 적분기 출력을 클리어하고, 다음에 스위치(5)를 오프하고 제1 스위치(11)를 온함으로써 입력 전압의 적분을 개시한다. 이 때, 미리 설정된 시간 적분을 행함으로써 입력 전압에 비례하는 전압을 적분기의 출력에서 얻을 수 있다. 다음에, 제1 스위치(11)를 오프하고 제2 스위치(6)를 온한다. 이것에 의하여 기준 전압(7)을 사용하여 입력 전압과 역방향으로 적분한다. 이 때, 기준 전압(7)의 출력 전압 Vref가 일정하므로 적분기(1)에서 항상 일정한 경향(단위 시간당의 적분량)으로 적분된다. 따라서, 적분기(1)의 출력이 다시 0으로 될 때까지의 시간을 계측함으로써 입력된 아날로그 전위를 디지탈치로 변환할 수 있다.

그러나, 적분형 A/D 변환기에서는 기준 클록의 단위 시간에 적분하는 적분량을 최소 단위로 하여 변환의 분해능이 결정되기 때문에, 변환의 분해능을 저하시키는 일없이 변환 시간을 단축하기 위해서는 고속의 클록이 필요하게 되고, 이것이 동작 속도를 제한하고 있었다.

이것을 해결하기 위하여 제33도에 도시하는 바와 같은 트리플 램프형 A/D 변환기가 있다. 트리플 램프형에서는 도면에 도시한 바와 같이 제1, 제2 기준 전압원(7a, 7b)에서 각각 출력되는 Vref1, Vref2의 2개의 기준 전압을 준비한다. 최초에 리세트 스위치(5)를 온하고 출력 Vo을 클리어한 후, 그 리세트 스위치(5)를 오프하고 제1 스위치(11)를 온함으로써 아날로그 입력 전압의 적분을 행한다. 다음에, 제1 스위치(11)을 오프하고, 제2 스위치(6a)를 온으로 하여 제1 기준 전압(7a)(Vref1)의 적분을 행한 후, 제2 스위치(6a)를 오프하고 제3 스위치(6b)를 온하여 제2 기준 전압(7b)(Vref2)의 적분을 행한다. 이 때, Vref1Vref2로 한다. 이것에 의하여 상위 비트는 Vref1을 적분한 시간에 의하여, 또 하위 비트는 Vref2로 적분한 시간에 의하여 결정하게 되고 분해능을 저하시키는 일없이 클록 주파수를 낮출 수 있다.

이것은 제34도에 도시한 바와 같이, 입력을 적분하는 시간을 t0 = P×△t, Vref1로 적분하는 기간 t1을 t1 = n×△t, Vref2로 적분하는 기간 t2를 t2 = m×△t, 클록 주기를 △t로 하면 입력 전압은

(2)

로 된다. 따라서, 낮은 클록 주파수를 사용해도 고분해능의 A/D 변환을 행할 수 있다.

그러나, 트리플 램프형의 A/D 변환기에서는 기준 전압(7a, 7b)의 출력 전압 Vref1과 Vref2의 상대적 정밀도가 악화하면 미분 직선성 등의 변환 정밀도가 저하한다는 문제가 있었다.

이상 기술한 바와 같이, 종래의 적분형 D/A, A/D 변환 장치의 변환 정밀도는 기준 클록의 주기로 제한되고 기준 클록의 주기로 적분가능한 적분치보다도 작은 아날로그치를 표현할 수 없었다. 또, D/A 변환기를 고속으로 동작시키기 위한여 클록 주파수를 높게 하는 것은 실제상 한계가 있으므로 변환 처리 시간을 단축하는 것은 한계가 있었다.

본 발명은 이런 점을 개선하여 적분형 D/A 변환기에 있어서, 변환 정밀도를 저하시키지 않고 변환 처리 시간을 단축할 수 있는 D/A 변환기를 제공한다.

본 발명에 있어서는 적어도 하나의 기준치를 발생하는 기준치 발생 수단과, 외부에서 공급되는 디지탈 입력치 또는 아날로그 입력치와 상기 기준치 발생 수단에 의하여 생성된 상기 기준치를 소정 시간마다 전환하여 적분 수단에 접속함으로써 적분 시간을 제어하는 제어 수단과, 상기 제어 수단을 통하여 소정 시간마다 전환되어 공급되는 상기 디지탈 입력치 또는 아날로그 입력치에 상당하는 아날로그치 및 상기 기준치를 적분하여 아날로그 출력 또는 디지탈 출력을 얻기 위한 적분치를 출력하는 적분 수단을 구비한 것을 트거징으로 하는 D/A 변환 장치 및 A/D 변환 장치에 있어서, 상기 제어 수단은 단위 시간당의 주기가 각각 다른 클록 신호를 생성하는 복수의 클록 신호 공급 수단을 갖추고 상기 디지탈 입력치 또는 아날로그 입력치에 따라서 상기 주기가 다른 클록 신호를 조합하여 적분 시간을 설정하고 상기 클록 신호 공급 수단의 하나의 클록의 단위 주기로 적분 시간을 설정하고 상기 클록 신호 공급 수단의 하나의 클록 단위 주기로 적분한 적분치보다도 작은 적분치를 출력하는 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치를 제공한다.

또한, 본 발명에 있어서는, 기준치 발생 수단과, 상기 기준치를 적분하는 적분 수단과, 이 적분 수단과 상기 기준치 발생 수단을 접속하는 접속 수단으로 이루어지고, 디지탈 입력치 또는 아날로그 입력치에 따른 접속 시간으로 상기 기준치 발생 수단과 적분 수단을 접속함으로써 적분 수단의 적분치에 기초하여 아날로그 출력 또는 디지탈 출력을 출력하는 D/A 변환 장치 및 A/D 변환 장치에 있어서, 단위 시간이 상이한 복수의 기준 클록을 발생하는 시간 제어 수단을 구비하고, 상기 디지탈 입력치 또는 아날로그 입력치에 따라서 상기 복수의 기준 클록을 조합시킴으로써 상기 접속 수단의 접속 시간을 설정하며, 단일의 기준 클록 단위 시간으로 적분할 때의 적분치보다도 작은 적분치를 아날로그 출력으로 할 수 있도록 구성한 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치를 제공한다.

또, 본 발명에 있어서는, 상기 시간 제어 수단이 주기가 t1인 제1 기준 클록과 주기가 t2인 제2 기준 클록을 발생하고, ｌp·t1-q·t2ｌ(단, p, q는 정수)의 최소 시간과 같은 접속 시간으로 적분한 때의 적분치를 최소 아날로그 출력 또는 최소 디지탈 출력으로 할 수 있도록 구성한 것을 특징으로 하는 청구항 1 또는 2 기재의 D/A 변환 장치 및 A/D 변환 장치를 제공한다.

또, 본 발명에 있어서, 상기 기준치 발생 수단은 정부(正負)의 방향이 다른 복수의 기준치를 발생하고, 제1 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t1인 제1 기준 클록을 사용하여 접속하고, 제2 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할때에는 주기가 t2인 제2 기준 클록을 사용하여 접속하는 것을 특징으로 하는 청구항 1, 2 또는 3 기재의 D/A 변환 장치 및 A/D 변환 장치를 제공한다.

본 발명의 D/A 변환 장치 및 A/D 변환 장치에 있어서는 각각 주파수가 다른 기준 클록을 공급하는 복수의 클록 공급 수단과, 그 복수의 클록 신호를 사용하여 입력치에 따른 적분 시간을 제어하는 시간 제어 수단을 구비하고, 입력치에 따라 사용하는 클록 신호의 조합을 변화시킴으로써 목표로 하는 적분치까지의 적분 시간을 설정하여 단일의 기준 클록 신호의 주기로 적분가능한 적분치보다도 작은 적분치를 표현할 수 있다.

이하, 상이한 주파수의 기준 클록을 2 종류 사용하는 예에 대하여 설명한다.

제1 클록 주파수를 f1, 제2 클록 주파수를 f2로 하고 각각의 주기를 t1, t2로 한다. 이 때, 적분 시간 T를 T=n×t1-m×t2 (n, m은 정수)

로 하면 n, m을 적당히 선택함으로써 적분 시간 T를 ｌp×t1-q×T2ｌ의 최소치 간격으로 선택할 수 있다(p, q는 임의의 정수). 적분 시간 T를 상이한 주파수의 복수의 클록의 조합으로 결정함으로써, 주기 ｜p×t1-q×t2｜의 기준 클록으로 결정되는 적분치를 최소 단위로 하여 아날로그치를 출력할 수 있다. 이 때, 1/ｌP×t1-q×t2ｌ로 결정되는 주파수와 비교하여 제1 클록 주파수 f1, 제2 클록 주파스 f2는 각각 낮은 주파수로 되므로, D/A 변환기를 높은 기준 클록 주파수로 동작시킬 필요가 없다. 즉, 적분 시간 T를 2개의 클록 카운트수의 조합을 사용하여 만듦으로써 클록 주파수를 저하시킬 수 있게 된다.

또, A/D 변환기의 동작에 대해서도 동일하게 설명할 수 있다. 제1 기준 클록의 주파수를 f1, 제2 기준 클록의 주파수를 f2로 하고, 각각의 주기를 t1, t2로 하면

T=n×t1-m×t2 (n, m은 정수)

와 같이 n, m을 적당히 선택하는 것에 의하여 T를 ｌp×t1-q×t2ｌ의 최소치 간격으로 선택할 수 있다(p, q는 임의의 정수). 이것은 주기 ｌp×t1-q×t2ｌ의 기준 클록을 사용한 경우에 얻어지는 변환 정밀도와 동등한 변환 정밀도가 얻어지는 것을 의미하고, 이 경우의 등가 주파수 1/ｌp×t1-q×T2ｌ와 비교하여 기준 클록 주파수 f1, f2는 낮은 주파수로 충분하다.

즉, 본 발명의 D/A, A/D 변환 장치에 있어서는 단일의 기준 클록을 사용한 경우의 클록의 주파수로 결정되는 변환의 분해능과 비교하여 보다 높은 주파수의 클록을 사용한 경우와 동등하게 변환의 분해능을 향상시킬 수 있다.

이것은 동등한 변환의 분해능을 유지한 채, D/A, A/D 변환 장치에 있어서 동작 클록 주파수를 저하시킬 수 있다. 일반적으로 논리 회로의 기준 클록의 주파수가 높을수록 회로의 소비 전력은 크게 되므로, 본 발명의 D/A, A/D 변환 장치에 있어서는 동등한 변환 정밀도를 갖는 종래의 변환 장치와 비교하여 소비 전력을 대폭으로 저감할 수 있다.

또, 회로의 동작을 고속화할 필요가 없기 때문에 비교적 낮은 주파수로 동작 가능한 반도체 프로세스를 사용할 수 있게 되어 비용을 절감할 수도 있다.

이하, 도면을 참조하여 본 발명에 관한 적분형 D/A, A/D 변환 장치의 실시예에 대하여 설명한다.

제1도, 제2도는 본 발명에 관한 D/A 변환 장치 및 A/D 변환 장치의 기본적인 구성 개념을 나타내는 도면이다.

제1도에 있어서, 1은 적분 수단, 20은 제어 수단, 7은 기준치(전압, 전류)발생 수단이다. 제어 수단(20)은 접속 수단(21), 시간 제어 수단(22), 복수의 클록 공급 수단(23a∼23n)으로 구성된다.

본 발명의 D/A 변환 장치는 시간 제어 수단(22)에 부여되는 디지탈 입력(14)에 따라서 기준치 발생 수단(7)과 적분 수단(1)을 접속하는 접속 수단(21)에 부여하는 접속 시간을 주기가 다른 복수의 클록 신호를 사용하여 제어함으로써 적분 시간을 변환시켜서 소정의 아날로그치(15)를 출력하는 것이다. 상기 복수의 클록 공급 수단은 각각 상이한 주기를 가지고, 또 각각의 클록의 주기의 대소를 임의의 정수치로 나타낼 수 있는 것이며, 접속 수단(21)에 부여하는 접속 시간을 제어할 수 있다.

또, 제2도는 본 발명에 관한 A/D 변환 장치의 기본 개념을 나타낸다. 도면에 있어서, A/D 변환 장치는 적분 수단(1), 제어 수단(20), 기준치(전압, 전류) 발생 수단(7), 비교 수단(12)을 구비하고 있고, 제어 수단(20)은 D/A 변환기에 있어서의 구성에 추가하여 클록 공급 수단(23a∼23n)에 각각 대응하여 설치된 카운터 수단(24a∼24n)과 이들 카운터 수단(24a∼24n)의 출력에 기초하여 디지탈 연산을 행하는 연산 수단(25)을 구비하고 있다. 비교 수단(12)은 적분 수단(1)의 출력과 비교 전위를 비교하는 것이다. 아날로그 입력(16)은 제어 수단(20)의 접속 수단(21)에 공급되고, 디지탈 출력(17)은 연산 수단(25)에서 출력한다.

다음에, 본 발명의 기본 개념에 의한 D/A 변환 장치의 동작을 설명한다. 제1도에 있어서, 기준치 발생 수단(7)은 정방향, 부방향, 또는 1 또는 2 종류 이상의 값을 갖는 기준치를 발생하도록 구성할 수 이지만, 여기에서는 설명의 편의를 위해 절대치가 같고 정부 반대 방향의 2개의 기준 전압 +Vref, -Vref, 또는 개방 전압을 출력하는 기준 전압 발생 수단을 사용하는 경우에 대하여 설명한다.

이 D/A 변환기는 디지탈 입력(14)에 따른 아날로그치(15)를 출력하기 위하여 디지탈 입력(14)의 값에 따라서 적분에 사용하는 기준 전압과 클록 공급 수단(23a∼23n)에서 공급하는 클록의 종류, 길이가 시간 제어 수단(22)에 의하여 정해진다. 여기에서 정해진 기준 전압이 기준 전압 발생 수단(7)에서 출력되고, 시간 제어 수단(22)은 디지탈 입력(14)의 값에 의하여 정해진 시간의 길이만큼 접속 수단(21)을 접속하여 적분 수단(21)에서는 그 기준 전압에 의한 적분 동작이 행해진다.

아날로그 출력(15)은 어떤 기준 전압과 그 기준 전압을 사용하여 적분하는 복수의 클록 시간의 조합에 의하여 정해진다. 적분 시간은 사용하는 단위 시간(기준 클록)의 주기와 그 단위 시간의 반복 회수로 정해진다. 적분치(아날로그치)는 디지탈 입력(14)에 따라서 사용되는 단위 시간(기준 클록)의 종류와 사용하는 시간(기준 클록의 카운트수)과의 조합으로 정해진다. 따라서, 디지탈 입력(14)에 대하여 클록 공급 수단(23a∼23n)에서 공급되는 기준 클록과 그 기준 클록을 사용하는 시간을 시간 제어 수단(22)으로 조합함으로서 소정의 아날로그치를 출력할 수 있다.

다음에, 이 D/A 변환 장치의 동작 원리를 설명한다. 시간 제어 수단(22)에서는 복수의 상이한 주파수의 기준 클록을 발생하는 클록 발생 수단(23a∼23n)으로부터 기준 클록을 선택적으로 출력할 수 있는 것으로 하고, 특히 여기에서는 2 종류의 기준 클록을 사용하여 적분 시간을 제어하는 경우를 예로서 설명한다.

어떤 아날로그치 Vin이 단위 전압 Va, Vb의 선형화(線形和)로 분해, 또는 선형화에 의하여 근사된다고 한다. 즉

Vin= A·Va-b·Vb (단, a, b는 정수)

인 관계를 갖는 것으로 한다.

여기에서, Va, Vb는 각각 주파수가 상이한 기준 클록의 1 단위(1 클록)로 적분된 적분치에 대응하는 것으로 하면, 어떤 아날로그치 Vin은 주파수가 다른 기분 클록으로 적분된 적분치의 선형화로 표현할 수 있다.

이 D/A 변환 장치의 동작을 제3도를 참조하여 설명한다. 이것은 상이한 주기 t1, t2를 갖는 제1 및 제2 기준 클록 신호 Sc1 및 Sc2를 출력하는 시간 제어 수단(22)을 사용하여 적분을 행한 경우의 적분치의 변화를 나타내는 도면이다.

어떤 아날로그치 Vin이 (a·Va-b·Vb)로 표시되고, Va, Vb는 각각 다른 기준 클록의 주기로 적분한 때의 적분치에 대응한다. 어떤 아날로그 출력을 출력하기 위하여, 먼저 제1 기준 전압 +Vref를 사용하여 제1 기준 클록 신호 Sc1을 a회 카운트하는 시간 T1(=a·t1)만을 적분한다. 다음에, 시간 제어 수단에 의하여 기준 전압을 변경하고 기준 클록을 전환함으로써 제2 기준 전압 -Vref를 사용하여 제2 기준 클록 신호 Sc2를 b회 카운트하는 T2(=b·t2)만 적분한다.

본 발명의 D/A 변환 장치와 단일의 기준 클록을 사용한 종래의 D/A 변환기를 비교하면, D/A 변환의 분해능에 있어서 아래와 같은 상이점이 있다.

종래의 D/A 변환기는 기준 클록을 단위로 하여 최소의 적분치(아날로그 진폭)가 정해지므로 단위 클록으로 적분되는 적분치보다 작은 아날로그치를 표현할 수 없었다.

이에 대하여, 본 발명의 D/A 변환기는 단독의 기준 클록으로 정해지는 적분치(아날로그 진폭)보다도 작은 적분치를 표현할 수 있다.

예컨대, 주파수가 다른 제1 및 제2 기준 클록 신호 Sc1 및 Sc2의 주파수를 각각 f1, f2로 하고, 클록 주기를 각각 t1, t2로 하면,

｜p×t1-q×t2｜ (여기에서 p, q는 정수)

의 최소치에 기초하여 최소의 적분치(아날로그 진폭)를 결정할 수 있게 되고, 이 최소 시간이 시간 간격의 최소치 △t로 된다.

예컨대, 제3(b)도에는 기준 클록 신호 Sc1, Sc2의 주기비가 t1:t2=4:1인 예를 도시한다. 이 경우에 △t는

△t=｜t1-3·t2｜=｜t1-5·t2｜=t2

로 되고, 시간 t2로 정해지는 적분치(아날로그 진폭)를 단위로 하여 D/A 변환의 분해능이 정해진다.

한편, 제3(c)도에는 기준 클록 신호 Sc1, Sc2의 주기비가 t1:t2=5:3인 예를 도시한다. 이 경우에 △t는

△t=ｌt1-2·t2ｌ=ｌ2·t1-4·t2ｌ=(1/3)·t2

로 되어, 시간 (1/3)·t2로 정해지는 적분치(아날로그 진폭)를 단위로 하여 D/A 변환의 분해능이 정해진다.

이것은 상기 제3(c)도와 같은 기준 클록 신호의 조합의 경우에, 시간 t2로 정해지는 분해능보다도 높은 분해능으로 D/A 변환할 수 있음을 나타낸다. 이들 주기가 다른 클록은 예컨대, 1/n 분주기 등의 논리 회로를 사용하여 발생시킬 수 있다.

다음에, 제2도에 도시되는 A/D 변환 장치의 동작 원리에 대하여 제4도를 참조하여 설명한다. A/D 변환 장치는 아날로그 입력과 같은 값의 기준치를 갖는 D/A 변환 장치를 구성하는 것과 등가이다.

즉, 아날로그 입력 전압을 제1 클록 신호 Sc1로 정해지는 적분 시간 T1로 적분하고(입력치 적분), 다음에 미리 정해진 기준치를 사용하여 상기 입력치 적분과 역방향으로 적분을 행한다(기준치 적분). 이 기준치 적분의 결과, 적분치가 0으로 될 때까지의 시간 T2를 구함으로써 아날로그 입력이 디지탈 변환이 가능해진다.

이것은 T2=T3-T5, 또는 T2=T3-T4에 의하여 구할 수 있다. 여기에서, T5는 기준치 적분이 0보다도 작아진 후에 처음으로 제1 클록 신호 Sc1과 제2 클록 신호 Sc2와의 상승 타이밍(또는 하강 타이밍)이 일치할 때까지의 시간이고, T4는 제1 클록 신호 Sc1과 제2 클록 신호Sc2와의 상승 타이밍(또는 하강 타이밍)이 일치한 때로부터 적분 수단의 출력이 0으로 될 때까지의 시간이다.

다음에, 본 발명의 D/A 변환 장치의 제1 실시예를 제5도에 도시한다. 제5도에 있어서, 7a, 7b는 기준 전압원, 5는 적분기의 리세트 스위치, 21a, 21b는 제1, 제2 접속 스위치, 1은 저항 (4), 연산 증폭기(2) 및 용량(3)으로 이루어지는 적분 수단, 23a는 제1 클록 신호, 23b는 제2 클록 신호, 14는 디지탈 입력, 15는 아날로그 출력이다.

먼저, 리세트 스위치(5)를 폐쇄함으로써 적분 수단 (1)의 적분치가 리세트된 후, 제1, 제2 스위치(21a, 21b)는 타이밍 콘트롤러(22)에 의하여 제1도에서 설명한 기본 원리와 동일하게 제어되며, 제1, 제2 클록 신호 Sc1, Sc2에 대응하는 정방향 및 부방향의 적분 시간이 설정된다. 아날로그 출력(15)의 전압은 제1 스위치(21a)가 온일 때는 (Vref/R)/C로 변화하고, 제2 스위치(21b)가 온일 때는 -(Vref/R)C의 비율로 변화한다. 제1 스위치(21a)가 접속되어 있는 기간을 T1, 제2 스위치(21b)가 접속되어 있는 기간을 T2로 하면 최종적으로 아날로그 출력(15)의 전압은

(Vref/R)/C×T1-(Vref/R)/C×T2

로 되어 디지탈 아날로그 변환이 행해진다. 타이밍 콘트롤러(22)는 제1 클록 신호 Sc1의 주기를 사용하여 제1 스위치(21a)를 온하는 시간 T1을 발생하고, 동일하게 제2 클록 신호 Sc2의 주기를 사용하여 제2 스위치(21b)를 온하는 시간 T2를 발생한다.

이하, 제6도를 참조하여 변환 동작을 구체적으로 설명한다. 본 실시예에서는 제1 클록 신호의 주기를t1, 제2 클록 신호의 주기를 t2로 하여 그 주기비를

t1;t2=10:9

로 하여 설명

지만, t1, t2가 이것 이외의 임의의 값이라도 좋다. 이와 같이 주기비를 설정하면 변환의 분해능을 결정하는 최소 시간폭 △t는 p·q=1일 때 (1/q)·t2가 되고, 제1 클록 신의 주기 t1의 (1/10)의 적분 시간(최소 적분 시간)을 설정할 수 있다. 이것은 (1/10)·t1의 주기의 기준 클록을 사용하는 일없이, (1/10)·t1의 기준 클록을 사용한 종래형 적분형 D/A 변환 장치와 동등한 변환 분해능이 얻어지는 것을 나타낸다. 이 때,

(3)

로 함으로써 적분 시간 T를 △t 간격으로 설정할 수 있다.

이 때, 예컨대 아날로그치 2.3을 표현하고자 하는 경우에는 식(2)에 따라서

T=2.3·t1=1.0·t2=0.9·△t=t1-t2=0.1

을 대입하면 n=5, m=3이 된다.

이 n, m을 사용하여 적분한 경우의 적분치의 변화를 제6도에 도시한다. 제1 클록 신호 Sc1의 주기는 t1, 제2 클록 신호 Sc2의 주기는 t2이므로, 먼저 제5도에 도시하는 기준 전압원(7a)을 사용하여 제1 클록 신호 Sc1의 5 카운트분의 적분을 행한다(Sc1 적분 구간). 그리고, 동기 구간에서 제1, 제2 클록 신호의 전환의 동기를 취한 후, 기준 전압원(7b)을 사용하여 제2 클록 신호 Sc2의 3 카운트분의 적분을 행한다(Sc2 적분 구간). 이와 같이 복수의 기준 클록의 조합의하여 적분 시간을 제어함으로써 아날로그치 2.3을 출력할 수 있다.

이와 같이 접속 수단(21)을 구성하는 스위치의 접속 시간을 주파수가 다 2 종류의 클록의 조합에 의하여 제어함으로써, 적분 시간의 분해능 △T는 T1-T2의 분해능으로 설정할 수 있다. 즉, x×△t=T1-T2가 되도록 n, m을 선택함으로써 △t를 분해능으로 하여 D/A 변환할 수 있다. 더우기,기준 클록의 주파수 f1, f2는 1/△t로 정해지는 주파수보다도 훨씬 낮은 주파수라도 좋다.

여기에서, x가 10진수이고 x=a, b라 쓰여질 때는 제1 클록 신호의 카운트수 n, 제2 클록 신호의 카운트 수 m은 각각 n=a+b, m=b가 되어 간단하게 구할 수 있다. 즉, △t, t1을 각각 10의 y승(y는 정수)으로 선택하면, n, m을 구하는 것은 매우 용이해진다. 동일하게, x가 2진 표현의 경우에는 △t, t1을 2의 y승(y는 정수)으로 선택하면, n, m은 간단하게 구할 수 있다.

이와 같은 복수의 클록 신호의 조합(n, m)을 구하기 위한 구체예를 제7도에 도시한다. 여기에서

t1/△t=2의 i승

으로 한다. 디지탈 입력(14)의 최상위 비트(MSB)에서 최하위 비트(LSB)까지를 제7도의 지면에 대해서 아래에서 위로 일렬로 배치하여 입력되는 경우를 상정한다. 이 경우에 제2 클록 신호의 카운트수 m은 디지탈 입력(14)중 하위 1 비트(디지탈 입력(14))의 LSB에서 f번째까지의 비트열)를 그대로 2진 표현으로 하여 사용하면 된다. 또, 제1 클록 신호의 카운트 수 n은 디지탈 입력(14)중 하위 1 비트를 제외한 상위 비트(디지탈 입력(14)의 하위(i+1)비트째로부터 MSB까지의 비트열)와 디지탈 입력(14)의 하위 i 비트를 가산기로 2진 가산한 결과를 그대로 2진 표현으로 사용하면 된다. 이와 같이, x가 2진 표현되는 경우에는 기준 클록의 카운트수 n, m을 디지탈 입력(14)의 일부를 사용함으로써 간단하게 산출할 수 있다.

다음에 p·q≠1이 아닌 경우에 대해서

(4)

와 같이 클록 신호의 조합 n, m을 선택하면, 원하는 적분 시간 T를 만들 수 있다. 또, 이것 이외에도 n, m의 조합은 무수히 존재하고 있고, T=x×△t가 되도록 n, m을 설정하면 되고 T1, T2의 역할을 반대로 하여도 당연히 좋다.

다음에, 제5도에 도시하는 제1 실시예의 D/A 변환 장치에 있어서의 타이밍 콘트롤러(22)의 구성예를 제8도에 도시한다. 먼저, 제1, 제2 카운트(26a, 26b)를 리세트한 후, 제1, 제2 클록 회로(23a, 23b)의 기준 클록의 출력수를 각각 제1, 제2 카운트(26a, 26b)에서 카운트하는 디지탈 입력(14)의 값에 따라서 결정된 클록 신호의 조합 n, m은 각각 단자(32a, 32b)에서 입력되고, 비교기(27a, 27b)에서 카운트(26a, 26b)의 카운트수와 각각 비교된다. 그리고 소정의 카운트 수만큼 제1, 제2 스위치(21a, 21b)를 접속하는 타이밍 신호를 출력 단자(22a, 22b)에 출력한다. 이 타이밍 신호에 의하여 적분 시간 T1, T2가 결정된다.

제9도에 본 발명의 제2 실시예를 도시한다. 제9도에 있어서, 70은 제1, 제2 기준 전류원(71, 72)을 구비한 기준 전류원, 5는 리세트 스위치, 21a, 21b는 제1, 제2 스위치, 22는 타이밍 콘트롤러, 2는 연산 증폭기, 3은 용량, 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15는 아날로그 출력이다.

리세트 스위치(5)를 온함으로써 적분 수단(1)의 적분치가 리세트된 후, 제1, 제2 스위치(21a, 21b)는 타이밍 콘트롤러(22)에 의하여 제1 실시예와 같이 제어되고, 정방향 및 부방향으로 제1, 제2 클록 신호 Sc1, Sc2에 기초하여 적분 시간이 설정된다. 아날로그 출력(15)의 전압은 제1 스위치(21a)가 온일 때는 Iref/C로 변화하고, 제2 스위치(21b)가 온일 때는 -Iref/C의 비율로 변화한다. 제1 스위치(21a)가 기간 T1 동안에 온하고 제2 스위치(21b)가 기간 T2 동안에 온한 후, 최종적으로 아날로그 출력(15)의 전압은

(Iref/C)×T1-(Iref/c)×T2

로 되어 디지탈 아날로그 변환이 행해진다.

제10도에 연산 증폭기에 전 차동형 연산 증폭기를 사용한 본 발명의 제3 실시예를 도시한다. 제10도에 있어서, 7은 기준 전압원, 5a, 5b는 리세트 스위치, 21a∼21d는 접속 수단(21)을 구성하는 제1∼제4 스위치, 4a, 4b는 저항 수단, 22는 타이밍 콘트롤러, 2는 연산 증폭기, 3a, 3b는 용량, 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15a, 15b는 아날로그 출력이다. 리세트 스위치(5a, 5b)를 온함으로써 적분 수단(1)의 적분치가 리세트된 후, 접속 수단(21)은 타이밍 콘트롤러(22)에 의해 제1 실시예와 같이 제어되고, 제1, 제2 스위치(21a, 21b)가 온일 때에 정방향의 적분이 행해지고, 제3, 제4 스위치(21c, 21d)가 온일 때 부방향의 적분이 행해지도록 제1, 제2 클록 신호 Sc1, Sc2에 기초하여 적분 시간이 설정된다. 아날로그 출력(15a, 15b)의 전압은 제1, 제2 스위치(21a, 21b)가 온일 때는 (Vref/R)/c로 변화하고, 제3, 제4 스위치(21a, 21d)가 온일 때는 -(Vref/R)/C의 비율로 변화한다. 제1, 제2 스위치(21a, 21b)가 기간 T1 동안 온하고, 제3, 제4 스위치(21c, 21d)가 기간 T2 동안에 온한 후 최종적으로 아날로그 출력(15a, 15b)의 전압은

(Vref/R)/c×T1-(Vref/R)/C×T2

로 되어 디지탈 아날로그 변환이 행해진다.

이 실시예와 같이, 전 차동형 증폭기를 사용하여 접속 수단을 연구함으로써 기준 전압원 하나로 변환이 가능해지기 때문에 역방향의 적분을 위한 기준 전압원을 복수 사용함으로써 상대 오차가 없어지고, 이 상대 오차에 의한 디지탈 아날로그 변환 오차의 발생을 억제할 수 있다.

제11도에 본 발명의 제4 실시예를 도시한다. 제11도에 있어서, 70은 기준 전류원, 5a, 5b는 리세트 스위치, 21a∼21b는 접속 수단(21)을 구성하는 제1∼제4 스위치, 22는 타이밍 콘트롤러, 2는 연산 증폭기, 3a, 3b는 용량, 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15a, 15b는 아날로그 출력이다.

리세트 스위치(5a, 5b)을 온함으로써 적분 수단(1)의 적분치가 리세트된 후, 접속 수단(21)은 타이밍 콘트롤러(22)에 의해 제3 실시예와 같이 제어되며, 제1, 제2 스위치(21a, 21b)가 온일 때 정방향의 적분이 행해지고, 제3, 제4 스위치(21c, 21d)가 온일 때 부방향의 적분이 행해지도록 제1, 제2 클록 신호 Sc1, Sc2에 기초하여 적분 시간이 설정된다. 아날로그 출력(15a, 15b)의 전압은 제1, 제2 스위치(21a, 21b)가 온일 때는 (Iref/C)로 변화하고 제3, 제4 스위치(21c, 21d)가 온일 때는 -(Iref/C)의 비율로 변화한다. 제1, 제2 스위치(21a, 21b)가 기간 T1 동안에 온하고, 제3, 제4 스위치(21c, 21b)가 기간 T2 동안에 온한 후, 최종적으로 아날로그 출력(15a, 15b)의 전압은

(Iref/C)×T1-(Iref/C)×T2

로 되어 디지탈 아날로그 변환이 행해진다.

이 경우에도 제4 실시예와 같이 전 차동형 증폭기를 사용하여, 접속 수단을 연구함으로써 기준 전류원 하나로 변환이 가능해지기 때문에, 역방향 적분을 위한 기준 전압원을 복수 사용함으로써 총체 오차가 없어지고, 이 상대 오차에 의한 디지탈 아날로그 변환 오차의 발생을 없앨 수 있다.

그리고, 제1, 제2 실시예와 같은 적분 수단과, 제3, 제4 실시예와 같은 접속 수단을 사용하여, D/A 변환 장치를 구성할 수도 있으며, 그 구성예를 제12도에 도시한다. 제12도에 있어서, 7은 기준 전압원, 5는 리세트 스위치, 21a∼21b는 접속 수단(21)을 구성하는 제1∼제4 스위치, 22는 타이밍 콘트롤러, 2는 연산 증폭기, 3은 용량 소자, 4는 저항 소자, 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15는 아날로그 출력이다.

이와 같은 구성으로 하면, 제1, 제2 실시예와 같은 적분 수단(1)을 사용하여 접속 수단(21)을 연구함으로써 기준 전압원 하나로 변환이 가능해져서,역방향 적분을 위한 기준 전압원을 복수 사용함으로써 상대 오차의 발생을 없앨 수 있다. 또, 기준 전압원 대신 기준 전류원을 사용해도 동일하게 구성할 수 있다.

이상에서 주기가 다른 복수의 기준 클록의 조합에 의해 정해지는 적분 시간에 의해 정방향, 부방향의 적분을 하도록 구성한 실시예에 대해 설명했지만, 이하에서는 주기가 다른 복수의 기준 클록의 조합에 의해 정해지는 적분 시간에 의해 일어나는 방향의 적분을 하도록 구성한 실시예에 대해 설명한다.

제13도에 본 발명의 제5 실시예를 도시한다. 여기에서 7은 기준 전압원, 21은 접속 수단으로서의 스위치, 1은 연산 증폭기(2), 용량(3), 저항 소자(4)로 이루어진 적분 수단, 22는 타이밍 콘트롤러, 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15는 아날로그 출력이다.

적분 수단(1)으로의 입력은 스위치(21)에 의해 기준 전압원(7)과 접속되거나 개방되는 어느 하나로 전환되고,적분 수단(1)은 스위치(21)의 접속 상태에 의해 적분 모드, 홀드 모드의 동작을 한다.

여기에서, 제1, 제2 클록 회로(23a, 23b)로부터의 클록 신호 Sc1, Sc2의 주파수를 각각 f1, f2, 주기를 각각 t1, t2로 한다. 또, 최소 시간 분해능 △t를 ｜p×t1-q×t2｜의 최소치(p, q는 임의의 정수)로서 동작을 설명한다.

먼저, 스위치(21)을 온하고, 제1 클록 신호 Sc1에 의해 T1=t1×n의 시간만큼 적분하여 스위치(21)를 오프한다. 다음에, 다시 스위치(21)를 온하고, 제2 클록 신호 Sc2에 의해 T2=t2×m의 시간만큼 적분을 행하여 스위치(21)을 오프한다. (제14도 참조).

이와 같이, 스위치 수단을 주파수가 다른 2개의 클록에 의해 콘트롤하므로써, T=T1+T2는 △t의 분해능으로 설정할 수 있다. 즉, x×△t=T1+T2로 되도록 n, m을 선택함으로써 △t를 분해능으로 하여 A/D 변환할 수 있다. 더우기, 기준 클록의 주파수 f1, f2는 1/△t로 정해지는 주파수보다도 훨씬 낮은 주파수로도 좋다.

여기에서, 타이밍 콘트롤러(22)의 동작에 대해 설명한다. 타이밍 콘트롤러는 제1 클록 신호 Sc1의 주기를 사용하여 스위치(21)을 온하는 시간 T1을 발생하고, 역시 제2 클록 신호 Sc2의 주기를 사용하여 스위치(21)을 온하는 시간 T2를 발생한다.

이 때,

(5)

(단, tp는 t1, t2의 최소 공배수)로 함으로써 적분 시간 T를 △t 간격으로 설정할 수 있다.

여기에서, 적분 수단(1)의 아날로그 출력(15)의 값은 그대로 D/A 변환된 아날로그 출력을 표현하는 것은 아니다. 이 경우에는 적분기 출력에 기준 클록의 주기 t1, t2의 최소 공배수를 대응하는 시간 tp에 대응한 적분치의 오프셋이 가산된 것으로 된다. 또, 적분치의 오프셋량은 기준 클록의 최소 공배수의 정수배 등을 사용하여 임의로 선택해도 된다.

이하, 간단하게 하기 위해 기준 클록의 주기를 t1=1.0, t2=0.9로 하여 설명하지만, t1, t2가 이것 이외의 임의의 값이어도 좋다. 이 경우, △t는 p·q=1일 때 0.1로 되고 0.1의 정수배의 T를 설정할 수 있다. 이 때, 아날로그 값 T=2.3을 출력하기 위해서는 식(4)를 사용하면

T=2.3·t1=1.0·t2=0.9·△t=t1-t2=0.1

이므로 n=5·m=7로 된다. 또, 이것 이외에도 n, m의 조합은 존재하고 있고, T=x×△t로 되도록 n, m을 설정하면 되는 것이며, T1, T2의 역할을 반대로 해도 물론 좋다.

이 때, 적분기 출력의 변화를 제15도에 도시한다. 제1 클록 신호 Sc1로 카운트 수 5(=n)에서 적분을 행한 후(Sc1 적분 구분), ehd기 구간에서 클록 전환의 동기를 취한 다음 제2 클록 신호 Sc2로 카운트 수 7(=m)에서 적분을 행한 결과이다(Sc2 적분 구간).

여기에서, 적분치의 출력치 그 자체는 변환해야 할 아날로그치와는 달리 더욱 큰 값으로 되지만, 이것은 오프셋 적분치가 중첩되어 있기 때문이다. 즉, 상이한 기준 클록의 주기 t1, t2의 최소 공배수에 대응하는 시간(이 예에서는 t3=9·t1=10·t2=9.0)의 적분치가 가산되어 있다. 따라서, 제1, 제2 클록 신호 Sc1, Sc2를 사용하여 적분한 적분치에서 오프셋 적분치 9.0을 감산함으로써 아날로그치 2.3을 출력할 수 있다.

또, 본 실시예에 있어서, x가 10진수 일때 x=a·b로 쓰여질 때는 n=a+b, m=10-b로 되어 간단히 구할 수 있다. 즉, △t, t1을 10의 y승(y는 정수)로 선정하면 n, m을 구하는것은 매우 용이해진다. 동일하게, x가 2진 표현일 경우에는 △t, t1을 2y(y는 정수)로 선정하면, n, m은 간간히 구할 수 있다.

이 제1, 2 클록 신호의 카운트수 조합의 구체적인 결정 방법을 제16도에 도시한다. 여기에서,

t1/△=2의 i승

으로 한다. 디지탈 입력(14)이 최상위 비트(MSB)에서 최하위 비트(LSB)까지를 제16도의 지면에 대해서 밑에서 위로 일렬로 입력되는 경우를 상정한다. 이 경우, 제2 클록 신호 Sc2의 카운트수 m은 2의 i승의 비트열에서 디지탈 입력(14)중 하위 i 비트(디지탈 입력(14)의 LSB에서 i번째까지의 비트열)을 감산기에 의해 감산한 결과를 그대로 2진 표현으로서 사용하면 된다. 또, 클록 신호 Sc1의 카운트 수은 디지탈 입력(14)중 하위 i 비트를 제외한 상위 비트(디지탈 비트(14)의 하위 (i+1) 비트째에서 MSB까지의 비트열)와 디지탈 입력(14)의 하위 i 비트를 가산기로 2진 가산한 결과를 그대로 2진 표현으로서 사용하면 된다.

이와 같이, x가 2진 표현인 경우에는 디지탈 입력 (14)의 일부를 사용함으로써 주기가 다른 복수의 클록 신호의 카운트수의 조합을 간다히 산출할 수 있다.

다음에, 제5 실시예의 D/A 변환기에 사용하는 타이밍 콘트롤러(22)의 구성 에를 제17도에 도시한다. 먼저, 카운터(26a, 26b)를 리세트한 후, 제1, 제2 클록 신호 Sc1, Sc2의 기준 클록의 출력수를 각각의 카운터(26a, 26b)로 카운트한다.

각각의 카운터의 카운트치는 앞서 구해진 카운트 설정치 n, m과 각각 비교기(27a, 27b)에서 비교되어, 소정의 카운트수에 대응하는 기간만 스위치(21)의 온·오프를 전환하는 타이밍 신호를 논리화 회로(28)를 통해 출력한다. 이 타이밍 신호에 의해 적분 시간 T1, T2가 결정된다.

이 실시예에서는 기준 전압원 및 적분에 의한 스위치 수단이 하나만으로 충분하기 때문에, 복수의 기준 전압원간이나 스위치간의 상대 오차에 의한 변환 오차가 발생하지 않는다고 하는 특징을 가지고 있다. 또, 적분의 방향도 한 방향으로만 실현할 수 있기 때문에, 회로 소자의 불완전성에 의한 오차를 방지할 수 있다.

다음에, 본 발명의 D/A 변환기의 제6 실시예를 제18도에 도시한다. 제18도에 있어서, 70은 기준 전류원, 5는 리세트 스위치, 21은 스위치, 22는 타이밍 콘트롤러, 1은 연산 증폭기(2), 용량(3)으로 이루어진 적분 수단, 23a. 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15는 아날로그 출력이다.

리세트 스위치(5)를 온함으로써 적분 수단(1)의 적분치가 리세트된 후, 스위치(21)는 타이밍 콘트롤러(22)에 의해 제5 실시예와 같이 제어되고, 제1, 제2 클록 신호 Sc1, Sc2에 기초하여 적분 시간이 설정된다. 아날로그 출력(15)의 전압은 스위치(21)가 온일 때 Iref/C의 비율로 변화한다. 스위치(21)가 기간 T1 동안에 온하고, 다시 스위치(21)가 기간 T2 동안에 온한 후, 최종적으로 아날로그 출력(15)의 전압은

(Iref/C)×(T1+T2)

로 되어 아날로그 디지탈 변환이 행해진다.

이 실시예에 있어서도 제5 실시예와 같이 기준 전압원 및 적분에 의한 스위치 수단이 하나로 충분하므로, 복수의 기준 전압원간이나 스위치 수단의 상대 오차에 의한 디지탈 아날로그 변환 오차가 발생하지 않는다고 하는 특징을 가지고 있다.

또, 적분의 방향도 한 방향으로만 실현할 수 있기 때문에 회로 소자의 불완전성에 의한 오차를 방지할 수 있다.

다음에, 본 발명의 D/A 변환 장치의 제7 실시예를 제19도에 도시한다. 이것은 전 차동형의 연산 증폭기로 이루어진 적분 수단을 사용한 경우의 구성예이다. 제19도에 있어서, 70은 기준 전류원, 5a, 5b는 리세트 스위치, 21a, 21b는 접속 수단(21)을 구성하는 스위치, 22는 타이밍 콘트롤러, 1은 연산 증폭기(2), 용량(3a, 3b)으로 이루어진 적분 수단, 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 입력, 15는 아날로그 출력이다.

리세트 스위치(5a, 5b)를 온함으로써 적분 수단(1)의 적분치를 리세트한 후, 접속 수단(21)은 타이밍 콘트롤러(22)에 의해 제5 실시예와 같이 제어되고, 제1, 제2 클록 신호에 기초하여 적분 시간이 설정된다. 아날로그 출력(15a, 15b)의 전압은 스위치(21a, 21b)가 온일 때는 Iref/C의 비율로 변화한다. 스위치(21a, 21b)가 기간 T1 동안에 온하고 다시 스위치(21a, 21b)가 기간 T2 동안 온한 후, 최종적으로 아날로그 출력(15)의 전압은

(Iref/C)×(T1+T2)

로 되어 디지탈 아날로그 변환이 행해진다.

이 실시예에 있어서는 전 차동형의 연산 증폭기를 사용하여 적분 수단을 구성하고 있기 때문에, 회로 소자의 불완전성에 의한 오차를 방지할 수 있게 되어 잡음 특성을 향상시킬 수 있다.

제20도에 본 발명의 D/A 변환 장치의 제8 실시예를 도시한다. 제20도에 있어서, 7은 기준 전압원, 1은 전 차동형의 연산 증폭기 (2), 용량(3a. 3b), 저항 소자(4a, 4b)로 이루어진 적분 수단, 5a, 5b는 리세트 스위치, 21a, 21b는 접속 수단(21)을 구성하는 제1, 제2 스위치, 22는 타이밍 콘트롤러 , 23a, 23b는 제1, 제2 클록 회로, 14는 디지탈 회로, 14는 디지탈 입력, 15a, 15b는 아날로그 출력이다.

리세트 스위치(5a, 5b)를 온함으로써 적분 수단(1)의 적분치를 리세트한 후, 접속 수단(21)은 타이밍 콘트롤러(22)에 의해 제7 실시에와 같이 제어되고, 제1, 제2 클록 신호 Sc1, Sc2에 기초하여 적분 시간이 설정된다. 아날로그 출력(15a, 15b)의 단자간 전압은 스위치(21a, 21b)가 온일 때는 Iref/C의 비율로 변화한다.

스위치(21a, 21b)가 기간 T1 동안 온하고, 다시 스위치(21a, 21b)가 기간 T2 동안 온한 후, 최종적으로 아날로그 출력(15a, 15b)의 전압은

(Iref/C)×(Ta+T2)

로 되어 디지탈 아날로그 변환이 행해진다.

이 제8 실시예에 있어서도, 제7 실시예와 같이 전 차동형의 연산 증폭기를 사용하여 적분 수단을 구성하고 있기 때문에, 회로 소자의 불완전성에 의한 오차를 방지할 수 있고, 잡음 특성을 향상시킬 수 있다.

이상의 제1∼제8 실시예에 있어서는 적분 수단으로서 연산증폭기를 사용한 것을 나타내었지만, 본 발명의 D/A 변환 장치는 이것에 한정되는 것은 아니며, 어떤 적분 수단을 사용한 것에도 실시 가능하다. 또, 상기 실시예에 있어서는 주기가 다른 클록 신호를 2 종류 사용한 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것은 아니며 클록 신호를 3 종류 이상 사용한 경우에 대해서도 역시 실시 가능하다.

이상 기술한 바와 같이, 본 발명을 사용하므로써, 1/△t보다도 훨씬 낮은 주파수의 클록 신호를 사용하여도 1/△t의 클록 신호를 사용한 것과 같은 아날로그 디지탈 변환을 실현할 수 있게 된다. 따라서, 사용 클록 주파수가 대폭 내려가 내부 논리 회로의 동작 주파수를 대폭 낮출 수 있게 된다. 일반적으로, 논리 회로의 소비 전력은 동작 속도가 감소하면 저하되므로, 본 발명을 사용하면 소비 전력을 대폭 저하시킬 수 있다. 또한, 동작 속도가 종래 방식에 비해 느려도 되므로, 고가의 반도체 장치를 사용할 필요가 없어서 비용을 절감할 수 있게 된다.

다음에, 제2도를 사용하여 기본 원리를 설명한 A/d 변환기의 구체적인 실시예에 대해 설명한다.

먼저, 본 발명의 A/D 변환기의 제1 실시예에 대해 제21도에 도시한다. 제21도에 있어서, 7은 기준 전압원, 21은 스위치(11, 21a)에 의해 구성되는 접속 수단, 1은 적분 수단, 12는 비교 수단, 22는 타이밍 콘트롤러, 23a, 23b는 제1, 제2 클록 회로, 24a, 24b는 제1, 제2 카운터, 25는 연산 수단으로서의 디코더, 16은 아날로그 입력,17은 디지탈 출력이다.

먼저, 아날로그 입력(16)을 부여하는 전압은 제1 스위치(11)을 온함으로써 적분 수단에 공급되고, 아날로그 입력의 값의 크기에 따라 적분된다. 다음에, 스위치(11)가 오프되고 제2 스위치(21a)를 온함으로써, 기준 전압에 의한 적분이 행해진다. 이 때의 적분 수단(1)의 출력을 제22도에 도시한다. 동도면에 도시한 바와 같이, 아날로그 입력의 적분에 대해 기준 전압에 의해 역 방향으로 적분되기 때문에, 적분 수단(1)의 출력은 2에서 0으로 되돌아간다. 이 때, 제2 의 클록 신호 Sc2를 리세트한다. 이것에 의해 제1 클록 신호 Sc1과 제2 클록 신호 Sc2에는 입력 전압에 의존하는 시간차가 부여된다. 이 때, 입력 전압 Vin은

Vin=Vref×(T2-T1)/T1

으로 구해진다. 여기에서, 제1 클록 신호 Sc1의 주기를 t1, 제2 클록 신호 Sc2의 주기를 t2로 하면

T2-T1=t1×n-t2×m (n, m은 정수)

으로 구해진다.

예컨대, 제22도에 있어서, 아날로그 입력치가 3.4인 경우에 대해 설명하고 있지만

n=17-3=14

m=4이고,

Vref=1/2·t1=10·t2=18 이라고 하면

Vin=(1/2)×(14×10-4×18)/10=3.4

로 된다. 즉, 제1, 제2 카운터(24a, 24b)의 출력을 근거로,상술한 연산을 연산 수단(25)으로 행함으로써 아날로그 디지탈 변환을 행할 수 있다.

본 실시예에 있어서는 T2-T1을 ｜p×t1-q×t2｜(p, q는 임의의 정수)의 최소치까지 변환의 분해능을 향상시킬 수 있기 때문에, 상술한 t1=10·t2=18의 예에서는

｜2×10-1×18｜=2

라는 값을 최소 단위로 하여 변환의 분해능을 향상시킬 수 있다.

이것에 대해 예컨대, 주기 t3=10의 단일 클록 신호를 사용한 종래 방식의 변환 장치에서는 그 클록의 주기 10보다도 높은 정밀도로 변환을 할 수 없으며, 변환 정밀도를 높이기 위해서는 클록 신호의 주파수를 높일 수 밖에 없다.

여기에서는 클록 신호의 조합으로서 t1=10·t2=18의 예에 대해 설명했지만, 주기가 다른 복수의 클록 신호의 조합에 의해 본 발명을 실시할 수도 있다.

특히, t1, t2의 차가 작을수록, 클록 신호의 주파수를 낮게 억제한 채 분해능을 비약적으로 향상시킬 수 있다.

또, 이상의 설명에서 제1 클록 신호 Sc1과 제2 클록 신호 Sc2의 상승에 주목하여 상승의 타이밍이 서로 같아지는 시각을 사용하여 시간을 계측하고 있지만, 클록의 상승, 하강의 어느 한 쪽이나 또는 양 쪽을 검출함으로써 변환 동작을 행할 수도 있다.

예컨대, 상술한 예에서는 t1=5, t2=9로 되어 ｜p×t1-q×t2｜의 최소치는 1로 되고, 또한 분해능이 개선되는 것을 알 수 있다. 즉, 이경우에는 변환 시간을 단축하고, 분해능을 향상시킬 수 있다.

또, 제1 클록 신호와 제2 클록 신호의 클록의 에지가 일치하는 점을 판정할 필요가 있지만, 제1 클록 신호와 제2 클록 신호의 위상 관계를 관측하는 방법에 의해 일치점을 판정할 수 있다.

예컨대, 제21도에 있어서의 적분 수단(1)의 출력과 비교 전위의 출력을 비교 수단(12)에 의해 비교하여 변환의 분해능에 대응하는 최소치보다 작아진 후에 클록의 에지가 일치하는 점을 판정할 경우에는 제22(b)도 및 제22(c)도에 도시한 바와 같이, 제1 클록 신호 Sc1 및 제2 클록 신호 Sc2의 위상 관계를 관측하고, 기간 T2 후에 제2 클록 신호 Sc2의 상승, 하강에 있어서의 제1 클록 신호 Sc1의 위상 상태가 반전한 시점을 일치점으로 판정하기로 한다. 이것에 의해 주기가 다른 클록신호의 에지의 일치점을 관측하는 것이 용이해진다.

제23도에 적분 수단의 구체적 구성예를 도시한다. 제23(a)도에 있어서, 2는 연산 증폭기, 3은 용량, 4는 저항이며, 이들에 의해 적분 수단(1)이 구성되어 있고, 7A는 입력전압이다. 또, 제23(b)도에 있어서, 2는 연산 증폭기, 3은 용량이고, 이들에 의해 적분 수단(1)이 구성되어 있으며, 70은 입력 전류이다. 또, 제23(b)도에 있어서, 2는 연산 증폭기, 3은 용량이며, 이들에 의해 적분 수단(1)이 구성되어 있고, 70은 입력 전류이다. 즉, 제23(a)도는 전압 입력형의 적분기의 구성이며, 제23(b)도는 전류 입력형의 적분기의 구성이다.

다음에, 제24도∼제28도에 따라 본 발명의 D/A 변환 장치, A/D 변환 장치에 대해 설명한다. 이 설명에 있어서는 동일 동작 원리의 D/A 변환 장치와, A/D 변환 장치가 쌍으로 되어 있으므로, 먼저 제24도에 도시한 D/A 변환 장치에 대해 설명한다.

제24도에 도시한 D/A 변환 장치의 기본 구성은 제5도에 도시한 D/A 변환 장치와 동일하다. 먼저, 리세트 스위치(5)를 접속함으로써 적분 수단(1)의 적분치를 클리어한다. 다음에, 접속 수단(21)의 제1 스위치(21a)를 접속하여 제1 기준 전압(7a)을 제1 클록 신호 Sc1을 사용하여 적분한다. 이어서, 제1 스위치(21a)를 개방하고, 제2 스위치(21b)를 접속하여 역극성의 제2 기준 전압(7b)을 제2 클록 신호 Sc2를 사용하여 적분한다. 이 동작을 반복해서 행하므로써, 제1 스위치(21a)를 오프했을 때의 출력은 (t2-t1)에 비례하여 내려간다.

이 때, 제1 기준치 Vref1, 최초의 제1 기준치(1)를 적분하는 시간을 T1, 정방향, 역방향으로 반복 적분하는 회수를 n으로 하면,

아날로그 출력 15=ref1·T1-(t2-t1)·ref1·n

으로 된다. 이 때의 적분 전압이 제25도의 특성도에 도시되어 있다. 제25(a)도는 적분 전압, 제25(b)도는 제1 클록 신호 Sc1의 위상 상태,제 25(c)도는 제2 클록 신호 Sc2의 위상 상태를 도시하고 있다. 제3(a)도의 적분 전압의 특성도와 비교하면, 제3(a)도에서는 먼저, 제1 클록 신호 Sc1을 사용해서 정리하여 적분을 행한 후, 제2 클록 신호 Sc2를 사용하여 적분을 행하는 것에 비해, 제25(a)도에서는 목표치에 대해 서서히 적분치를 근접시키도록 동작하기 때문에, 제3도의 방법보다도 적분치 진폭을 작게 할 수 있다.

한편, 동일한 동작 원리를 사용하여 A/D 변환기의 실시예를 제26도에 도시한다. 제26도에 있어서, 11, 21a는 접속 수단(21)을 구성하는 스위치, 1은 적분 수단, 7은 기준 전압 발생 회로, 12는 비교 수단, 22는 타이밍 콘트롤러, 23a,23b는 제1, 제2 클록 회로, 24a, 24b는 제1, 제2 카운터, 25는 연산 수단으로서의 디코더이며, 16은 아날로그 입력, 17은 디지탈 출력이다.

이 A/D 변환기의 동작을 제27도를 참조하여 설명한다. 아날로그 입력 신호의 전압 Vin은 제1 스위치(11)을 온함으로써, 제1 클록 신호 Sc1을 사용하여 적분 수단(1)에 의해 적분된다. 다음에, 제1 스위치(11)를 오프하고, 제2 스위치(21a)를 온함으로써 기준치 Vref를 역방향으로 적분한다. 이것에 의해 적분 수단의 출력은 반전한다. 그 후, 적분 수단의 출력의 부호가 반전하여 t1의 클록 펄스가 반전하고 있는 곳에서 제2 클록 신호 Sc2를 사용하여 1/2 주기만 적분을 행한다. 이 과정을 반복하고, 적분 수단의 출력은 반전하면서 0에 수속했을 때의 제1, 제2 클록 신호의 카운트수를 사용함으로써 아날로그 입력을 디지탈 출력으로 변환할 수 있다.

제1 클록 신호 Sc1의 주기 t1과 제2 클록 신호 Sc2의 주기 t2와의 사이에는 단위 클록당 ｜t1-t2｜의 시간차가 있기 때문에, Sc1과 Sc2로 1 클록씩 교대로 역방향으로 적분하면, 적분치는 (t2-t1)에 따른 값만큼 변동한다. 여기에서, 기준치를 Vref, 입력치를 Vin, 입력 적분 시간을 T1, 최초로 기준치 Vref를 역방향으로 적분하는 시간을 T2, 역방향 적분을 반복해서 행하는 회수를 n으로 하면,

Vin·T1=Vref·T2-Vref·(t2-t1)·n에서

Vin=Vref·T2-Vref·(t2-t1)·(/T1

으로 된다. 따라서, 이와 같이 연산을 연산 수단으로서의 디코더(25)로 행하므로써 변환 동작을 행할 수 있다.

이 실시예에 있어서는 기준 전압 발생 회로(7)를 사용하여 A/D 변환기를 구성하고 있지만, 전류 적분형의 적분 회로와 기준 전류 발생 회로를 사용하여 A/D 변환기를 구성할 수도 있다. 또, 적분 회로를 구성하는 연산 증폭기는 전 차동형을 사용하여 A/D 변환기를 구성할 수도 있다.

또, 본 발명의 A/D 변환 장치의 실시예를 제28도에 도시한다. 제28도에 있어서, 11a, 11b는 접속 수단(21A)을 구성하는 스위치, 21a∼21d는 접속 수단(21B)을 구성하는 스위치, 1은 용량(3a,3b)과 연산 증폭기(2)로 이루어진 적분 수단, 12는 비교기로 이루어진 비교 수단, 22는 시간 제어 수단으로서의 타이밍 콘트롤러, 23a, 23b는 제1, 제2 클록 회로, 24a, 24b는 제1, 제2 카운터 회로, 25는 연산 수단으로서의 디코더, 16은 아날로그 입력으로서의 전류 신호, 17은 디지탈 출력이다.

아날로그 입력으로서의 전류 신호(16)는 스위치(11a, 11b)를 접속함으로써, 제1 클록 신호 Sc1에 기초하여 적분 수단(1)으로 적분한다. 다음에, 상술한 실시예와 동일하게 스위치(11a, 11b)를 개방하고, 스위치(21a, 21b)를 접속함으로써 제1 클록 신호 Sc1에 기초하여 적분을 행하고, 또는 스위치(21c, 21d)를 접속함으로써 제2 클록 신호 Sc2에 기초하여 적분을 행한다.

이와 같이, 실시예에서는 적분 수단(1)을 구성하는 연산 증폭기(2)는 전 차동형의 연산 증폭기이며, 연산 증폭기(2)의 차동 출력을 각각 비교 수단(12)의 입력 단자에 접속하는 것이다. 적분 수단(1)을 차동 구성으로 함으로써, 차동 구성을 사용하지 않는 적분 수단(1)의 구성으로 함으로써 적분 방향의 전환에 의한 오차의 발생을 방지할 수 있다.

그리고, 본 실시예에 있어서는 아날로그 입력(16), 기준치 발생 회로(21)가 전류 출력으로 구성되어 있지만, 전압 적분형의 적분 회로와 기준 전압 발생 회로를 사용하여 A/D 변환기를 구성할 수도 있다.

이상을 정리하면 본 발명의 D/A 변환 장치 및 A/D 변환 장치는 전압 또는 전류에 관한 적어도 하나의 기준치를 생성하는 기준치 발생 회로, 디지탈 또는 아날로그 입력과 상기 기준치를 소정 시간마다 전환하여 접속하므로써 적분 시간을 제어하는 제어 회로 및 상기 제어 회로를 통해 소정 시간마다 순차적으로 전환되어 공급되는 상기 디지탈 또는 아날로그 입력에 상당하는 아날로그치와 상기 기준치를 각각 적분하여 아날로그 또는 디지탈 출력을 얻기 위한 적분치를 출력하는 적분 회로를 구비하고 있으며, 상기 제어 회로는 상기 아날로그 또는 디지탈 입력에 대응하는 아날로그치와 상기 기준치를 임의로 전환하여 상기 적분 회로에 공급하는 접속 요소와, 단위 시간당의 주기가 각각 다른 복수의 클록 신호를 생성하여 출력하는 복수의 클록 공급 회로와, 상기 복수의 클록 신호의 각각의 주기에 상당하는 시간에 따라서 상기 적분 회로의 적분치가 최소 간격으로 되도록 상기 접속 요소가 상기 기준치 또는 상기 아날로그치를 접속하는 시간을 제어하는 시간 제어 회로를 구비하고 있다.

그리고, 이 구성에 의해, 기준 클럭 신호의 주기 단위로 적분할 수 있는 적분치보다 작은 적분치를 표현할 수 있기 때문에 클록 신호의 주파수를 높이는 일없이 변환의 분해능을 개선할 수 있다.

본 발명에서는 적분형의 D/A, A/D 변환 장치에 있어서, 기준 클록의 주기로 정해지는 적분치보다도 작은 적분치를 표현할 수 있으므로, 클록 주파수를 높이는 일없이 변환의 분해능을 향상시킬 수 있다.

Claims (8)

1. 적어도 하나의 기준치를 발생하는 기준치 발생 수단과, 외부에서 공급되는 디지탈 입력치 또는 아날로그 입력치와 상기 기준치 발생 수단에 의하여 생성된 상기 기준치를 소정 시간마다 전환하여 적분 수단에 접속함으로써 적분 시간을 제어하는 제어 수단과, 상기 제어 수단을 통하여 소정 시간마다 전환되어 공급되는 상기 디지탈 입력치 또는 아날로그 입력치에 상당하는 아날로그치 및 상기 기준치를 적분하여 아날로그 출력 또는 디지탈 출력을 얻기 위한 적분치를 출력하는 적분 수단을 구비한 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치에 있어서, 상기 제어 수단은 단위 시간당의 주기가 각각 다른 클록 신호를 생성하는 복수의 클록 신호 공급 수단을 구비하고, 상기 디지탈 입력치 또는 아날로그 입력치에 따라서 상기 주기가 다른 클록 신호를 조합하여 적분 시간을 설정하며, 상기 클록 신호 공급 수단의 하나의 클록의 단위 주기로 적분한 적분치보다도 작은 적분치를 출력하는 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
2. 기준치 발생 수단과, 상기 기준치를 적분하는 적분 수단과, 이 적분 수단과 상기 기준치 발생 수단을 접속하는 접속 수단으로 이루어지고, 디지탈 입력치 또는 아날로그 입력치에 따른 접속 시간에서 상기 기준치 발생 수단과 적분 수단을 접속함으로써 적분 수단의 적분치에 기초하여 아날로그 출력 또는 디지탈 출력을 출력하는 D/A 변환 장치 및 A/D 변환 장치에 있어서, 단위 시간이 다른 복수의 기준 클록을 발생하는 시간 제어 수단을 구비하고, 상기 디지탈 입력치 또는 아날로그 입력치에 따라서 상기 복수의 기준 클록을 조합시킴으로써 상기 접속 수단의 접속 시간을 설정하며, 단일 기준 클록의 단위 시간으로 적분한 때의 적분치보다도 작은 적분치를 아날로그 출력으로 할 수 있도록 구성한 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
3. 제1항에 있어서, 상기 시간 제어 수단은 주기가 t1인 제1 기준 클록과 주기가 t2인 제2 기준 클록을 발생하고, ｜p·t1-q·t2｜(단, p, q는 정수)의 최소 시간과 같은 접속 시간으로 적분한 때의 적분치를 최소 아날로그 출력 또는 최소 디지탈 출력으로 할 수 있도록 구성한 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
4. 제2항에 있어서, 상기 시간 제어 수단은 주기가 t1인 제1 기준 클록과 주기가 t2인 제2 기준 클록을 발생하고, ｜p·t1-q·t2｜(단, p, q는 정수)의 최소 시간과 같은 접속 시간으로 적분한 때의 적분치를 최소 아날로그 출력 또는 최소 디지탈 출력으로 할 수 있도록 구성한 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
5. 제1항에 있어서, 상기 기준치 발생 수단은 정부의 방향이 상이한 복수의 기준치를 발생하고 제1 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t1인 제1 기준 클록을 사용하여 접속하고, 제2 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t2인 제2 기준 클록을 사용하여 접속하는 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
6. 제2항에 있어서, 상기 기준치 발생 수단은 정부의 방향이 상이한 복수의 기준치를 발생하고, 제1 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t1인 제1 기준 클록을 사용하여 접속하고, 제2 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t2인 제2 기준 클록을 사용하여 접속하는 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
7. 제1항 또는 제3항에 있어서, 상기 기준치 발생 수단은 정부의 방향이 상이한 복수의 기준치를 발생하고, 제1 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t1인 제1 기준 클록을 사용하여 접속하고, 제2 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t2인 제2 기준 클록을 사용하여 접속하는 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.
8. 제2항 또는 제4항에 있어서, 상기 기준치 발생 수단은 정부의 방향이 상이한 복수의 기준치를 발생하고, 제1 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t1인 제1 기준 클록을 사용하여 접속하고, 제2 기준치를 발생하는 상기 기준치 발생 수단과 상기 적분 수단을 접속할 때에는 주기가 t2인 제2 기준 클록을 사용하여 접속하는 것을 특징으로 하는 D/A 변환 장치 및 A/D 변환 장치.