JPH104143A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH104143A JPH104143A JP8154246A JP15424696A JPH104143A JP H104143 A JPH104143 A JP H104143A JP 8154246 A JP8154246 A JP 8154246A JP 15424696 A JP15424696 A JP 15424696A JP H104143 A JPH104143 A JP H104143A
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- JP
- Japan
- Prior art keywords
- type
- region
- dsa
- conductivity type
- mosfet
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ２つのＭＯＳＦＥＴ素子を共通の島領域内に
集積化して共通ドレインとすることによりドレイン抵抗
を減じて回路損失の低減を図る。 【解決手段】 基板１１上に形成したエピタキシャル層
１２を分離して島領域１５を形成し、島領域１５表面に
Ｐ型の拡散領域１６ａ、１６ｂ、ソース領域１７、そし
てゲート電極１８ａ、１８ｂを形成する。電極配線によ
り第１と第２のＭＯＳＦＥＴ素子５、６を形成する。島
領域１５を共通ドレインとすることにより両者のドレイ
ン接続を実現する。
集積化して共通ドレインとすることによりドレイン抵抗
を減じて回路損失の低減を図る。 【解決手段】 基板１１上に形成したエピタキシャル層
１２を分離して島領域１５を形成し、島領域１５表面に
Ｐ型の拡散領域１６ａ、１６ｂ、ソース領域１７、そし
てゲート電極１８ａ、１８ｂを形成する。電極配線によ
り第１と第２のＭＯＳＦＥＴ素子５、６を形成する。島
領域１５を共通ドレインとすることにより両者のドレイ
ン接続を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、リチウムイオン、
ニッケル水素などの充電可能な２次電池の充電回路に使
われるＤＳＡ型のＭＯＳＦＥＴ素子を集積化した半導体
集積回路に関する。
ニッケル水素などの充電可能な２次電池の充電回路に使
われるＤＳＡ型のＭＯＳＦＥＴ素子を集積化した半導体
集積回路に関する。
【０００２】
【従来の技術】リチウムイオン、ニッケル水素などの充
電可能な２次電池は、ニッケルカドミウム電池に比べて
容量を大きくできる反面、過電圧、過電流、過充電によ
り電池性能が大幅に低下する欠点を合わせ持つ。そのた
め２次電池の端子間電圧を常時監視し、前記過充電等か
ら前記２次電池を保護するための制御回路を具備する必
要がある。そして、制御用のＩＣと共に電圧駆動が可能
なＤＳＡ（Double Diffused Self Alignment）型の
パワーＭＯＳＦＥＴ素子を電池パック内に内蔵し、前記
パワーＭＯＳＦＥＴで２次電池の充放電流を制御するこ
とで電子機器の低消費電力化を図ることが多い。
電可能な２次電池は、ニッケルカドミウム電池に比べて
容量を大きくできる反面、過電圧、過電流、過充電によ
り電池性能が大幅に低下する欠点を合わせ持つ。そのた
め２次電池の端子間電圧を常時監視し、前記過充電等か
ら前記２次電池を保護するための制御回路を具備する必
要がある。そして、制御用のＩＣと共に電圧駆動が可能
なＤＳＡ（Double Diffused Self Alignment）型の
パワーＭＯＳＦＥＴ素子を電池パック内に内蔵し、前記
パワーＭＯＳＦＥＴで２次電池の充放電流を制御するこ
とで電子機器の低消費電力化を図ることが多い。
【０００３】電池パック内に内蔵される回路の一例を図
３に示す。図中、１は制御用のＩＣ、２はリチウムイオ
ン電池、３及び４は電池パック外部に導出される正極端
子及び負極端子、５及び６は第１及び第２のＭＯＳＦＥ
Ｔ素子である。第１と第２のＭＯＳＦＥＴ素子５、６は
ドレインを共通接続しており、各々のゲートは制御用Ｉ
Ｃ１の制御端子に接続されている。そして、前記過電
圧、過電流、過充電時には制御ＩＣからの制御信号を受
けて第１と第２のＭＯＳＦＥＴ素子５、６の両方又はど
ちらか一方がＯＦＦする事により、リチウムイオン電池
２に流れる電流をカットして電池を保護するような動作
を行う。
３に示す。図中、１は制御用のＩＣ、２はリチウムイオ
ン電池、３及び４は電池パック外部に導出される正極端
子及び負極端子、５及び６は第１及び第２のＭＯＳＦＥ
Ｔ素子である。第１と第２のＭＯＳＦＥＴ素子５、６は
ドレインを共通接続しており、各々のゲートは制御用Ｉ
Ｃ１の制御端子に接続されている。そして、前記過電
圧、過電流、過充電時には制御ＩＣからの制御信号を受
けて第１と第２のＭＯＳＦＥＴ素子５、６の両方又はど
ちらか一方がＯＦＦする事により、リチウムイオン電池
２に流れる電流をカットして電池を保護するような動作
を行う。
【０００４】
【発明が解決しようとする課題】図３の回路において、
リチウムイオン電池２が放電動作を行う時、第１と第２
のＭＯＳＦＥＴ素子５、６に図示矢印ｉのような動作電
流を流すことになる。この時の抵抗成分Ｒは、ＭＯＳＦ
ＥＴ素子５、６のＯＮ抵抗や配線抵抗等により決まるも
のであるが、この値が大きいと前記動作電流により発熱
し、該発熱は動作電流の損失となるので、２次電池の電
池寿命を低下させることになる。そのため、抵抗成分Ｒ
を低下させることが電池寿命を延ばす鍵になっていた。
リチウムイオン電池２が放電動作を行う時、第１と第２
のＭＯＳＦＥＴ素子５、６に図示矢印ｉのような動作電
流を流すことになる。この時の抵抗成分Ｒは、ＭＯＳＦ
ＥＴ素子５、６のＯＮ抵抗や配線抵抗等により決まるも
のであるが、この値が大きいと前記動作電流により発熱
し、該発熱は動作電流の損失となるので、２次電池の電
池寿命を低下させることになる。そのため、抵抗成分Ｒ
を低下させることが電池寿命を延ばす鍵になっていた。
【０００５】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、第１と第２のＭＯＳＦＥＴ素
子を１チップ化したものであり、且つ、第１と第２のＭ
ＯＳＦＥＴ素子を共通の島領域内部に形成し、島領域を
共通ドレインとして互いのドレインを接続し、アルミ電
極を省略することにより、抵抗成分を大幅に低減して電
池寿命を改善できる半導体装置を提供するものである。
題に鑑みなされたもので、第１と第２のＭＯＳＦＥＴ素
子を１チップ化したものであり、且つ、第１と第２のＭ
ＯＳＦＥＴ素子を共通の島領域内部に形成し、島領域を
共通ドレインとして互いのドレインを接続し、アルミ電
極を省略することにより、抵抗成分を大幅に低減して電
池寿命を改善できる半導体装置を提供するものである。
【０００６】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明による半導体集積回路
を示す断面図、図２はその平面図である。まずは縦型の
ＤＳＡ型ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）を図示してあ
る。なお、図５中の符号と一致する箇所には同じ符号を
付している。
ら詳細に説明する。図１は本発明による半導体集積回路
を示す断面図、図２はその平面図である。まずは縦型の
ＤＳＡ型ＭＯＳＦＥＴ（Ｖ−ＤＭＯＳ）を図示してあ
る。なお、図５中の符号と一致する箇所には同じ符号を
付している。
【０００７】同図において、１１はＰ型の単結晶シリコ
ン半導体基板、１２は基板１１の上に気相成長して形成
したＮ‐型のエピタキシャル層、１３は基板１１とエピ
タキシャル層１２との間に埋め込んで形成したＮ＋型の
埋め込み層、１４はエピタキシャル層１２を貫通してエ
ピタキシャル層１２を複数の島領域１５に形成するＰ＋
型の分離領域、１６ａ、１６ｂは島領域１５の表面に形
成した複数のＰ型拡散領域、１７はＰ型拡散領域１６の
表面に形成したＮ＋型のソース領域、１８ａ、１８ｂは
ソース領域１７近傍の上に形成したポリシリコンゲート
電極、１９はソース領域１７とＰ型拡散領域１６の両方
にオーミックコンタクトするソース電極、２０はアルミ
ゲート電極、２１はＬＯＣＯＳ酸化膜である。
ン半導体基板、１２は基板１１の上に気相成長して形成
したＮ‐型のエピタキシャル層、１３は基板１１とエピ
タキシャル層１２との間に埋め込んで形成したＮ＋型の
埋め込み層、１４はエピタキシャル層１２を貫通してエ
ピタキシャル層１２を複数の島領域１５に形成するＰ＋
型の分離領域、１６ａ、１６ｂは島領域１５の表面に形
成した複数のＰ型拡散領域、１７はＰ型拡散領域１６の
表面に形成したＮ＋型のソース領域、１８ａ、１８ｂは
ソース領域１７近傍の上に形成したポリシリコンゲート
電極、１９はソース領域１７とＰ型拡散領域１６の両方
にオーミックコンタクトするソース電極、２０はアルミ
ゲート電極、２１はＬＯＣＯＳ酸化膜である。
【０００８】ゲート電極１８ａとＰ型拡散領域１８ａが
第１のＭＯＳＦＥＴ素子５を構成し、同じくゲート電極
１８ｂとＰ型拡散領域１８ｂが第２のＭＯＳＦＥＴ素子
６を構成する。具体的には同じ島領域１５内に単位ＭＯ
Ｓセルが多数個作られ、これらがアルミ電極により並列
接続されて大きな２つのＭＯＳＦＥＴ素子５、６を構成
する。隣接するＰ型拡散領域１６ａ、１６ｂの間にはＬ
ＯＣＯＳ酸化膜が形成される。
第１のＭＯＳＦＥＴ素子５を構成し、同じくゲート電極
１８ｂとＰ型拡散領域１８ｂが第２のＭＯＳＦＥＴ素子
６を構成する。具体的には同じ島領域１５内に単位ＭＯ
Ｓセルが多数個作られ、これらがアルミ電極により並列
接続されて大きな２つのＭＯＳＦＥＴ素子５、６を構成
する。隣接するＰ型拡散領域１６ａ、１６ｂの間にはＬ
ＯＣＯＳ酸化膜が形成される。
【０００９】第１のＭＯＳＦＥＴ素子５のゲート電極１
８ａはＩＣ表面を引き回されて同じＩＣ内部の別の箇所
に形成した制御回路の制御端子Ｇ１に接続される（図５
参照）。同じく第１のＭＯＳＦＥＴ素子６のソース電極
１９はＩＣ表面の外部接続パッドＳ１に接続され、電源
パックとしては２次電池２の負極端子に接続される。２
次電池２の負極端子は電源パックの正極端子３となる。
８ａはＩＣ表面を引き回されて同じＩＣ内部の別の箇所
に形成した制御回路の制御端子Ｇ１に接続される（図５
参照）。同じく第１のＭＯＳＦＥＴ素子６のソース電極
１９はＩＣ表面の外部接続パッドＳ１に接続され、電源
パックとしては２次電池２の負極端子に接続される。２
次電池２の負極端子は電源パックの正極端子３となる。
【００１０】第２のＭＯＳＦＥＴ素子６のゲート電極１
８ｂはＩＣ表面を引き回されて同じＩＣ内部の別の箇所
に形成した制御回路の制御端子Ｇ２に接続される。同じ
く第２のＭＯＳＦＥＴ素子６のソース電極１９はＩＣ表
面の外部接続パッドＳ２に接続され、電源パックの正極
端子４となる。図２を参照して、ゲート電極１８ａとゲ
ート電極１８ｂとは櫛歯状に形成され、互いにかみ合う
ようにし配置することで、第１のＭＯＳＦＥＴＴ素子５
を構成するセルと第２のＭＯＳＦＥＴ素子６を構成する
セルとが互い違いに隣接するように配置している。
８ｂはＩＣ表面を引き回されて同じＩＣ内部の別の箇所
に形成した制御回路の制御端子Ｇ２に接続される。同じ
く第２のＭＯＳＦＥＴ素子６のソース電極１９はＩＣ表
面の外部接続パッドＳ２に接続され、電源パックの正極
端子４となる。図２を参照して、ゲート電極１８ａとゲ
ート電極１８ｂとは櫛歯状に形成され、互いにかみ合う
ようにし配置することで、第１のＭＯＳＦＥＴＴ素子５
を構成するセルと第２のＭＯＳＦＥＴ素子６を構成する
セルとが互い違いに隣接するように配置している。
【００１１】第１のＭＯＳＦＥＴ素子５と、第２のＭＯ
ＳＦＥＴ素子６は、一つの島領域１５を共通ドレインと
して一つの島領域１５内に形成される。図４の回路図に
従えば、両者のドレインは電気的に接続されていればよ
く、他に接続箇所がないので、島領域１５表面にドレイ
ン電極を導出する必要はない。本発明によれば、第１と
第２のＭＯＳＦＥＴ素子５、６を集積化したことにより
電流パスが短くなるのでドレイン接続に要する電気抵抗
を減じることができる。さらに第１と第２のＭＯＳＦＥ
Ｔ素子５、６を共通の島領域１５に形成したことによ
り、島領域１５を共通ドレインにできるので、ドレイン
接続のアルミ電極を不要として電流パスを短くでき、例
えば両者を別々の島領域１５に形成して電極接続する場
合に比べてアルミ電極の引き回しが無い分、ドレイン接
続に要する電気抵抗を大幅に減じることができる。
ＳＦＥＴ素子６は、一つの島領域１５を共通ドレインと
して一つの島領域１５内に形成される。図４の回路図に
従えば、両者のドレインは電気的に接続されていればよ
く、他に接続箇所がないので、島領域１５表面にドレイ
ン電極を導出する必要はない。本発明によれば、第１と
第２のＭＯＳＦＥＴ素子５、６を集積化したことにより
電流パスが短くなるのでドレイン接続に要する電気抵抗
を減じることができる。さらに第１と第２のＭＯＳＦＥ
Ｔ素子５、６を共通の島領域１５に形成したことによ
り、島領域１５を共通ドレインにできるので、ドレイン
接続のアルミ電極を不要として電流パスを短くでき、例
えば両者を別々の島領域１５に形成して電極接続する場
合に比べてアルミ電極の引き回しが無い分、ドレイン接
続に要する電気抵抗を大幅に減じることができる。
【００１２】図３と図４はＭＯＳＦＥＴ素子として横型
のＤＳＡ型ＭＯＳＦＥＴ（Ｌ−ＤＭＯＳ）を形成した場
合の実施の形態を示す断面図と平面図である。同じ箇所
には同じ符号を伏して説明を省略する。図１の縦型と異
なりドレイン電流を基板１１と水平方向に流すので、島
領域１５表面にドレイン領域２２を具備する。Ｐ型拡散
領域１６ａ、ドレイン領域２２、Ｐ型拡散領域１６ｂ、
ドレイン領域２２、Ｐ型拡散領域１６ａ、と言うように
交互に配置する。ドレイン領域２２は電流パスの抵抗値
を下げる働きをする。先の形態と同様にドレイン電極は
必要ない。本実施の形態においても、島領域１５を共通
ドレインとすることにより電流パスを最短にできるの
で、ドレイン接続に要する電気抵抗を大幅に減じること
ができる。
のＤＳＡ型ＭＯＳＦＥＴ（Ｌ−ＤＭＯＳ）を形成した場
合の実施の形態を示す断面図と平面図である。同じ箇所
には同じ符号を伏して説明を省略する。図１の縦型と異
なりドレイン電流を基板１１と水平方向に流すので、島
領域１５表面にドレイン領域２２を具備する。Ｐ型拡散
領域１６ａ、ドレイン領域２２、Ｐ型拡散領域１６ｂ、
ドレイン領域２２、Ｐ型拡散領域１６ａ、と言うように
交互に配置する。ドレイン領域２２は電流パスの抵抗値
を下げる働きをする。先の形態と同様にドレイン電極は
必要ない。本実施の形態においても、島領域１５を共通
ドレインとすることにより電流パスを最短にできるの
で、ドレイン接続に要する電気抵抗を大幅に減じること
ができる。
【００１３】
【発明の効果】以上に説明したとおり、本発明によれ
ば、第１と第２のＭＯＳＦＥＴ素子５、６を共通の島領
域１５内に配置し、島領域１５を共通ドレインとするこ
とにより両者のドレインを接続したので、ドレイン接続
に伴う電流経路の抵抗成分を大幅に減じることができ
る。従って図５の抵抗成分Ｒを大幅に減じることができ
るので、動作に伴う発熱を減じ損失を低減できるので２
次電池の電池寿命を延長できる利点を有する。さらにド
レイン電極を引き回す必要が無くなるので、アルミ配線
を簡素化して面積の縮小を図ることができる。
ば、第１と第２のＭＯＳＦＥＴ素子５、６を共通の島領
域１５内に配置し、島領域１５を共通ドレインとするこ
とにより両者のドレインを接続したので、ドレイン接続
に伴う電流経路の抵抗成分を大幅に減じることができ
る。従って図５の抵抗成分Ｒを大幅に減じることができ
るので、動作に伴う発熱を減じ損失を低減できるので２
次電池の電池寿命を延長できる利点を有する。さらにド
レイン電極を引き回す必要が無くなるので、アルミ配線
を簡素化して面積の縮小を図ることができる。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図４】本発明の第２の実施の形態を説明するための平
面図である。
面図である。
【図５】従来例を説明するための回路図である。
Claims (3)
- 【請求項１】 ドレインが互いに接続され、２次電池に
直列に接続されると共に前記２次電池の充放電を制御す
る少なくとも２つのＤＳＡ（Double Diffused Self
Alignment）型ＭＯＳトランジスタを具備する半導体装
置であって、 一導電型の半導体基板の上に形成した逆導電型のエピタ
キシャル層を一導電型の分離領域により接合分離して島
領域とし、 １つの前記島領域に、チャンネルとなる一導電型の拡散
領域と逆導電型のソース領域及びゲート電極を形成して
前記２つのＤＳＡ型ＭＯＳトランジスタを形成し、 前記２つのトランジスタの第１のゲートと第２のゲート
の間に逆導電型の共通ドレイン領域を設けて、前記２つ
のトランジスタのドレインを互いに接続したことを特徴
とする半導体集積回路。 - 【請求項２】 前記ＤＳＡ型ＭＯＳトランジスタが縦型
のＤＳＡ型ＭＯＳＦＥＴであることを特徴とする請求項
１記載の半導体集積回路。 - 【請求項３】 前記ＤＳＡ型ＭＯＳトランジスタが横型
のＤＳＡ型ＭＯＳＦＥＴであることを特徴とする請求項
１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154246A JPH104143A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8154246A JPH104143A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104143A true JPH104143A (ja) | 1998-01-06 |
Family
ID=15580034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154246A Pending JPH104143A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH104143A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164737A (ja) * | 1998-11-26 | 2000-06-16 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2002176108A (ja) * | 2000-12-06 | 2002-06-21 | Ricoh Co Ltd | 半導体装置及びリチウムイオン電池パック |
| US6864550B2 (en) | 2003-03-10 | 2005-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100710433B1 (ko) * | 2004-03-03 | 2007-04-24 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1996
- 1996-06-14 JP JP8154246A patent/JPH104143A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164737A (ja) * | 1998-11-26 | 2000-06-16 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2002176108A (ja) * | 2000-12-06 | 2002-06-21 | Ricoh Co Ltd | 半導体装置及びリチウムイオン電池パック |
| US6864550B2 (en) | 2003-03-10 | 2005-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| KR100710433B1 (ko) * | 2004-03-03 | 2007-04-24 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| US7327007B2 (en) | 2004-03-03 | 2008-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high breakdown voltage |
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