JPH104143A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH104143A JPH104143A JP8154246A JP15424696A JPH104143A JP H104143 A JPH104143 A JP H104143A JP 8154246 A JP8154246 A JP 8154246A JP 15424696 A JP15424696 A JP 15424696A JP H104143 A JPH104143 A JP H104143A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- dsa
- conductivity type
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 2つのMOSFET素子を共通の島領域内に
集積化して共通ドレインとすることによりドレイン抵抗
を減じて回路損失の低減を図る。 【解決手段】 基板11上に形成したエピタキシャル層
12を分離して島領域15を形成し、島領域15表面に
P型の拡散領域16a、16b、ソース領域17、そし
てゲート電極18a、18bを形成する。電極配線によ
り第1と第2のMOSFET素子5、6を形成する。島
領域15を共通ドレインとすることにより両者のドレイ
ン接続を実現する。
集積化して共通ドレインとすることによりドレイン抵抗
を減じて回路損失の低減を図る。 【解決手段】 基板11上に形成したエピタキシャル層
12を分離して島領域15を形成し、島領域15表面に
P型の拡散領域16a、16b、ソース領域17、そし
てゲート電極18a、18bを形成する。電極配線によ
り第1と第2のMOSFET素子5、6を形成する。島
領域15を共通ドレインとすることにより両者のドレイ
ン接続を実現する。
Description
【0001】
【発明の属する技術分野】本発明は、リチウムイオン、
ニッケル水素などの充電可能な2次電池の充電回路に使
われるDSA型のMOSFET素子を集積化した半導体
集積回路に関する。
ニッケル水素などの充電可能な2次電池の充電回路に使
われるDSA型のMOSFET素子を集積化した半導体
集積回路に関する。
【0002】
【従来の技術】リチウムイオン、ニッケル水素などの充
電可能な2次電池は、ニッケルカドミウム電池に比べて
容量を大きくできる反面、過電圧、過電流、過充電によ
り電池性能が大幅に低下する欠点を合わせ持つ。そのた
め2次電池の端子間電圧を常時監視し、前記過充電等か
ら前記2次電池を保護するための制御回路を具備する必
要がある。そして、制御用のICと共に電圧駆動が可能
なDSA(Double Diffused Self Alignment)型の
パワーMOSFET素子を電池パック内に内蔵し、前記
パワーMOSFETで2次電池の充放電流を制御するこ
とで電子機器の低消費電力化を図ることが多い。
電可能な2次電池は、ニッケルカドミウム電池に比べて
容量を大きくできる反面、過電圧、過電流、過充電によ
り電池性能が大幅に低下する欠点を合わせ持つ。そのた
め2次電池の端子間電圧を常時監視し、前記過充電等か
ら前記2次電池を保護するための制御回路を具備する必
要がある。そして、制御用のICと共に電圧駆動が可能
なDSA(Double Diffused Self Alignment)型の
パワーMOSFET素子を電池パック内に内蔵し、前記
パワーMOSFETで2次電池の充放電流を制御するこ
とで電子機器の低消費電力化を図ることが多い。
【0003】電池パック内に内蔵される回路の一例を図
3に示す。図中、1は制御用のIC、2はリチウムイオ
ン電池、3及び4は電池パック外部に導出される正極端
子及び負極端子、5及び6は第1及び第2のMOSFE
T素子である。第1と第2のMOSFET素子5、6は
ドレインを共通接続しており、各々のゲートは制御用I
C1の制御端子に接続されている。そして、前記過電
圧、過電流、過充電時には制御ICからの制御信号を受
けて第1と第2のMOSFET素子5、6の両方又はど
ちらか一方がOFFする事により、リチウムイオン電池
2に流れる電流をカットして電池を保護するような動作
を行う。
3に示す。図中、1は制御用のIC、2はリチウムイオ
ン電池、3及び4は電池パック外部に導出される正極端
子及び負極端子、5及び6は第1及び第2のMOSFE
T素子である。第1と第2のMOSFET素子5、6は
ドレインを共通接続しており、各々のゲートは制御用I
C1の制御端子に接続されている。そして、前記過電
圧、過電流、過充電時には制御ICからの制御信号を受
けて第1と第2のMOSFET素子5、6の両方又はど
ちらか一方がOFFする事により、リチウムイオン電池
2に流れる電流をカットして電池を保護するような動作
を行う。
【0004】
【発明が解決しようとする課題】図3の回路において、
リチウムイオン電池2が放電動作を行う時、第1と第2
のMOSFET素子5、6に図示矢印iのような動作電
流を流すことになる。この時の抵抗成分Rは、MOSF
ET素子5、6のON抵抗や配線抵抗等により決まるも
のであるが、この値が大きいと前記動作電流により発熱
し、該発熱は動作電流の損失となるので、2次電池の電
池寿命を低下させることになる。そのため、抵抗成分R
を低下させることが電池寿命を延ばす鍵になっていた。
リチウムイオン電池2が放電動作を行う時、第1と第2
のMOSFET素子5、6に図示矢印iのような動作電
流を流すことになる。この時の抵抗成分Rは、MOSF
ET素子5、6のON抵抗や配線抵抗等により決まるも
のであるが、この値が大きいと前記動作電流により発熱
し、該発熱は動作電流の損失となるので、2次電池の電
池寿命を低下させることになる。そのため、抵抗成分R
を低下させることが電池寿命を延ばす鍵になっていた。
【0005】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、第1と第2のMOSFET素
子を1チップ化したものであり、且つ、第1と第2のM
OSFET素子を共通の島領域内部に形成し、島領域を
共通ドレインとして互いのドレインを接続し、アルミ電
極を省略することにより、抵抗成分を大幅に低減して電
池寿命を改善できる半導体装置を提供するものである。
題に鑑みなされたもので、第1と第2のMOSFET素
子を1チップ化したものであり、且つ、第1と第2のM
OSFET素子を共通の島領域内部に形成し、島領域を
共通ドレインとして互いのドレインを接続し、アルミ電
極を省略することにより、抵抗成分を大幅に低減して電
池寿命を改善できる半導体装置を提供するものである。
【0006】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図1は本発明による半導体集積回路
を示す断面図、図2はその平面図である。まずは縦型の
DSA型MOSFET(V−DMOS)を図示してあ
る。なお、図5中の符号と一致する箇所には同じ符号を
付している。
ら詳細に説明する。図1は本発明による半導体集積回路
を示す断面図、図2はその平面図である。まずは縦型の
DSA型MOSFET(V−DMOS)を図示してあ
る。なお、図5中の符号と一致する箇所には同じ符号を
付している。
【0007】同図において、11はP型の単結晶シリコ
ン半導体基板、12は基板11の上に気相成長して形成
したN‐型のエピタキシャル層、13は基板11とエピ
タキシャル層12との間に埋め込んで形成したN+型の
埋め込み層、14はエピタキシャル層12を貫通してエ
ピタキシャル層12を複数の島領域15に形成するP+
型の分離領域、16a、16bは島領域15の表面に形
成した複数のP型拡散領域、17はP型拡散領域16の
表面に形成したN+型のソース領域、18a、18bは
ソース領域17近傍の上に形成したポリシリコンゲート
電極、19はソース領域17とP型拡散領域16の両方
にオーミックコンタクトするソース電極、20はアルミ
ゲート電極、21はLOCOS酸化膜である。
ン半導体基板、12は基板11の上に気相成長して形成
したN‐型のエピタキシャル層、13は基板11とエピ
タキシャル層12との間に埋め込んで形成したN+型の
埋め込み層、14はエピタキシャル層12を貫通してエ
ピタキシャル層12を複数の島領域15に形成するP+
型の分離領域、16a、16bは島領域15の表面に形
成した複数のP型拡散領域、17はP型拡散領域16の
表面に形成したN+型のソース領域、18a、18bは
ソース領域17近傍の上に形成したポリシリコンゲート
電極、19はソース領域17とP型拡散領域16の両方
にオーミックコンタクトするソース電極、20はアルミ
ゲート電極、21はLOCOS酸化膜である。
【0008】ゲート電極18aとP型拡散領域18aが
第1のMOSFET素子5を構成し、同じくゲート電極
18bとP型拡散領域18bが第2のMOSFET素子
6を構成する。具体的には同じ島領域15内に単位MO
Sセルが多数個作られ、これらがアルミ電極により並列
接続されて大きな2つのMOSFET素子5、6を構成
する。隣接するP型拡散領域16a、16bの間にはL
OCOS酸化膜が形成される。
第1のMOSFET素子5を構成し、同じくゲート電極
18bとP型拡散領域18bが第2のMOSFET素子
6を構成する。具体的には同じ島領域15内に単位MO
Sセルが多数個作られ、これらがアルミ電極により並列
接続されて大きな2つのMOSFET素子5、6を構成
する。隣接するP型拡散領域16a、16bの間にはL
OCOS酸化膜が形成される。
【0009】第1のMOSFET素子5のゲート電極1
8aはIC表面を引き回されて同じIC内部の別の箇所
に形成した制御回路の制御端子G1に接続される(図5
参照)。同じく第1のMOSFET素子6のソース電極
19はIC表面の外部接続パッドS1に接続され、電源
パックとしては2次電池2の負極端子に接続される。2
次電池2の負極端子は電源パックの正極端子3となる。
8aはIC表面を引き回されて同じIC内部の別の箇所
に形成した制御回路の制御端子G1に接続される(図5
参照)。同じく第1のMOSFET素子6のソース電極
19はIC表面の外部接続パッドS1に接続され、電源
パックとしては2次電池2の負極端子に接続される。2
次電池2の負極端子は電源パックの正極端子3となる。
【0010】第2のMOSFET素子6のゲート電極1
8bはIC表面を引き回されて同じIC内部の別の箇所
に形成した制御回路の制御端子G2に接続される。同じ
く第2のMOSFET素子6のソース電極19はIC表
面の外部接続パッドS2に接続され、電源パックの正極
端子4となる。図2を参照して、ゲート電極18aとゲ
ート電極18bとは櫛歯状に形成され、互いにかみ合う
ようにし配置することで、第1のMOSFETT素子5
を構成するセルと第2のMOSFET素子6を構成する
セルとが互い違いに隣接するように配置している。
8bはIC表面を引き回されて同じIC内部の別の箇所
に形成した制御回路の制御端子G2に接続される。同じ
く第2のMOSFET素子6のソース電極19はIC表
面の外部接続パッドS2に接続され、電源パックの正極
端子4となる。図2を参照して、ゲート電極18aとゲ
ート電極18bとは櫛歯状に形成され、互いにかみ合う
ようにし配置することで、第1のMOSFETT素子5
を構成するセルと第2のMOSFET素子6を構成する
セルとが互い違いに隣接するように配置している。
【0011】第1のMOSFET素子5と、第2のMO
SFET素子6は、一つの島領域15を共通ドレインと
して一つの島領域15内に形成される。図4の回路図に
従えば、両者のドレインは電気的に接続されていればよ
く、他に接続箇所がないので、島領域15表面にドレイ
ン電極を導出する必要はない。本発明によれば、第1と
第2のMOSFET素子5、6を集積化したことにより
電流パスが短くなるのでドレイン接続に要する電気抵抗
を減じることができる。さらに第1と第2のMOSFE
T素子5、6を共通の島領域15に形成したことによ
り、島領域15を共通ドレインにできるので、ドレイン
接続のアルミ電極を不要として電流パスを短くでき、例
えば両者を別々の島領域15に形成して電極接続する場
合に比べてアルミ電極の引き回しが無い分、ドレイン接
続に要する電気抵抗を大幅に減じることができる。
SFET素子6は、一つの島領域15を共通ドレインと
して一つの島領域15内に形成される。図4の回路図に
従えば、両者のドレインは電気的に接続されていればよ
く、他に接続箇所がないので、島領域15表面にドレイ
ン電極を導出する必要はない。本発明によれば、第1と
第2のMOSFET素子5、6を集積化したことにより
電流パスが短くなるのでドレイン接続に要する電気抵抗
を減じることができる。さらに第1と第2のMOSFE
T素子5、6を共通の島領域15に形成したことによ
り、島領域15を共通ドレインにできるので、ドレイン
接続のアルミ電極を不要として電流パスを短くでき、例
えば両者を別々の島領域15に形成して電極接続する場
合に比べてアルミ電極の引き回しが無い分、ドレイン接
続に要する電気抵抗を大幅に減じることができる。
【0012】図3と図4はMOSFET素子として横型
のDSA型MOSFET(L−DMOS)を形成した場
合の実施の形態を示す断面図と平面図である。同じ箇所
には同じ符号を伏して説明を省略する。図1の縦型と異
なりドレイン電流を基板11と水平方向に流すので、島
領域15表面にドレイン領域22を具備する。P型拡散
領域16a、ドレイン領域22、P型拡散領域16b、
ドレイン領域22、P型拡散領域16a、と言うように
交互に配置する。ドレイン領域22は電流パスの抵抗値
を下げる働きをする。先の形態と同様にドレイン電極は
必要ない。本実施の形態においても、島領域15を共通
ドレインとすることにより電流パスを最短にできるの
で、ドレイン接続に要する電気抵抗を大幅に減じること
ができる。
のDSA型MOSFET(L−DMOS)を形成した場
合の実施の形態を示す断面図と平面図である。同じ箇所
には同じ符号を伏して説明を省略する。図1の縦型と異
なりドレイン電流を基板11と水平方向に流すので、島
領域15表面にドレイン領域22を具備する。P型拡散
領域16a、ドレイン領域22、P型拡散領域16b、
ドレイン領域22、P型拡散領域16a、と言うように
交互に配置する。ドレイン領域22は電流パスの抵抗値
を下げる働きをする。先の形態と同様にドレイン電極は
必要ない。本実施の形態においても、島領域15を共通
ドレインとすることにより電流パスを最短にできるの
で、ドレイン接続に要する電気抵抗を大幅に減じること
ができる。
【0013】
【発明の効果】以上に説明したとおり、本発明によれ
ば、第1と第2のMOSFET素子5、6を共通の島領
域15内に配置し、島領域15を共通ドレインとするこ
とにより両者のドレインを接続したので、ドレイン接続
に伴う電流経路の抵抗成分を大幅に減じることができ
る。従って図5の抵抗成分Rを大幅に減じることができ
るので、動作に伴う発熱を減じ損失を低減できるので2
次電池の電池寿命を延長できる利点を有する。さらにド
レイン電極を引き回す必要が無くなるので、アルミ配線
を簡素化して面積の縮小を図ることができる。
ば、第1と第2のMOSFET素子5、6を共通の島領
域15内に配置し、島領域15を共通ドレインとするこ
とにより両者のドレインを接続したので、ドレイン接続
に伴う電流経路の抵抗成分を大幅に減じることができ
る。従って図5の抵抗成分Rを大幅に減じることができ
るので、動作に伴う発熱を減じ損失を低減できるので2
次電池の電池寿命を延長できる利点を有する。さらにド
レイン電極を引き回す必要が無くなるので、アルミ配線
を簡素化して面積の縮小を図ることができる。
【図1】本発明を説明するための断面図である。
【図2】本発明を説明するための平面図である。
【図3】本発明の第2の実施の形態を説明するための断
面図である。
面図である。
【図4】本発明の第2の実施の形態を説明するための平
面図である。
面図である。
【図5】従来例を説明するための回路図である。
Claims (3)
- 【請求項1】 ドレインが互いに接続され、2次電池に
直列に接続されると共に前記2次電池の充放電を制御す
る少なくとも2つのDSA(Double Diffused Self
Alignment)型MOSトランジスタを具備する半導体装
置であって、 一導電型の半導体基板の上に形成した逆導電型のエピタ
キシャル層を一導電型の分離領域により接合分離して島
領域とし、 1つの前記島領域に、チャンネルとなる一導電型の拡散
領域と逆導電型のソース領域及びゲート電極を形成して
前記2つのDSA型MOSトランジスタを形成し、 前記2つのトランジスタの第1のゲートと第2のゲート
の間に逆導電型の共通ドレイン領域を設けて、前記2つ
のトランジスタのドレインを互いに接続したことを特徴
とする半導体集積回路。 - 【請求項2】 前記DSA型MOSトランジスタが縦型
のDSA型MOSFETであることを特徴とする請求項
1記載の半導体集積回路。 - 【請求項3】 前記DSA型MOSトランジスタが横型
のDSA型MOSFETであることを特徴とする請求項
1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8154246A JPH104143A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8154246A JPH104143A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH104143A true JPH104143A (ja) | 1998-01-06 |
Family
ID=15580034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8154246A Pending JPH104143A (ja) | 1996-06-14 | 1996-06-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH104143A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000164737A (ja) * | 1998-11-26 | 2000-06-16 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
JP2002176108A (ja) * | 2000-12-06 | 2002-06-21 | Ricoh Co Ltd | 半導体装置及びリチウムイオン電池パック |
US6864550B2 (en) | 2003-03-10 | 2005-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
KR100710433B1 (ko) * | 2004-03-03 | 2007-04-24 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1996
- 1996-06-14 JP JP8154246A patent/JPH104143A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000164737A (ja) * | 1998-11-26 | 2000-06-16 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
JP2002176108A (ja) * | 2000-12-06 | 2002-06-21 | Ricoh Co Ltd | 半導体装置及びリチウムイオン電池パック |
US6864550B2 (en) | 2003-03-10 | 2005-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
KR100710433B1 (ko) * | 2004-03-03 | 2007-04-24 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
US7327007B2 (en) | 2004-03-03 | 2008-02-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high breakdown voltage |
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