JP2002043574A - Ｍｏｓｆｅｔの保護装置およびその製造方法 - Google Patents
Ｍｏｓｆｅｔの保護装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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-
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Abstract
(57)【要約】
【課題】ゲート酸化膜の保証値が１０Ｖ系のパワーＭＯ
ＳＦＥＴでは、ＰＮ接合のツェナーダイオード２個を直
列に接続してツェナーダイオードのトータルの保護レベ
ル電圧が１５Ｖになる構造になっているが、ＰＮ接合部
の不純物濃度が高いとリーク電流が0.5μＡと大きく、
ＭＯＳＦＥＴのＯＦＦ時でもツェナーダイオードでの電
力消費が発生し、問題となっていた。 【解決手段】本発明はツェナーダイオードのＰＮ接合の
間にＮ-型領域２２を設けることにより、空乏層を広
げ、さらに電子のトンネル先の準位を作らないようにす
るものである。このことによりリーク電流を大幅に低減
でき、ＯＦＦ時でもツェナーダイオードでの電力消費を
低減できるＭＯＳＦＥＴの保護装置およびその製造方法
を提供できる。
ＳＦＥＴでは、ＰＮ接合のツェナーダイオード２個を直
列に接続してツェナーダイオードのトータルの保護レベ
ル電圧が１５Ｖになる構造になっているが、ＰＮ接合部
の不純物濃度が高いとリーク電流が0.5μＡと大きく、
ＭＯＳＦＥＴのＯＦＦ時でもツェナーダイオードでの電
力消費が発生し、問題となっていた。 【解決手段】本発明はツェナーダイオードのＰＮ接合の
間にＮ-型領域２２を設けることにより、空乏層を広
げ、さらに電子のトンネル先の準位を作らないようにす
るものである。このことによりリーク電流を大幅に低減
でき、ＯＦＦ時でもツェナーダイオードでの電力消費を
低減できるＭＯＳＦＥＴの保護装置およびその製造方法
を提供できる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴの保護
装置およびその製造方法に係り、特にトレンチ構造を有
する縦型ＭＯＳＦＥＴの保護装置およびその製造方法に
関する。
装置およびその製造方法に係り、特にトレンチ構造を有
する縦型ＭＯＳＦＥＴの保護装置およびその製造方法に
関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】特に保護回路ではリチュウムイオン電池Ｌ
ｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥ
Ｔが接続されるので、この２個のパワーＭＯＳＦＥＴの
低オン抵抗(ＲDS(on))が最も要求される項目である。こ
のためにチップを製造する上で微細加工によりセル密度
を上げる開発が進められてきた。
ｉＢに直列に２個のＮチャンネル型のパワーＭＯＳＦＥ
Ｔが接続されるので、この２個のパワーＭＯＳＦＥＴの
低オン抵抗(ＲDS(on))が最も要求される項目である。こ
のためにチップを製造する上で微細加工によりセル密度
を上げる開発が進められてきた。
【０００４】一方、パワーＭＯＳＦＥＴでは薄いゲート
酸化膜を静電破壊から保護するために保護用の抵抗体が
ゲート電極に挿入され更に静電気を外部に逃がすために
ゲート電極とソース電極間にツェナーダイオードが接続
されている。
酸化膜を静電破壊から保護するために保護用の抵抗体が
ゲート電極に挿入され更に静電気を外部に逃がすために
ゲート電極とソース電極間にツェナーダイオードが接続
されている。
【０００５】図８に従来のパワーＭＯＳＦＥＴの平面図
を示す。パワーＭＯＳＦＥＴはゲートパッド電極３１と
ツェナーダイオード３２とゲート連結電極３４と実動作
領域３５とソース電極３７とで構成される。
を示す。パワーＭＯＳＦＥＴはゲートパッド電極３１と
ツェナーダイオード３２とゲート連結電極３４と実動作
領域３５とソース電極３７とで構成される。
【０００６】ゲートパッド電極３１はツェナーダイオー
ド３２上に設けられ、ツェナーダイオード３２の中心部
分とコンタクトしている。また、点線の丸印で示すよう
にボンディングワイヤーで電極の取り出しが行われる。
ド３２上に設けられ、ツェナーダイオード３２の中心部
分とコンタクトしている。また、点線の丸印で示すよう
にボンディングワイヤーで電極の取り出しが行われる。
【０００７】ツェナーダイオード３２はポリシリコンに
不純物を導入して、ゲートパッド電極３１の下に同心円
の点線で示すように形成され、中心部はゲートパッド電
極３１とコンタクトし、最外周は各セル３６のソース電
極と連結される。このツェナーダイオード３２は、静電
気によるゲート酸化膜の破壊を防止するために設けられ
る。
不純物を導入して、ゲートパッド電極３１の下に同心円
の点線で示すように形成され、中心部はゲートパッド電
極３１とコンタクトし、最外周は各セル３６のソース電
極と連結される。このツェナーダイオード３２は、静電
気によるゲート酸化膜の破壊を防止するために設けられ
る。
【０００８】抵抗体３３はポリシリコンで形成され、静
電破壊を防止するための保護用の抵抗体であり、一端を
ゲートパッド電極３１に接続され、他端はゲート連結電
極３４に接続されている。
電破壊を防止するための保護用の抵抗体であり、一端を
ゲートパッド電極３１に接続され、他端はゲート連結電
極３４に接続されている。
【０００９】ゲート連結電極３４は各セル３６のゲート
電極と接続され且つ実動作領域３５の周囲に配置されて
いる。
電極と接続され且つ実動作領域３５の周囲に配置されて
いる。
【００１０】実動作領域３５はこの中にパワーＭＯＳＦ
ＥＴを構成する多数のＭＯＳトランジスタのセル３６が
配列されている。
ＥＴを構成する多数のＭＯＳトランジスタのセル３６が
配列されている。
【００１１】ソース電極３７は実動作領域３５上に各セ
ル３６のソース領域と接続して設けられる。また、点線
の丸印で示すようにボンディングワイヤが熱厚着され、
電極の取り出しを行う。
ル３６のソース領域と接続して設けられる。また、点線
の丸印で示すようにボンディングワイヤが熱厚着され、
電極の取り出しを行う。
【００１２】シールド電極３８はその下のアニュラーリ
ングとコンタクトして、チップ終端への空乏層の拡がり
を抑える。
ングとコンタクトして、チップ終端への空乏層の拡がり
を抑える。
【００１３】図９の左側に、トレンチ型の各セル３６の
断面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴに
おいては、Ｎ+型の半導体基板４１の上にＮ-型のエピタ
キシャル層からなるドレイン領域４２を設け、その上に
Ｐ型のチャネル層４３を設ける。
断面構造を示す。ＮチャンネルのパワーＭＯＳＦＥＴに
おいては、Ｎ+型の半導体基板４１の上にＮ-型のエピタ
キシャル層からなるドレイン領域４２を設け、その上に
Ｐ型のチャネル層４３を設ける。
【００１４】チャネル層４３からドレイン領域４２まで
到達するトレンチ４４を作り、トレンチ４４の内壁をゲ
ート酸化膜４５で被膜し、トレンチ４４に充填されたポ
リシリコンよりなるゲート電極４６を設けて各セル３６
を形成する。
到達するトレンチ４４を作り、トレンチ４４の内壁をゲ
ート酸化膜４５で被膜し、トレンチ４４に充填されたポ
リシリコンよりなるゲート電極４６を設けて各セル３６
を形成する。
【００１５】トレンチ４４に隣接したチャネル層４３表
面にはＮ+型のソース領域４８が形成され、隣り合う２
つのセルのソース領域４８間のチャネル層４３表面には
Ｐ+型のボディコンタクト領域４９が形成される。
面にはＮ+型のソース領域４８が形成され、隣り合う２
つのセルのソース領域４８間のチャネル層４３表面には
Ｐ+型のボディコンタクト領域４９が形成される。
【００１６】さらにチャネル層４３にはソース領域４８
からトレンチ４４に沿ってチャネル領域４７が形成され
る。トレンチ４４上は層間絶縁膜５０で覆い、ソース領
域４８およびボディコンタクト領域４９にコンタクトす
るソース電極３７を設ける。
からトレンチ４４に沿ってチャネル領域４７が形成され
る。トレンチ４４上は層間絶縁膜５０で覆い、ソース領
域４８およびボディコンタクト領域４９にコンタクトす
るソース電極３７を設ける。
【００１７】かかるセル３６は図８の実動作領域３５に
多数個配列される。具体的には小さい四角で表示したも
のが１個のセルである。
多数個配列される。具体的には小さい四角で表示したも
のが１個のセルである。
【００１８】図９の右側にツェナーダイオード３２の断
面構造を示す。ツェナーダイオード３２は、チャネル層
４３を覆うゲート酸化膜４５上にトレンチ４４にポリシ
リコンを埋め込む時に堆積されたポリシリコンを用い
て、Ｐ型とＮ+型のイオンを導入した領域を交互に配置
して形成される。
面構造を示す。ツェナーダイオード３２は、チャネル層
４３を覆うゲート酸化膜４５上にトレンチ４４にポリシ
リコンを埋め込む時に堆積されたポリシリコンを用い
て、Ｐ型とＮ+型のイオンを導入した領域を交互に配置
して形成される。
【００１９】このＰＮ接合は、その接合端をポリシリコ
ン側面に露出しないように同心円状に閉ループの形状を
採用し、中心がＮ+型領域５３となり、幅が十数μｍの
Ｐ型領域５１と数μｍのＮ+型領域５３が同心円状に２
重に形成される。また、１つのＰＮ接合あたりのツェナ
ー電圧が６〜７Ｖなので１５Ｖのツェナー電圧を保証で
きる。
ン側面に露出しないように同心円状に閉ループの形状を
採用し、中心がＮ+型領域５３となり、幅が十数μｍの
Ｐ型領域５１と数μｍのＮ+型領域５３が同心円状に２
重に形成される。また、１つのＰＮ接合あたりのツェナ
ー電圧が６〜７Ｖなので１５Ｖのツェナー電圧を保証で
きる。
【００２０】すなわち、ゲート酸化膜４５の保証値が１
０Ｖ系のＮチャネル型パワーＭＯＳＦＥＴでは、中心か
ら同心円状にＮ+型領域５３−Ｐ型領域５１−Ｎ+型領域
５３−Ｐ型領域５１−Ｎ+型領域５３となる。
０Ｖ系のＮチャネル型パワーＭＯＳＦＥＴでは、中心か
ら同心円状にＮ+型領域５３−Ｐ型領域５１−Ｎ+型領域
５３−Ｐ型領域５１−Ｎ+型領域５３となる。
【００２１】さらにそのポリシリコン上面はＢＰＳＧ
（Ｂｏｒｏｎ ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜３９で覆われ、ゲートパット電極３１
とツェナーダイオード３２の中心部のＮ+型領域５３が
コンタクトし、ツェナーダイオード３２の外周部はＭＯ
ＳＦＥＴのソース電極３７にコンタクトしている。
（Ｂｏｒｏｎ ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅ
Ｇｌａｓｓ）膜３９で覆われ、ゲートパット電極３１
とツェナーダイオード３２の中心部のＮ+型領域５３が
コンタクトし、ツェナーダイオード３２の外周部はＭＯ
ＳＦＥＴのソース電極３７にコンタクトしている。
【００２２】図１０にかかるパワーＭＯＳＦＥＴの等価
回路図を示す。図１０では、ゲート端子Ｇとソース端子
Ｓ間にツェナーダイオードＺD（図８ 符号３２）が接
続され、ゲート端子Ｇとゲート電極間には保護用の抵抗
体ＲP（図８ 符号３３）が接続される。なおダイオー
ドＤIは基板ダイオードであり、ドレイン端子Ｄとソー
ス端子Ｓ間に接続される。
回路図を示す。図１０では、ゲート端子Ｇとソース端子
Ｓ間にツェナーダイオードＺD（図８ 符号３２）が接
続され、ゲート端子Ｇとゲート電極間には保護用の抵抗
体ＲP（図８ 符号３３）が接続される。なおダイオー
ドＤIは基板ダイオードであり、ドレイン端子Ｄとソー
ス端子Ｓ間に接続される。
【００２３】次に図１１から図１３を参照して従来のＭ
ＯＳＦＥＴの保護装置の製造方法を詳細に説明する。Ｍ
ＯＳＦＥＴの保護装置は、半導体基板上に設けたポリシ
リコン層に一導電型不純物を導入する工程と、前記ポリ
シリコン層に選択的に通常の濃度の逆導電型不純物を導
入して、同心状に複数個のツェナーダイオードを形成す
る工程と、ツェナーダイオードと金属電極をコンタクト
する工程とから構成される。
ＯＳＦＥＴの保護装置の製造方法を詳細に説明する。Ｍ
ＯＳＦＥＴの保護装置は、半導体基板上に設けたポリシ
リコン層に一導電型不純物を導入する工程と、前記ポリ
シリコン層に選択的に通常の濃度の逆導電型不純物を導
入して、同心状に複数個のツェナーダイオードを形成す
る工程と、ツェナーダイオードと金属電極をコンタクト
する工程とから構成される。
【００２４】図１１は半導体基板上に設けたポリシリコ
ン層に一導電型不純物を導入する工程を示す。半導体基
板４１のチャネル層４３を覆うゲート酸化膜４５上に、
ポリシリコンを堆積させる。このポリシリコンはセル３
６のトレンチ４４（図９参照）に埋め込む際に同時に堆
積させる。その後全体にＢ+イオンをドーズ量5×1014cm
-2でドープしてＰ型領域５１を形成する。
ン層に一導電型不純物を導入する工程を示す。半導体基
板４１のチャネル層４３を覆うゲート酸化膜４５上に、
ポリシリコンを堆積させる。このポリシリコンはセル３
６のトレンチ４４（図９参照）に埋め込む際に同時に堆
積させる。その後全体にＢ+イオンをドーズ量5×1014cm
-2でドープしてＰ型領域５１を形成する。
【００２５】図１２は前記ポリシリコン層に選択的に通
常の濃度の逆導電型不純物を導入して、同心状に複数個
のツェナーダイオードを形成する工程を示す。レジスト
膜ＰＲによるマスクをかけてポリシリコン層の中心部お
よびＰ型領域５１が十数μｍの幅になるように隣接する
領域に選択的にPOCL3（オキシ塩化リン）を付着し、拡
散させてＮ+型領域５３を設け、ツェナーダイオード３
２を形成する。このＮ+型領域５３の幅は数μｍとな
る。
常の濃度の逆導電型不純物を導入して、同心状に複数個
のツェナーダイオードを形成する工程を示す。レジスト
膜ＰＲによるマスクをかけてポリシリコン層の中心部お
よびＰ型領域５１が十数μｍの幅になるように隣接する
領域に選択的にPOCL3（オキシ塩化リン）を付着し、拡
散させてＮ+型領域５３を設け、ツェナーダイオード３
２を形成する。このＮ+型領域５３の幅は数μｍとな
る。
【００２６】図１３はツェナーダイオードと金属電極を
コンタクトする工程を示す。層間絶縁膜５０（図９参
照）形成時に同時にツェナーダイオード３２上にＢＰＳ
Ｇ膜３９を堆積し、ツェナーダイオード３２の中心部と
外周部にコンタクト孔を設ける。
コンタクトする工程を示す。層間絶縁膜５０（図９参
照）形成時に同時にツェナーダイオード３２上にＢＰＳ
Ｇ膜３９を堆積し、ツェナーダイオード３２の中心部と
外周部にコンタクト孔を設ける。
【００２７】その後ソース電極３７形成時にツェナーダ
イオード３２上にもアルミニウムをスパッタし、不要な
部分を除去してツェナーダイオード３２の中央にコンタ
クトするゲートパッド電極３１を形成する。また、ツェ
ナーダイオード３２の外周部はソース電極３７にコンタ
クトさせる。
イオード３２上にもアルミニウムをスパッタし、不要な
部分を除去してツェナーダイオード３２の中央にコンタ
クトするゲートパッド電極３１を形成する。また、ツェ
ナーダイオード３２の外周部はソース電極３７にコンタ
クトさせる。
【００２８】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴでは静電気によるゲート酸化膜の破壊を防止
するために、例えばゲート酸化膜に３０Ｖの電圧がかか
る場合にはツェナーダイオードで１５Ｖのツェナー電圧
で降伏させて保護している。しかし、逆バイアス印加時
にＰＮ接合部が高濃度であると空乏層が狭く、電子がト
ンネルしやすく、さらにトンネル先の準位が確保される
ため、リークしやすくなる。例えばＭＯＳＦＥＴのＯＦ
Ｆ時でも、ツェナーダイオードのＰＮ接合のリーク電流
が約0.5μＡと大きく、このリーク電流によるツェナー
ダイオードでの電力消費が問題となっていた。
ＯＳＦＥＴでは静電気によるゲート酸化膜の破壊を防止
するために、例えばゲート酸化膜に３０Ｖの電圧がかか
る場合にはツェナーダイオードで１５Ｖのツェナー電圧
で降伏させて保護している。しかし、逆バイアス印加時
にＰＮ接合部が高濃度であると空乏層が狭く、電子がト
ンネルしやすく、さらにトンネル先の準位が確保される
ため、リークしやすくなる。例えばＭＯＳＦＥＴのＯＦ
Ｆ時でも、ツェナーダイオードのＰＮ接合のリーク電流
が約0.5μＡと大きく、このリーク電流によるツェナー
ダイオードでの電力消費が問題となっていた。
【００２９】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ポリシリコン層に設けた一導電型領域およ
び逆導電型領域からなるツェナーダイオードを同心状に
複数個重ねたＭＯＳＦＥＴの保護装置において、前記一
導電型領域と前記逆導電型領域の間に前記逆導電型領域
よりも低濃度の逆導電型領域を挿入することを特徴とす
るもので、低濃度領域を形成することによりＰＮ接合で
の空乏層を拡げ、さらに電子のトンネル先の準位をなく
してリーク電流を低減するツェナーダイオードを提供す
るものである。
みてなされ、ポリシリコン層に設けた一導電型領域およ
び逆導電型領域からなるツェナーダイオードを同心状に
複数個重ねたＭＯＳＦＥＴの保護装置において、前記一
導電型領域と前記逆導電型領域の間に前記逆導電型領域
よりも低濃度の逆導電型領域を挿入することを特徴とす
るもので、低濃度領域を形成することによりＰＮ接合で
の空乏層を拡げ、さらに電子のトンネル先の準位をなく
してリーク電流を低減するツェナーダイオードを提供す
るものである。
【００３０】また、半導体基板上に設けたポリシリコン
層に一導電型不純物を導入する工程と、前記ポリシリコ
ン層に選択的に低濃度の逆導電型不純物を導入する工程
と、前記ポリシリコン層に選択的に通常の濃度の逆導電
型不純物を導入して、同心状に複数個重ねたツェナーダ
イオード形成する工程とを具備することを特徴とするも
ので、イオン注入の工程の追加のみでリーク電流を低減
するＭＯＳＦＥＴの保護装置の製造方法を提供するもの
である。
層に一導電型不純物を導入する工程と、前記ポリシリコ
ン層に選択的に低濃度の逆導電型不純物を導入する工程
と、前記ポリシリコン層に選択的に通常の濃度の逆導電
型不純物を導入して、同心状に複数個重ねたツェナーダ
イオード形成する工程とを具備することを特徴とするも
ので、イオン注入の工程の追加のみでリーク電流を低減
するＭＯＳＦＥＴの保護装置の製造方法を提供するもの
である。
【００３１】
【発明の実施の形態】本発明の実施の形態を図１から図
７を参照して詳細に説明する。
７を参照して詳細に説明する。
【００３２】図１に本発明のパワーＭＯＳＦＥＴの平面
図を示す。パワーＭＯＳＦＥＴはゲートパッド電極１
と、ツェナーダイオード２と、抵抗体３と、ゲート連結
電極４と実動作領域５とソース電極７とで構成される。
図を示す。パワーＭＯＳＦＥＴはゲートパッド電極１
と、ツェナーダイオード２と、抵抗体３と、ゲート連結
電極４と実動作領域５とソース電極７とで構成される。
【００３３】ゲートパッド電極１はツェナーダイオード
２上に設けられ、ツェナーダイオード２の中心部分とコ
ンタクトしている。また、点線の丸印で示すようにボン
ディングワイヤーで電極の取り出しが行われる。
２上に設けられ、ツェナーダイオード２の中心部分とコ
ンタクトしている。また、点線の丸印で示すようにボン
ディングワイヤーで電極の取り出しが行われる。
【００３４】ツェナーダイオード２はポリシリコンに不
純物を導入して、ゲートパッド電極１の下に同心円の点
線で示すように形成され、中心部はゲートパッド電極１
とコンタクトし、最外周は各セル６のソース電極と連結
される。このツェナーダイオード２は、静電気によるゲ
ート酸化膜の破壊を防止するために設けられる。
純物を導入して、ゲートパッド電極１の下に同心円の点
線で示すように形成され、中心部はゲートパッド電極１
とコンタクトし、最外周は各セル６のソース電極と連結
される。このツェナーダイオード２は、静電気によるゲ
ート酸化膜の破壊を防止するために設けられる。
【００３５】抵抗体３はポリシリコンで形成され、静電
破壊を防止するための保護用の抵抗体であり、一端をゲ
ートパッド電極１に接続され、他端はゲート連結電極４
に接続されている。
破壊を防止するための保護用の抵抗体であり、一端をゲ
ートパッド電極１に接続され、他端はゲート連結電極４
に接続されている。
【００３６】ゲート連結電極４は各セル６のゲート電極
と接続され且つ実動作領域５の周囲に配置されている。
と接続され且つ実動作領域５の周囲に配置されている。
【００３７】実動作領域５はこの中にパワーＭＯＳＦＥ
Ｔを構成する多数のＭＯＳトランジスタのセル６が配列
されている。
Ｔを構成する多数のＭＯＳトランジスタのセル６が配列
されている。
【００３８】ソース電極７は実動作領域５上に各セル６
のソース領域と接続して設けられる。また、点線の丸印
で示すようにボンディングワイヤが熱厚着され、電極の
取り出しを行う。
のソース領域と接続して設けられる。また、点線の丸印
で示すようにボンディングワイヤが熱厚着され、電極の
取り出しを行う。
【００３９】シールド電極８はその下のアニュラーリン
グとコンタクトして、チップ終端への空乏層の拡がりを
抑える。
グとコンタクトして、チップ終端への空乏層の拡がりを
抑える。
【００４０】図２に本発明のＭＯＳＦＥＴの保護装置の
断面図を示す。尚、図１に示すものと同一構成要素は同
一符号とする。ＭＯＳＦＥＴの保護装置は半導体基板１
１上のチャネル層１３に設けたトレンチ１４とトレンチ
型のＭＯＳＦＥＴのセル６と半導体基板１１上に設けた
ポリシリコン層とポリシリコン層に設けた一導電型領域
２１および低濃度の逆導電型領域２２および通常濃度の
逆導電型領域２３からなるツェナーダイオード２を同心
円状に複数個重ねた保護装置から構成される。
断面図を示す。尚、図１に示すものと同一構成要素は同
一符号とする。ＭＯＳＦＥＴの保護装置は半導体基板１
１上のチャネル層１３に設けたトレンチ１４とトレンチ
型のＭＯＳＦＥＴのセル６と半導体基板１１上に設けた
ポリシリコン層とポリシリコン層に設けた一導電型領域
２１および低濃度の逆導電型領域２２および通常濃度の
逆導電型領域２３からなるツェナーダイオード２を同心
円状に複数個重ねた保護装置から構成される。
【００４１】図２の左側はトレンチ型のセル６の断面構
造を示す。
造を示す。
【００４２】チャネル層１３はＮ+型の半導体基板１１
の上にＮ-型のエピタキシャル層からなるドレイン領域
１２を設け、その表面にＰ型のイオンをドープして形成
する。
の上にＮ-型のエピタキシャル層からなるドレイン領域
１２を設け、その表面にＰ型のイオンをドープして形成
する。
【００４３】トレンチ１４は、半導体基板１１をエッチ
ングし、チャネル層１３を貫通し、ドレイン領域１２ま
で到達させる。
ングし、チャネル層１３を貫通し、ドレイン領域１２ま
で到達させる。
【００４４】各セル６は、まずトレンチ１４の内壁をゲ
ート酸化膜１５で被膜し、トレンチ１４にポリシリコン
を充填後、不純物を導入して低抵抗化を図り、ゲート電
極１６を設ける。
ート酸化膜１５で被膜し、トレンチ１４にポリシリコン
を充填後、不純物を導入して低抵抗化を図り、ゲート電
極１６を設ける。
【００４５】トレンチ１４に隣接したチャネル層１３表
面にはＮ+型のソース領域１８が形成され、隣り合う２
つのセルのソース領域１８間のチャネル層１３表面には
Ｐ+型のボディコンタクト領域１９が形成される。さら
にチャネル層１３にはソース領域１８からトレンチ１４
に沿ってチャネル領域１７が形成される。
面にはＮ+型のソース領域１８が形成され、隣り合う２
つのセルのソース領域１８間のチャネル層１３表面には
Ｐ+型のボディコンタクト領域１９が形成される。さら
にチャネル層１３にはソース領域１８からトレンチ１４
に沿ってチャネル領域１７が形成される。
【００４６】かかるセル６は図１の実動作領域５に多数
個配列される。具体的には小さい四角で表示したものが
１個のセルである。
個配列される。具体的には小さい四角で表示したものが
１個のセルである。
【００４７】ソース電極７は、トレンチ１４上を層間絶
縁膜２０で覆い、その上に金属をスパッタしてソース領
域１８およびボディコンタクト領域１９にコンタクトす
るように設ける。
縁膜２０で覆い、その上に金属をスパッタしてソース領
域１８およびボディコンタクト領域１９にコンタクトす
るように設ける。
【００４８】図２の右側に本発明のツェナーダイオード
２の断面構造を示す。
２の断面構造を示す。
【００４９】ツェナーダイオード２は、チャネル層１３
を覆うゲート酸化膜１５上に、トレンチ１４にポリシリ
コンを埋め込む時に堆積されたポリシリコンを用いて、
Ｐ型とＮ+型のイオンを導入した領域を交互に配置して
形成される。このＰＮ接合は、その接合端をポリシリコ
ン側面に露出しないように同心円状に閉ループの形状を
採用する。
を覆うゲート酸化膜１５上に、トレンチ１４にポリシリ
コンを埋め込む時に堆積されたポリシリコンを用いて、
Ｐ型とＮ+型のイオンを導入した領域を交互に配置して
形成される。このＰＮ接合は、その接合端をポリシリコ
ン側面に露出しないように同心円状に閉ループの形状を
採用する。
【００５０】このツェナーダイオード２の中心はＮ+型
領域２３となり、幅十数μｍのＰ型領域２１と幅数μｍ
のＮ-型領域２２と幅数μｍのＮ+型領域２３の、ＰＮ接
合が同心円状に２重に形成される。
領域２３となり、幅十数μｍのＰ型領域２１と幅数μｍ
のＮ-型領域２２と幅数μｍのＮ+型領域２３の、ＰＮ接
合が同心円状に２重に形成される。
【００５１】また、１つのＰＮ接合あたりのツェナー電
圧が６〜７Ｖなので１５Ｖのツェナー電圧を保証でき、
ゲート酸化膜１５の保証値が１０Ｖ系Ｎチャネル型パワ
ーＭＯＳＦＥＴでは、中心から同心円状にＮ+型領域２
３−Ｎ-型領域２２−Ｐ型領域２１−Ｎ-型領域２２−Ｎ
+型領域２３−Ｎ-型領域２２−Ｐ型領域２１−Ｎ-型領
域２２−Ｎ+型領域２３となる。
圧が６〜７Ｖなので１５Ｖのツェナー電圧を保証でき、
ゲート酸化膜１５の保証値が１０Ｖ系Ｎチャネル型パワ
ーＭＯＳＦＥＴでは、中心から同心円状にＮ+型領域２
３−Ｎ-型領域２２−Ｐ型領域２１−Ｎ-型領域２２−Ｎ
+型領域２３−Ｎ-型領域２２−Ｐ型領域２１−Ｎ-型領
域２２−Ｎ+型領域２３となる。
【００５２】ツェナーダイオード２上面はＢＰＳＧ（Ｂ
ｏｒｏｎ ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜９で覆われ、ゲートパット電極１とツェナ
ーダイオード２の中心部のＮ+型領域２３がコンタクト
し、ツェナーダイオード２の外周部はＭＯＳＦＥＴのソ
ース電極７にコンタクトしている。
ｏｒｏｎ ＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅ Ｇ
ｌａｓｓ）膜９で覆われ、ゲートパット電極１とツェナ
ーダイオード２の中心部のＮ+型領域２３がコンタクト
し、ツェナーダイオード２の外周部はＭＯＳＦＥＴのソ
ース電極７にコンタクトしている。
【００５３】本発明の特徴はツェナーダイオード２のＰ
型領域２１とＮ+型領域２３の間に低濃度不純物を導入
したＮ-型領域２２を設けたことにある。不純物濃度の
低い領域を設けることにより空乏層を拡げ、さらにフェ
ルミ準位を下げることにより電子のトンネル先の準位を
なくしてリーク電流を低減するものである。
型領域２１とＮ+型領域２３の間に低濃度不純物を導入
したＮ-型領域２２を設けたことにある。不純物濃度の
低い領域を設けることにより空乏層を拡げ、さらにフェ
ルミ準位を下げることにより電子のトンネル先の準位を
なくしてリーク電流を低減するものである。
【００５４】図３にかかるパワーＭＯＳＦＥＴの等価回
路図を示す。本発明の等価回路図はは図１０と同じであ
り、この図によれば、ゲート端子Ｇとソース端子Ｓ間に
ツェナーダイオードＺD（図１ 符号２）が接続され、
ゲート端子Ｇとゲート電極間には保護用の抵抗体Ｒ
P（図１ 符号３）が接続される。なおダイオードＤIは
基板ダイオードであり、ドレイン端子Ｄとソース端子Ｓ
間に接続される。
路図を示す。本発明の等価回路図はは図１０と同じであ
り、この図によれば、ゲート端子Ｇとソース端子Ｓ間に
ツェナーダイオードＺD（図１ 符号２）が接続され、
ゲート端子Ｇとゲート電極間には保護用の抵抗体Ｒ
P（図１ 符号３）が接続される。なおダイオードＤIは
基板ダイオードであり、ドレイン端子Ｄとソース端子Ｓ
間に接続される。
【００５５】次に図４から図７を参照して本発明のＭＯ
ＳＦＥＴの保護装置の製造方法を詳細に説明する。
ＳＦＥＴの保護装置の製造方法を詳細に説明する。
【００５６】ＭＯＳＦＥＴの保護装置は、半導体基板上
に設けたポリシリコン層に一導電型不純物を導入する工
程と、前記ポリシリコン層に選択的に通常より低濃度の
逆導電型不純物を導入する工程と、前記ポリシリコン層
に選択的に通常の濃度の逆導電型不純物を導入して、同
心状に複数個のツェナーダイオードを形成する工程とツ
ェナーダイオードと金属電極をコンタクトする工程とか
ら構成される。
に設けたポリシリコン層に一導電型不純物を導入する工
程と、前記ポリシリコン層に選択的に通常より低濃度の
逆導電型不純物を導入する工程と、前記ポリシリコン層
に選択的に通常の濃度の逆導電型不純物を導入して、同
心状に複数個のツェナーダイオードを形成する工程とツ
ェナーダイオードと金属電極をコンタクトする工程とか
ら構成される。
【００５７】図４は半導体基板上に設けたポリシリコン
層に一導電型不純物を導入する工程を示す。半導体基板
１１のチャネル層１３を覆うゲート酸化膜１５上に、ポ
リシリコンを堆積させる。このポリシリコンはセル６の
トレンチ１４（図２参照）に埋め込む際に同時に堆積さ
せる。その後全体にＢ+イオンをドーズ量5×1014cm-2で
ドープしてＰ型領域２１を形成する。
層に一導電型不純物を導入する工程を示す。半導体基板
１１のチャネル層１３を覆うゲート酸化膜１５上に、ポ
リシリコンを堆積させる。このポリシリコンはセル６の
トレンチ１４（図２参照）に埋め込む際に同時に堆積さ
せる。その後全体にＢ+イオンをドーズ量5×1014cm-2で
ドープしてＰ型領域２１を形成する。
【００５８】図５は本発明の特徴である、前記ポリシリ
コン層に選択的に通常より低濃度の逆導電型不純物を導
入する工程を示す。
コン層に選択的に通常より低濃度の逆導電型不純物を導
入する工程を示す。
【００５９】Ｐ型領域２１の幅が十数μｍになるよう
に、また予定のＮ+型領域の上にレジスト膜ＰＲによる
マスクをかける。選択的に通常より低濃度のＮ-型不純
物をイオン注入により導入して、Ｎ-型領域２２を形成
する。このときの注入条件はドーズ量1〜5×1014cm-2、
加速電圧50KeVとする。このＮ-型領域２２の幅は数μｍ
となる。
に、また予定のＮ+型領域の上にレジスト膜ＰＲによる
マスクをかける。選択的に通常より低濃度のＮ-型不純
物をイオン注入により導入して、Ｎ-型領域２２を形成
する。このときの注入条件はドーズ量1〜5×1014cm-2、
加速電圧50KeVとする。このＮ-型領域２２の幅は数μｍ
となる。
【００６０】図６は前記ポリシリコン層に選択的に通常
の濃度の逆電動型不純物を導入して、同心状に複数個の
ツェナーダイオードを形成する工程を示す。レジスト膜
ＰＲによるマスクをかけてポリシリコン層の中心部およ
びＮ-型領域２２に隣接する領域に選択的にPOCL3（オキ
シ塩化リン）を付着する。その後拡散させて幅数μｍの
Ｎ+型領域２３を設け、同心円状に２重のツェナーダイ
オード２を形成する。
の濃度の逆電動型不純物を導入して、同心状に複数個の
ツェナーダイオードを形成する工程を示す。レジスト膜
ＰＲによるマスクをかけてポリシリコン層の中心部およ
びＮ-型領域２２に隣接する領域に選択的にPOCL3（オキ
シ塩化リン）を付着する。その後拡散させて幅数μｍの
Ｎ+型領域２３を設け、同心円状に２重のツェナーダイ
オード２を形成する。
【００６１】図７はツェナーダイオードと金属電極をコ
ンタクトする工程を示す。層間絶縁膜２０（図２参照）
形成時に同時にツェナーダイオード２上にＢＰＳＧ膜９
を堆積し、ツェナーダイオード２の中心部と外周部にコ
ンタクト孔を設ける。
ンタクトする工程を示す。層間絶縁膜２０（図２参照）
形成時に同時にツェナーダイオード２上にＢＰＳＧ膜９
を堆積し、ツェナーダイオード２の中心部と外周部にコ
ンタクト孔を設ける。
【００６２】その後ソース電極７形成時にツェナーダイ
オード２上にもアルミニウムをスパッタし、不要な部分
を除去してツェナーダイオード２の中央にコンタクトす
るゲートパッド電極１を形成する。また、ツェナーダイ
オード２の外周部はソース電極７にコンタクトさせる。
オード２上にもアルミニウムをスパッタし、不要な部分
を除去してツェナーダイオード２の中央にコンタクトす
るゲートパッド電極１を形成する。また、ツェナーダイ
オード２の外周部はソース電極７にコンタクトさせる。
【００６３】本発明の特徴はツェナーダイオード２のＰ
型領域２１とＮ+型領域２３の間に低濃度不純物を導入
したＮ-型領域２２を設けたことにある。不純物濃度の
低い領域を設けるためのイオン注入の工程のみで、空乏
層を拡げさらにフェルミ準位を下げることができる。こ
のことにより、電子がトンネルしにくくなり、さらに電
子のトンネル先の準位をなくしてリーク電流を低減する
ものである。
型領域２１とＮ+型領域２３の間に低濃度不純物を導入
したＮ-型領域２２を設けたことにある。不純物濃度の
低い領域を設けるためのイオン注入の工程のみで、空乏
層を拡げさらにフェルミ準位を下げることができる。こ
のことにより、電子がトンネルしにくくなり、さらに電
子のトンネル先の準位をなくしてリーク電流を低減する
ものである。
【００６４】
【発明の効果】本発明に依れば、第１にトータルのリー
ク電流を大幅に低減できる。Ｐ型領域２１とＮ+型領域
２３の間に不純物濃度の低いＮ-型領域２２を設けるこ
とにより、空乏層をひろげて電子をトンネルしにくくす
る。さらに不純物濃度が低いとフェルミ準位が下げら
れ、これにより電子のトンネル先の準位ができなくな
る。
ク電流を大幅に低減できる。Ｐ型領域２１とＮ+型領域
２３の間に不純物濃度の低いＮ-型領域２２を設けるこ
とにより、空乏層をひろげて電子をトンネルしにくくす
る。さらに不純物濃度が低いとフェルミ準位が下げら
れ、これにより電子のトンネル先の準位ができなくな
る。
【００６５】従って、リーク電流を大幅に低減できる。
【００６６】第２に、ツェナーダイオード２の大きさは
ゲートパッド電極１の下部に収まるため、従来のセル密
度を減らさずにリーク電流を低減できる利点を有する。
ゲートパッド電極１の下部に収まるため、従来のセル密
度を減らさずにリーク電流を低減できる利点を有する。
【００６７】また、本発明の製造方法に依れば、Ｎ-型
のイオン注入の工程の追加のみで実現できるので、製造
コストを特に増やさずにリーク電流を低減できる。
のイオン注入の工程の追加のみで実現できるので、製造
コストを特に増やさずにリーク電流を低減できる。
【００６８】これによりＭＯＳＦＥＴがＯＦＦの場合の
ツェナーダイオード２での電力消費の低減に大きく寄与
する半導体装置を提供できる。
ツェナーダイオード２での電力消費の低減に大きく寄与
する半導体装置を提供できる。
【図１】本発明のＭＯＳＦＥＴの保護装置を説明する平
面図である。
面図である。
【図２】本発明のＭＯＳＦＥＴの保護装置を説明する断
面図である。
面図である。
【図３】本発明のＭＯＳＦＥＴの保護装置の等価回路を
説明する回路図である。
説明する回路図である。
【図４】本発明のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】従来のＭＯＳＦＥＴの保護装置を説明する平面
図である。
図である。
【図９】従来のＭＯＳＦＥＴの保護装置を説明する断面
図である。
図である。
【図１０】従来のＭＯＳＦＥＴの保護装置の等価回路を
説明する回路図である。
説明する回路図である。
【図１１】従来のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来のＭＯＳＦＥＴの保護装置の製造方法を
説明する断面図である。
説明する断面図である。
Claims (5)
- 【請求項１】ポリシリコン層に設けた一導電型領域およ
び逆導電型領域からなるツェナーダイオードを同心状に
複数個重ねたＭＯＳＦＥＴの保護装置において、前記一
導電型領域と前記逆導電型領域の間に前記逆導電型領域
よりも低濃度の逆導電型領域を挿入することを特徴とす
るとするＭＯＳＦＥＴの保護装置。 - 【請求項２】前記ツェナーダイオードをゲートパッド電
極の下に設けることを特徴とする請求項１に記載のＭＯ
ＳＦＥＴの保護装置。 - 【請求項３】前記ツェナーダイオードの中心部を入力端
子に接続し、外周部をＭＯＳＦＥＴのソース電極に接続
することを特徴とする請求項２に記載のＭＯＳＦＥＴの
保護装置。 - 【請求項４】半導体基板上に設けたポリシリコン層に一
導電型不純物を導入する工程と、 前記ポリシリコン層に選択的に低濃度の逆導電型不純物
を導入する工程と、 前記ポリシリコン層に選択的に通常の濃度の逆導電型不
純物を導入して、同心状に複数個重ねたツェナーダイオ
ード形成する工程とを具備することを特徴とするＭＯＳ
ＦＥＴの保護装置の製造方法。 - 【請求項５】前記低濃度の逆導電型不純物はイオン注入
により導入することを特徴とする請求項４に記載のＭＯ
ＳＦＥＴの保護装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000226619A JP2002043574A (ja) | 2000-07-27 | 2000-07-27 | Ｍｏｓｆｅｔの保護装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7651917B2 (en) | 2007-09-21 | 2010-01-26 | Sanyo Electric Co., Ltd. | Semiconductor device and a method of manufacturing the same |
| JP2010034188A (ja) * | 2008-07-28 | 2010-02-12 | Nec Electronics Corp | 半導体装置 |
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