JP5321657B2 - 双方向素子および半導体装置 - Google Patents
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Description
また、この複合型の双方向素子とこれを制御する制御用ICを同一の半導体基板に集積したパワーICを用いて電源装置を小型化することが行われている。
また、単一の双方向素子も開発されており、その一例として、双方向横型絶縁ゲートトランジスタ(LIGBT)が提案されている(例えば、非特許文献1参照)。つぎにこの双方向LIGBTについてその構造と動作を説明する。
p+ ウェル領域504、505のうちで2つのn+ エミッタ領域506、507の間に位置する部位の上には、ゲート絶縁膜508、509を介してポリシリコン等からなる絶縁ゲート型のゲート電極510、511が形成される。また、p+ウェル領域504、505とn+ エミッタ領域506、507とに跨がる形でエミッタ電極512、513が形成されている。この構造では、ゲート電極510、511への印加電圧を制御すれば、エミッタ電極512、513間を双方向に流れる主電流のオン・オフを制御できる。
これを改善するために、立ち上がりで電圧が零VとなるMOSFETで双方向素子を形成した単一の双方向MOSFETがある(例えば、特許文献1参照)。その内容について説明する。
図32は、従来の双方向MOSFETの要部断面図である。ここでは双方向LDMOSFET(Lateral Double−Diffused MOSFET)を例示する。前記の例と同様に、SOI構造を有しており、半導体基板101の上に絶縁層102を介してn半導体層103が形成される。n半導体層103の表面側には2つのn++ドレイン領域104、105が形成されるとともに、両n++ドレイン領域104、105の間でp+ウェル領域106が形成される。p+ ウェル領域106は絶縁層102に達する深さに形成され、n半導体基板103を2つの領域に分割している。さらに、p+ウェル領域106の中には2つのn++ソース領域107、108が形成されるとともに、両n++ソース領域107、108の間でp++ベースコンタクト109領域が形成される。n++ドレイン領域104、105とp+ウェル領域106とはn半導体基板103の表面に露出し、n++ソース領域107、108、p++ベースコンタクト領域109はp+ウェル領域106の表面に露出する。p+ ウェル領域106上には、ゲート絶縁膜110、111を介して絶縁ゲート型のゲート電極112、113が形成され、両ゲート電極112、113は共通に接続される。n++ドレイン領域104、105にはそれぞれドレイン電極114、115が接続される。さらに、n++ソース領域107、108とp++ベースコンタクト領域109とに跨がる形でソース電極117が接続される。
上述した双方向LDMOSFETをもちいる1チップで交流電力をオン・オフさせることができ、しかも、導通時には微小電流領域においても電圧・電流特性の直線性がよく、信号電流のオン・オフに用いることが可能となる。また、ゲート電極112、113は共通接続されソース電極117は1つであるから、ゲートに制御信号を与える駆動回路も1つでよく制御が容易である。
この発明の目的は、前記の課題を解決して、双方向素子のセル密度を上げてオン電圧を小さくできる高耐圧の双方向素子および双方向素子を有する半導体装置を提供することにある。
前記トレンチから前記ウェル領域の表面に平行な一方向に前記第1の分割半導体領域および前記トレンチを備え、前記一方向と逆の方向に前記第2の分割半導体領域および前記トレンチを備えた、前記トレンチと前記第1、第2の分割半導体領域の繰り返し領域と、この繰り返し領域において、
前記第1の分割半導体領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第1オフセット領域と、
前記第1オフセット領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁と接し、前記第1オフセット領域に接して形成された第1導電型の第1ソース領域と、
前記第1オフセット領域の表面層に、前記第1オフセット領域に接して形成された第2導電型の第1コンタクト領域と、
前記第1の分割半導体領域の該第1の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第1ソース領域に渡って第1絶縁膜を介して形成された第1ゲート電極と、
前記第1ソース領域および前記第1コンタクト領域に接する第1ソース電極と、
前記第2の分割半導体領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第2オフセット領域と、
前記第2オフセット領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁と接し、前記第2オフセット領域に接して形成された第1導電型の第2ソース領域と、
前記第2オフセット領域の表面層に、前記第2オフセット領域に接して形成された第2導電型の第2コンタクト領域と、
前記第2の分割半導体領域の該第2の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第2ソース領域に渡って第2絶縁膜を介して形成された第2ゲート電極と、
前記第2ソース領域および前記第2コンタクト領域に接する第2ソース電極と、を備え、
前記第1ゲート電極は前記第1ゲート電極に制御信号を与えるための第1ゲート配線と、前記第2ゲート電極に接続され前記第2ゲート電極に制御信号を与えるための第2ゲート配線と、を備え、
前記第1ゲート電極と前記第2ゲート電極とが電気的に絶縁されており、
前記ウェル領域をドレイン、前記第1オフセット領域をチャネル、前記第1ソース領域をソースとする第1MOSFETと、前記ウェル領域をドレイン、前記第2オフセット領域をチャネル、前記第2ソース領域をソースとする第2MOSFETと、が直列接続された双方向素子であり、
前記第1ソース電極と前記第2ソース電極との間で電流を流すための素子である構成とする。
また、前記第1、第2の分割半導体領域を、それぞれ複数個備え、隣接する分割半導体領域の間の前記トレンチ幅が、同じ領域間よりも広いとよい。
また、前記双方向素子と、該双方向素子を制御する制御用回路とを同一の半導体基板に形成するとよい。
また、トレンチで囲まれた半導体領域に第1、第2ソース領域とコンタクト領域を形成し、これらの上に第1、第2ソース電極を形成することで、双方向素子の安全動作領域を広くすることができる。
また、半導体基板にトレンチを形成し、このトレンチの側壁にゲート電極を形成し、トレンチ底面下に浮遊したソース領域を形成し、そのソース領域上に絶縁膜を形成し、トレンチで囲まれた半導体領域に第1、第2ドレイン領域を形成することで、双方向素子の高耐圧化と低オン電圧化を図ることができる。
p半導体基板1にnウェル領域2を形成し、このnウェル領域2にトレンチ3を形成し、このトレンチ底面3a下にnドレイン領域4を形成し、nウェル領域2の表面層にpオフセット領域5を形成する。
トレンチ3内壁にゲート絶縁膜6を形成し、トレンチ側壁3bにゲート絶縁膜を介してゲート電極7を形成する。トレンチ3に囲まれたpオフセット領域5の表面にトレンチ3と接するように選択的に第1nソース領域9と第2nソース領域10を形成する。この第1nソース領域9と第2nソース領域10はトレンチ3を挟んで交互に形成される。ゲート電極7上とトレンチ3内部を層間絶縁膜8で充填し平坦化する。全面に層間絶縁膜8aを形成した後、この層間絶縁膜にコンタクトホールを開口して、第1nソース領域9上と第2nソース領域10上に第1ソース電極11と第2ソース電極12をそれぞれ形成する。第1ソース電極11同士、第2ソース電極12同士は第1ソース配線13、第2ソース配線14でそれぞれ接続する。またゲート電極7は図示しないゲートパッドとゲート配線を介して接続する。
また、前記のように、ゲート電極7とnドレイン領域4をトレンチ3底部に形成することで、耐圧がトレンチ3に沿って維持されるようになり、そのため、第1nソース領域9と第2nソース領域10の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。
尚、前記したようにp半導体基板1を用いることで、この基板1をグランド電位にすることができて、図示しないCMOS回路などをこの基板1に形成することが容易になる。また、前記のトレンチ底部に形成されるn拡張nドレイン領域4は、離れて形成されているが、それぞれのnドレイン領域4が接するように形成しても構わない。
また、図1(c)では、ゲート電極7がトレンチ3内に左右に分かれて形成されているが、図2のように1つとなっていても構わない。
図3は、図1の双方向LMOSFETの等価回路図である。この双方向LDMOSFET50の動作について説明する。第1ソース端子S1に対して第2ソース端子S2に高電圧を印加し、第2ソース端子S2より高い電圧をゲート端子Gに印加することで、図1の第1、第2nソース領域9、10とnドレイン領域4に挟まれたpオフセット領域5側面にチャネルが形成されて第2ソース端子S2から第1ソース端子S1に電流が流れる。第2ソース端子S2に対して第1ソース端子S1に高電圧を印加し、第1ソース端子S1より高い電圧をゲート端子Gに印加することで、第1、第2nソース領域9、10とnドレイン領域4に挟まれたpオフセット領域5側面にチャネルが形成されて第1ソース端子S1から第2ソース端子S2に電流が流れる。このように、双方向に電流を流すことができる双方向LMOSFETとなる。
前記のように、pコンタクト領域15、16を形成することで、pオフセット領域5の電位が安定し、双方向LMOSFETの安全動作領域が広くなる。その他は第1実施例と同じである。
尚、この双方向LMOSFETはpコンタクト領域15、16が形成されることで寄生ダイオードが内蔵され、双方向IGBTとしての動作モードもある。そのため、ゲート電圧(ゲート電極7の電圧)が高電位側のソース電極の電圧より低い場合でも第1ソース電極11と第2ソース電極12の間に主電流を流すことができる。
p半導体基板1にnウェル領域2を形成し、このnウェル領域2にトレンチ33を形成し、このトレンチ底面33a下にnソース領域34を形成し、nウェル領域2の表面層にpオフセット領域35を形成する。
トレンチ33内壁にゲート絶縁膜36を形成し、トレンチ側壁33bにゲート絶縁膜36を介してゲート電極37を形成する。トレンチ33に囲まれたpオフセット領域35の表面にトレンチ33と接するように第1nドレイン領域39と第2nドレイン領域40を形成する。この第1nドレイン領域39と第2nドレイン領域40はトレンチ33を挟んで交互に形成される。ゲート電極37上とトレンチ33内部を層間絶縁膜38で充填し平坦化する。この層間絶縁膜38にコンタクトホールを開口して、第1nドレイン領域39上と第2nドレイン領域40上に第1ドレイン電極41と第2ドレイン電極42をそれぞれ形成し、またnソース領域34の表面を露出させ、ピックアップ電極45を充填する。このピックアップ電極45はnソース領域が複数に分割されて形成されている場合等電位にする効果があり、また、制御電圧を印加して所定の電位とすることが可能である。例えば、装置のオフ時にグランド電位を印加しD1、D2間に電流が流れないようにすることができる。また、第1ドレイン電極41同士、第2ドレイン電極42同士は第1ドレイン配線43、第2ドレイン配線44でそれぞれ接続する。またゲート電極37は図示しないゲートパッドとゲート配線を介して接続する。
また、前記のように、ゲート電極37とpオフセット領域35をトレンチ内に形成することで、耐圧がトレンチ側壁33bに沿って維持されるようになり、そのため、第1nドレイン領域39と第2nドレイン領域40の表面での間隔を狭くでき、セルの微細化ができる。その結果、オン電圧を低下させることができる。
尚、前記したようにp半導体基板1を用いることで、この基板1をグランド電位にすることができて、図示しないCMOS回路などをこの基板1に形成することが容易になる。また、前記のトレンチ底部に形成されるnソース領域34は、離れて形成されているが、それぞれのnドレイン領域34が接するように形成しても構わない。
図5との違いは、トレンチ底面33a下のnソース領域34の隣にpベースピックアップ領域46を形成し、このnソース領域34とpベースピックアップ領域36に接するようにピックアップ電極45を形成した点である。動作は図5で説明した内容と同じである。
このように、pベースピックアップ領域46を形成し、このpベースピックアップ領域46とnソース領域34をピックアップ電極45で短絡することで、pオフセット領域35の電位が安定し、双方向LMOSFETの安全動作領域が広くなる。その他は第3実施例と同じである。
このパワーICは、同一半導体基板91に双方向LMOSFET50と駆動・保護回路部51と残量回路部52を形成する。駆動・保護回路部51と残量回路部52は電池セル92の電圧と、電池セル92に図示しないチャジャーから流入する充電電流と、電池セ92ルから負荷(携帯機器など)へ流出する放電電流を抵抗93で検出して、双方向LMOSFET50を正常に制御し、過充電や過放電のような異常時の場合には双方向LMOSFET50をオフする信号を双方向LMOSFET50へ伝送する働きをする。尚、駆動・保護回路部51にはチャージポンプ回路53が入っており、双方向LMOSFET50の第1、第2ソース端子S1、S2の電圧より高い電圧をゲート端子Gへ与えることができるようになっている。また、制御端子は電池セル92の電荷残量を外部から指定する端子である。
p半導体基板1上に、nウェル領域2を形成し、続いて、表面濃度1×1017cm-3、拡散深さ1μmのpオフセット領域5を形成し、酸化膜をマスクとしてnウェル領域2に幅1.5μmのトレンチ3を形成し、トレンチ3の窓からトレンチ3の底面3aに表面濃度1×1018cm-3、拡散深さ1μmのnドレイン領域4をイオン注入と熱処理(ドライブ)で形成する(同図(a))。ここでは、ウェル領域2、pオフセット領域5を形成した後にトレンチ3を形成したが、トレンチ3を形成した後で形成してもよい。
つぎに、トレンチ側壁3bのチャネル形成箇所に図示しないしきい値調整用のイオン注入をチルド角45度で行い、表面濃度7×1016cm-3、拡散深さ0.3μmの拡散層を形成する。続いて、チャネル形成箇所を清浄化しトレンチ内壁にゲート絶縁膜6(例えば、ゲート酸化膜)を形成し、このゲート絶縁膜6上にゲート電極7となるドープドポリシリコンを0.3μmの厚さで堆積させ、異方性エッチングによりゲート電極7を形成する(同図(b))。
図9と違うのは、図10(c)で、pコンタクト領域15、16を形成し、第1、第2ソース電極11、12とこのpコンタクト領域15、16が接している点である。
p半導体基板1上に、nウェル領域2を形成し、図示しない酸化膜をマスクとしてnウェル領域2に幅3μmのトレンチ33を形成し、トレンチ33の窓からトレンチの底面33aに表面濃度1×1018cm-3、拡散深さ1μmのnソース領域34をイオン注入と熱処理(ドライブ)で形成する。続いて、マスク酸化膜を除去し、表面濃度1×1017cm-3、拡散深さ1μmのpオフセット領域35をnドレイン領域34と接するように、トレンチ33で分割された分離半導体領域61に形成する(同図(a))。
つぎに、トレンチの側壁33bのチャネル形成箇所に、図示しないしきい値調整用のイオン注入をチルド角45度で行い、表面濃度7×1016cm-3、拡散深さ0.3μmの拡散層を形成する。続いて、チャネル形成箇所を清浄化しトレンチ内壁にゲート絶縁膜36を形成し、このゲート絶縁膜36上にゲート電極37となるドープドポリシリコンを0.3μmの厚さで堆積させ、異方性エッチングによりゲート電極37を形成する(同図(b))。
図11と違うのは、図12(a)で、トレンチ底部にpベースピックアップ領域46を形成し、図12(c)で、ピックアップ電極45とこのpベースピックアップ領域46が接している点である。
p半導体基板71上に、nウェル領域72を形成し、図示しない酸化膜をマスクとしてnウェル領域72に幅1.5μmのトレンチ73を形成し、pウェル領域76も形成し、トレンチ73の窓からトレンチの底面73aに表面濃度1×1017cm-3、拡散深さ1μmのnドレイン領域74をイオン注入と熱処理(ドライブ)で形成する。続いて、マスク酸化膜を除去し、表面濃度1×1017cm-3、拡散深さ1μmのpオフセット領域75を形成する(同図(a))。
つぎに、pオフセット領域75の表面層に第1、第2nソース領域81、82を形成し、CMOS部にソース/ドレイン領域83、84を形成し、層間絶縁膜87として酸化膜を堆積する。この工程でトレンチ内部は層間絶縁膜87が充填され、エッチバックにより層間絶縁膜87の表面を平坦化する。続いて、層間絶縁膜87にコンタクトホールを形成し、開口部にコンタクト抵抗低減のためのプラグイオン注入を行い、第1、第2nソース領域81、82上にアルミニウムでなどで第1、第2ソース電極85、86を形成し、CMOS部のソース/ドレイン領域83、84上にソース/ドレイン電極88、89を形成する(同図(c))。
図1と異なる点のみ説明すると、図1では一個の第1nソース領域9と一個の第2nソース領域10が交互に配置されていたが、この実施例では、第1nソース領域209が隣接して複数個形成され、また第2nソース領域210も隣接して複数個形成されている。また、pオフセット領域205がnドレイン領域204と接していない。さらに、各ソース領域には図4と同様にpコンタクト領域215、216が形成されている。図1では図示しなかったゲート配線構造が図示されている。
図14から図17に示すように、第1nソース領域209と層間絶縁膜208aに形成されたコンタクトホール217を介して接続した第1ソース電極211と、第1ソース電極211と接続する第1ソース配線213とは同時に金属膜で形成される。また、第2nソース領域210と層間絶縁膜208aに形成されたコンタクトホール217を介して接続した第2ソース電極212と、第2ソース電極212と接続する第2ソース配線214とは同時に金属膜で形成される。隣接した第1nソース領域209同士および第2nソース領域210同士の間はゲート絶縁膜206を介して形成されたゲート電極207で埋め込まれている。また第1nソース領域209群と第2nソース領域210群は互いに層間絶縁膜208を挟んで対峙している。トレンチ外周203aを大きくして、この第1nソース領域209群と第2nソース領域210群を交互に多数配置することで電流容量を増加させることができる。
このように、前記した本発明の半導体装置では、トレンチ外周203aの側壁全域に形成されるポリシリコン(ゲート電極207)で繋がっているため、ゲート電極207は1個となる。
このようにゲート電極が1個の半導体装置を使った適用装置例を前記の図8に示した。
同図(a)において、図8の電池セル92に図示しない負荷である携帯機器を接続した状態で充電している場合は、ゲート端子Gにオン信号を与え、左右のnチャネルMOSFETをオン状態として、電池セル92に双方向LMOSFET50を介して右から左方向に充電電流I1が流れる。このとき、電池セル92から負荷へ放電電流I2が供給されている。つまり、電池セル92は充電されなが放電も行っている。
同図(b)において、電池セル92が過充電したとき、ゲート端子Gにオフ信号を与え、左右のnチャネルMOSFETをオフ状態にする。左右のnチャネルMOSFETがオフ状態になると、負荷と電池セル92は回路的に切り離され、電池セル92へ充電電流I1が流れなくなり、過充電は停止する。またそれと同時に電池セル92から負荷へ放電電流I2が供給されなくなる。この過充電期間に図8のバッテリーチャージャーのプラグが抜かれた場合は、負荷へ電流が全く供給されなくなり、負荷は動作不能に陥る。
これを解決する方法として、左右のnチャネルMOSFETにそれぞれゲート電極を設けた双方向LMOSFETを用いる方法がある。
図19は、2つのゲート電極を有する双方向LMOSFETの等価回路図である。これは前記の図6に相当する図である。
図6と異なる点は、ゲート電極が2つあるため、図6のゲート端子Gが第1ゲート端子G1と第2ゲート端子G2の2つの端子になっており、それぞれのnチャネルMOSFET331、332が個別に動作させることができるようにした点と、nチャネルMOSFETの寄生ダイオード333、334を動作に利用している点である。
図20は、図18に相当する図であり、同図(a)〜同図(c)は電池セルが過充電されるときの時間的な経過を示した図である。
同図(a)において、第1、第2ゲート端子G1、G2に駆動・保護回路51からオン信号を与え、左右のnチャネルMOSFET331、332がオン状態となり、電池セル92へ充電電流I1が流れる。このとき、電池セル92から負荷へ放電電流I2が供給されている。つまり、電池セル92は充電されなが放電も行っている。
同図(b)において、電池セル92が過充電したとき、第1ゲート端子G1にオフ信号を与え、充電電流I1を停止させる。このとき、第2ゲート端子G2にはオン信号を与えたままにしておく。そうすると、充電電流I1が停止しても、放電電流I2が寄生ダイオード333とnチャネルMOSFET332を通って負荷へ流れるため、前記の瞬断は起こらない。
このように、2つのゲート電極を有する双方向LMOSFET300を用いることで、負荷への電流が途切れることなく供給されるようになる。
つぎに、2つのゲート電極を有する半導体装置の構成について説明する。
具体的な例で説明すると、例えば、ゲート電極を形成するポリシリコンの厚さを0.3μmとした場合はW1は1μm程度とし、Wg1、Wg2は0.5μm程度とする。また、表面を平坦化するためにはW1はソース領域を形成する島341の幅以下とするのが好ましい。
図26において、p半導体基板301の表面層に、例えば、表面濃度5×1016cm-2、深さ4μm程度nウェル領域302を形成し、表面からnウェル領域302に達するトレンチ303をメッシュ状に深さ2μm程度に形成し、柱状にトレンチ残し部分、所謂島341、342を形成する。この島341、342は、後工程で第1、第2pオフセット領域、第1、第2nソース領域を形成する島341と、第1、第2ゲート電極、第1、第2ゲート配線と接続するポリシリコン配線318を形成する島342となる。
図27において、ゲート絶縁膜306を形成し、30Vから50V程度の耐圧を持たせるために、トレンチ底面のnウェル領域302に1×1017cm-3以上の高濃度でnドレイン領域304を形成し、このnドレイン領域304と離してpオフセット領域305を形成する(接続する場合もある)。その後、0.3μm程度の厚さで第1、第2ゲート電極307a、307b、ポリシリコン配線318となるポリシリコンを全面に形成し、島341同士の間、島341と島342の間をポリシリコンで完全に埋めた後、パターニングする。
図29において、層間絶縁膜308aにコンタクトホール317を形成し、このコンタクトホール317で第1、第2nソース領域309、310、pコンタクト領域315、316と接続する金属の第1、第2ソース電極311、312と、この第1、第2ソース電極311、312と同時に形成された第1、第2ソース配線313、314および第1、第2ゲート電極307a、307bと同時に形成されたポリシリコン配線318と接続する金属の第1、第2ゲート配線319、320を形成する。
2、72 202、302 nウェル領域
3、33、73、203、303 トレンチ
3a、33a、73a 底面
3b、33b、73b 側面
4、74、204、304 nドレイン領域
5、35、75、205、305 pオフセット領域
6、36、79、206、306 ゲート絶縁膜
7、37、80、207 ゲート電極
8、38、87、208、208a、308、308a 層間絶縁膜
9、81、209、309 第1nソース領域
10、82、210、310 第2nソース領域
11、85、211、311 第1ソース電極
12、86、212、312 第2ソース電極
13、213、313 第1ソース配線
14、214、314 第2ソース配線
15、16、215、216、315、316 pコンタクト領域
34 nソース領域
39 第1nドレイン領域
40 第2nドレイン領域
41 第1ドレイン電極
42 第2ドレイン電極
43 第1ドレイン配線
44 第2ドレイン配線
45 ピックアップ電極
46 pベースピックアップ領域
50、60 双方向LMOSFET
51 駆動・保護回路部
52 残量回路部
53 チャージポンプ回路
61 分割半導体領域
70、90、91 半導体基板
83、84 ソース/ドレイン領域
88、89 ソース/ドレイン電極
92 バッテリー装置
203a、303a トレンチ外周
203b 突き出したトレンチ
307 ポリシリコン
217、317 コンタクトホール
218、318 ポリシリコン配線
219 ゲート配線
300 双方向LMOSFET
307a 第1ゲート電極
307b 第2ゲート電極
319 第1ゲート配線
320 第2ゲート配線
331、332 nチャネルMOSFET
333、334 寄生ダイオード
341、342 島
S1 第1ソース端子
S2 第2ソース端子
G ゲート端子
G1 第1ゲート端子
G2 第2ゲート端子
D1 第1ドレイン端子
D2 第2ドレイン端子
Claims (4)
- 第1導電型のウェル領域内に該ウェル領域の表面から形成されたトレンチにより、前記ウェル領域の表面層を分割して形成された第1、第2の分割半導体領域を備え、
前記トレンチから前記ウェル領域の表面に平行な一方向に前記第1の分割半導体領域および前記トレンチを備え、前記一方向と逆の方向に前記第2の分割半導体領域および前記トレンチを備えた、前記トレンチと前記第1、第2の分割半導体領域の繰り返し領域と、この繰り返し領域において、
前記第1の分割半導体領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第1オフセット領域と、
前記第1オフセット領域の表面層に、前記第1の分割半導体領域の両側の前記トレンチの側壁と接し、前記第1オフセット領域に接して形成された第1導電型の第1ソース領域と、
前記第1オフセット領域の表面層に、前記第1オフセット領域に接して形成された第2導電型の第1コンタクト領域と、
前記第1の分割半導体領域の該第1の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第1ソース領域に渡って第1絶縁膜を介して形成された第1ゲート電極と、
前記第1ソース領域および前記第1コンタクト領域に接する第1ソース電極と、
前記第2の分割半導体領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁および前記ウェル領域に接し、前記トレンチより浅く形成された第2導電型の第2オフセット領域と、
前記第2オフセット領域の表面層に、前記第2の分割半導体領域の両側の前記トレンチの側壁と接し、前記第2オフセット領域に接して形成された第1導電型の第2ソース領域と、
前記第2オフセット領域の表面層に、前記第2オフセット領域に接して形成された第2導電型の第2コンタクト領域と、
前記第2の分割半導体領域の該第2の分割半導体領域の両側の前記トレンチの側壁に、前記ウェル領域から前記第2ソース領域に渡って第2絶縁膜を介して形成された第2ゲート電極と、
前記第2ソース領域および前記第2コンタクト領域に接する第2ソース電極と、を備え、
前記第1ゲート電極は前記第1ゲート電極に制御信号を与えるための第1ゲート配線と、前記第2ゲート電極に接続され前記第2ゲート電極に制御信号を与えるための第2ゲート配線と、を備え、
前記第1ゲート電極と前記第2ゲート電極とが電気的に絶縁されており、
前記ウェル領域をドレイン、前記第1オフセット領域をチャネル、前記第1ソース領域をソースとする第1MOSFETと、前記ウェル領域をドレイン、前記第2オフセット領域をチャネル、前記第2ソース領域をソースとする第2MOSFETと、が直列接続された双方向素子であり、
前記第1ソース電極と前記第2ソース電極との間で電流を流すための素子であることを特徴とする双方向素子。 - 前記ウェル領域は、第2導電型半導体基板の表面層に選択的に形成された領域であることを特徴とする請求項1に記載の双方向素子。
- 前記第1、第2の分割半導体領域を、それぞれ複数個備え、隣接する分割半導体領域の間の前記トレンチ幅が、同じ領域間よりも広いことを特徴とする請求項1または2に記載の双方向素子。
- 前記双方向素子と、該双方向素子を制御する制御用回路とを同一の半導体基板に形成した請求項1〜3のいずれかに記載の双方向素子を含む半導体装置。
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