JPH0731321B2

JPH0731321B2 - 容量性負荷の走査方法

Info

Publication number: JPH0731321B2
Application number: JP62050077A
Authority: JP
Inventors: 淳一大和田; 雅明北島; 政善鈴木; 勝高畠; 慶治長江
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-06
Filing date: 1987-03-06
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: JPS63217326A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、走査方法に係り、特に液晶等の表示体を用
い、駆動回路を内蔵したアクテイブマトリス型デイスプ
レイに好適な走査方法に関する。

〔従来の技術〕

ガラス等の板上に薄膜の能動素子、たとえばダイオード
や薄膜トランジスタ（以下単にTFTと称す）等のスイツ
チング素子等を形成し、液晶等の電気光学効果を有する
物質と組み合せた、いわゆるアクテイブマトリクスデイ
スプレイは、大面積かつ高精細、さらに高画質のデイス
プレイが形成できる特徴を有する。これに加えて、TFT
を用いたものは、TFTにより駆動回路を形成し、外部か
らの接続線数を低減するとともに、外付けの駆動回路数
を低減し、低コスト化を達成すると同時に、接続不良が
原因となる信頼性の低下を防止することができる。この
ように、駆動回路を内蔵したデイスプレイについては、
アイ・イー・イー・イー・プロシーデイング59（1971
年）第1566頁（Proceedings of IEEE,59,P1566（1971）
に提案されて以来、特開昭56-92573号公報あるいは特開
昭57-100467号公報に記載されたような回路が提案され
ている。これらの回路構成は、信号側（データ側）の配
線に印加する信号電圧を、１ライン当り数少ないTFT素
子により、信号回路を構成することができるが、以下の
点において改善の余地がある。まず、表示部の信号電極
（データライン）印加された電圧は、駆動回路の出力段
のTFT素子がオン状態の時にTFT素子を通して信号電圧が
信号電極に印加され、次にTFT素子がオフ状態となり、
その電圧を信号電極に付いた容量Clにより電圧を保持す
る動作を行う。これらの動作は、走査ラインが１ライン
選択され、走査電極に表示部のTFT素子がオン状態とな
るような走査電圧が印加された期間内に行なわれる。こ
のため、この期間内の信号電極に印加された電圧が、一
ラインの走査期間の終了時まで保持される必要があり、
もし信号電極と他部との絶縁抵抗が十分でない場合に
は、走査期間の終了時までに信号電極容量に印加した電
圧が放電し、画素部のTFTに印加される電圧が低下し、
その信号電極に接続された各画素は常に印加電圧が低く
なるため、信号電極毎に輝度むらが生じてしまう。これ
を防ぐためには、駆動回路の出力段のTFT素子を１ライ
ンの走査期間が終了するまでオン状態に保ち、信号電極
から電圧が放電する分だけ電流を供給する必要がある。

次に、表示部のTFT素子のオン特性と出力段のTFT素子の
オン特性の問題を考慮する必要がある。すなわち、ディ
スプレイが大容量化、つまり大面積，多走査線化するに
従い、１ラインの走査期間が短かくなり、さらには、１
画素の走査期間も短かくなる。これに反して、１ライン
あたりの静電容量は大きくなるため、信号線を１走査期
間内に、１信号ラインずつ順次走査する。いわゆる点順
次走査とあるいは複数の信号ラインずつ順次走査する走
査方法（ここでは、一度に走査する複数ラインを１ブロ
ックとして、ブロック順次走査と呼ぶ）とでは、短期間
に比較的大きな静電容量負荷を充電する必要があり、駆
動回路の出力段のTFT素子は大きなドレイン相互コンダ
クタンスgmを持つ必要がある。また、表示部のTFT素子
に対しても上述の走査方法では、TFT素子のオン電圧が
短くなるため液晶への印加電圧が十分印加されず表示の
コントラスト比が低下する。このため、これらのTFT素
子のチャネル幅Ｗを大きくして、相互コンダクタンスgm
を増加させる方法などが必要になり、回路の面積が増加
したり、表示部の表示電極の占める割合が低下し、表示
特性が低下したりする。これを回避するため、駆動方法
として、一走査ラインのアドレス期間内では、その期間
のほぼ全ての期間を表示部のTFT素子がオン状態とな
り、しかも信号電圧が印加される、いわゆる線順次走査
法が望ましい。

次に、内蔵用の駆動回路の構成に関して、特に、信号側
（データ電圧発生側）の駆動回路に関しては、高速動作
が要求されるため、回路の設計には注意が必要となる。
たとえば、ディスプレイの表示部画素数がＮ（垂直方向
画素数）×Ｍ（水平方向画素数）とし、一画面を書きか
える周波数（以下フレーム周波数という）をf_F（Hz）と
すると、ディスプレイに対し入力する信号電圧の最高周
波数f_maxは、f_max＝Ｎ×Ｍ×f_Fと計算される。たとえ
ば、表示部の画素数をＮ＝400、Ｍ＝640×３（×３はR,
G,Bの三色表示を仮定）、f_F＝60Hzとすると、f_max＝46.
08×10⁶Hz＝46.08MHzという非常に高周波の値となる。
このような周波数帯域で動作する回路を、たとえば非晶
質シリコンや多結晶シリコンを用いたTFTより構成する
ことは非常に困難であるため、TFT素子に対し特性の合
った回路構成や信号の印加方法の改良が必要となる。上
述の公知例は、入力データを並列に印加し、上記の最高
周波数f_maxを入力データの数で低周波化する工夫を行っ
た回路構成であるが、外部から信号を入力する部分と、
入力した信号を表示部に印加する部分が同一のTFT素子
を用いたり、あるいは、TFT素子をトランスファーゲー
トとした静電容量による電圧分配型の回路構成となって
いるため、入力部のTFT素子が大きな静電容量負荷を駆
動する必要があり、高周波の入力信号に応答することが
困難であるという欠点を有していた。

また、上記の従来例では、入力データ信号を処理するTF
T素子を動作させるための走査パルス等の駆動電圧を印
加するタイミング、または発生する回路構成は、一走査
線の選択期間を複数本の信号線を１ブロックとしたブロ
ック数等により分割していたため、大画面、高精細とな
ってくると、走査パルスの幅が短かくなるため、走査パ
ルスを発生する回路に対して高速の動作が要求されてい
た。

〔発明が解決しようとする問題点〕

上記のような従来技術では、TFTを用いた内蔵用信号駆
動回路において、高速の入力データを効率良く処理し、
表示部に印加する点について考慮がされておらず、回路
の動作速度に問題があるとともに、表示部の表示特性の
点にも問題があった。

本発明の目的は、入力データが高速となった場合でも、
比較的低速でスイッチングする半導体素子を利用しうる
高速な走査方法を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成する本発明の特徴とするところは、入力
信号が印加される一方の主電極、容量性負荷が接続され
る他方の主電極、及び第１の電位レベルと第１の電位レ
ベルとは異なる第２の電位レベルとの間を所定の周期で
交互に移行する制御信号が印加される制御電極とを有
し、制御電極に与えられる電位が第１の電位レベルの
時、一方の主電極と他方の主電極との間は伝達状態とな
り、制御電極に与えられる電位が第２の電位レベルの
時、一方の主電極と他方の主電極との間は非伝達状態と
なる半導体スイッチ素子を少なくとも１つ含むスイッチ
単位を複数個具備し、スイッチ単位に属する半導体スイ
ッチ素子には同じ位相の制御信号が印加され、半導体ス
イッチ素子を順次伝達状態または非伝達状態から非伝達
状態または伝達状態に移行させて容量性負荷を走査する
走査方法において、隣接する２つのスイッチ単位に属す
る半導体スイッチ素子には、互いに位相がずれ、かつ第
１の電位レベルまたは第２の電位レベルにある期間が互
いに重なり合う制御信号が印加される走査方法にある。

〔作用〕

走査の低周波化のためには、走査する各走査信号間でオ
ーバーラップする設ける、これによって、走査信号の変
化する周期が長くなるため、低周波化が可能となる。

〔実施例〕

本発明の原理を第18図および第19図を用いて説明する。
第18図は本発明の原理を説明するための構成図であり、
第19図は第18図のタイムチャートである。

第18図に於いて、101〜104は半導体スイッチの一例とな
る４個（Ｋ＝４）のｎチャネル型MOSトランジスタで好
ましくは、ガラス基板上に薄膜トランジスタ（以下TFT
と称す）で構成される。TFT101〜104の一方の主電極
は、共通して、アナログまたはデジタルの画像信号等の
連続的な入力信号Vinが印加される。TFT101〜104の他方
の主電極は、夫々容量負荷201〜204が接続されている。
容量負荷201〜204は、好ましくは、液晶，配線容量，次
段のMOSトランジスタの入力ゲート容量等である。TFT10
1〜104の制御電極には、一方の主電極からの他方の主電
極への入力信号Vinの伝達状態となるオン状態及び非伝
達状態となるオフ状態を制御する制御信号となる第１の
電位レベルV₁と第２の電位レベルV₂からなる走査パルス
φ₁，φ₂，φ₃，φ₄が夫々印加される。ここでV₁は例え
ば接地電位（OV），V₂は電源電位（Vcc＝5V）である。

第19図に於いて、時刻t₁でφ₁はV₁からV₂へ移行し、TFT
104はオフ状態からオン状態へ移行し、容積性負荷201の
電圧V₂₀₁の如く、容積性負荷201には入力信号Vinが印加
される。

時刻t₂では、φ₁は変化せずに、V₂のそのままで、TFT10
1はオン状態を保持する。ここで、φ₂はV₁からV₂へ変化
し、TFT102はオフ状態からオン状態へ移行し、容積性負
荷202の電圧V₂₀₂の如く、容積性負荷202には入力信号Vi
nが印加される。

時刻t₃では、φ₁はV₂からV₁へ変化し、TFT101はオン状
態からオフ状態へ移行し、容積性負荷201は、直前のTFT
101のオン状態時での入力信号Vinの値を所定期間保持す
る。尚、この際、漏れ抵抗の存在により、この値は若干
下がる場合がある。φ₂は変化せずにV₂のままで、TFT10
2はオン状態を保持する。即ち、時刻t₂か時刻t₃の期間
では走査が隣接するφ₁，φ₂がV₂で、２個（Ｌ＝２）の
TFT101,102が共にオン状態であり、入力信号Vinが両方
に印加されφ₃，φ₄がV₁でTFT103,104が共にオフ状態に
ある。また、時刻t₃では、φ₃がV₁からV₂へ変化してTFT
103がオン状態へ移行し、容積性負荷203の電圧V₂₀₃の如
く、容積性負荷203には入力信号Vinが印加される。

時刻t₄では、φ₁はV₁のままで変化しなく、TFT101はオ
フ状態から保持する。φ₂はV₂からV₁へ変化し、TFT102
はオン状態からオフ状態に移行し、容積性負荷202は、
直前のTFT102のオン状態時での入力信号の値を所定期間
保持する。φ₃はV₂のままで変化せずTFT103はオン状態
を維持する。φ₄はV₁からV₂へ変化し、TFT104がオフ状
態からオン状態へ移行し、容積性負荷204の電圧V₂₀₄の
如く、容積性負荷204には入力信号Vinが印加される。

即ち、時刻t₃から時刻t₄の期間ではφ₂，φ₃がV₂で２個
（Ｌ＝２）の走査が隣接するTFT102,103が共にオン状態
であり、走査が隣接するφ₁，φ₄が共にV₁で、TFT101,1
04が共にオフ状態にある。

時刻t₅では、φ₁は時刻t₁と同じ様に、V₁からV₂へ変化
する。時刻t₄から時刻t₅の期間では、走査が隣接するφ
₁，φ₂がV₁で、２個（Ｌ＝２）のTFT101,102が共にオフ
状態であり、φ₃，φ₄が共にV₂で２個のTFT103,104が共
にオン状態である。以下、時刻t₆，t₇…と同様に繰り返
される。

時刻t₁からt₅までの期間が一周期であり、この周期で、
走査信号φ₁〜φ₄がV₁からV₂に順次変化して、TFT101〜
104が順次オフ状態からオフ状態へ移行する。また、こ
の一周期で、走査信号φ₁〜φ₄がV₂からV₁に順次変化し
て、TFT101〜104が順次オフ状態からオン状態へ移行す
る。尚、第19図では、時刻t₁からt₂の期間、、t₂からt₃
の期間、t₃からt₄の期間、t₄からt₅の期間等の各期間は
実質的に等しいが、不均等であっても良い。

この様に、走査信号φ₁〜φ₄がお互いに重なり、オーバ
ーラップしているので、φ₁〜φ₄夫々の実質的な周波数
が低減され、TFT101〜104は、それほど高速なスイッチ
特性のものでなくとも走査信号を得ることができる。換
言すれば、TFT101〜104のスイッチ特性を変えなくと
も、高速な走査信号が得られる。

尚、第19図では、Ｋ＝4,L＝２の例で、Ｋ＝2Lである
が、Ｋが奇数の場合、Ｋ＝2L−１またはＫ＝2L＋１のど
りらかに設定されると好ましい。

本発明の具体的な実施例を第１図により説明する。

第１図は、ガラス，プラスチック等の透明な絶縁性基板
16上に形成したTFT素子と、表示部に設けた多数の画素1
8と、各画素を駆動するための複数の走査電極15及び複
数の信号電極12と、走査回路14及び以下に述べる構成を
有する信号回路とから成る平面型ディスプレイである。
各画素18はTFT素子18-1と、TFT素子18-1によって駆動さ
れる電極間の液晶等の表示体によって構成される。

信号回路の構成として、テレビ等を表示するためのビデ
オ信号をはじめとする表示用のデータ信号を供給するた
めの信号入力配線１とドレイン電極（ここでは、TFT素
子はｎチャネル構成とし、入力側の一方の主電源をドレ
イン，出力側の他方の主電極をソースと呼ぶことにす
る。TFT素子は構造上はソースとドレイン電極を全く対
称に形成することも可能であり、ソースとドレインの呼
び方は説明上便宜的に付けたものである。）とを接続し
たTFT素子を少なくとも２個以上のゲート電極（第１図
では３個（Ｍ＝３）の制御電極であるゲート電極）を結
線し、これを１ブロックとし、Ｋ個の各ブロックのゲー
ト４は、各ブロックを走査するための走査電圧信号
φ₁，φ₂，φ₃，…を発生する走査電圧発生回路３に接
続する。ブロック内の各TFT素子のソース電極には、デ
ータサンプリング用のTFT素子６のドレイン電極を接続
し、データサンプリング用TFT6のゲート電極はデータサ
ンプリング用の配線群５にそれぞれ接続されている。デ
ータサンプリング用TFTのソース電極に対し、データ保
持用の静電容量７とデータ転送用のTFT素子10のドレイ
ン電極が接続される。本実施例では、データサンプリン
グ用TFT6が第18図のTFT101等に相当し、データ保持用の
静電容量７が第18図の容量性負荷201等に相当する。TFT
素子10のソース電極に対して、バッファアンプ11が接続
され、バッファアンプ11の出力により表示部の信号電極
群12を駆動する。

この信号回路の構成をその動作により分類すると、TFT
素子２とTFT素子６及びそれぞれに付随した信号系によ
り、信号入力のサンプリング回路となり、TFT素子６と
静電容量７とがホールド回路、TFT10がデータ転送回
路、バッファ回路11が表示部の駆動回路となっている。

回路３及び回路14は、１ブロックあるいは１ラインを順
次走査するための走査電圧を発生するための回路であ
り、シフトレジスタ回路を中心とし、必要な場合には、
レベル交換回路や出力段のバッファ回路を入れる。ま
た、バッファ回路11はその入力段に存在する静電容量に
印加され、保持された電圧を増幅、あるいはインピーダ
ンス変換し表示部に印加するための回路であり、インバ
ータを代表的な構成とする各種回路が考えられる。

第２図は、第１図の回路の変形例である。信号入力配線
１に印加される信号V₂を、各ブロック毎で１個のTFT素
子２により切り換え、TFT素子６に印加する構成であ
る。TFT素子の数を低減することが可能であり、信頼性
の向上にもつながる。

第３図には、インバータ回路の入力電圧Vinに対する出
力電圧Voutの特性を示す。この特性はTFT素子を多結晶
シリコンを用いたTFTとし、インバータの回路構成をエ
ンハンスメント型TFTを２個用いたいわゆるE/E型インバ
ータとした場合であるが、入力電圧Vinに対し出力電圧V
outがほぼ直線的に変化する領域が存在し、この部分を
バッファの動作領域として使用する。すなわち、第２図
の入力電圧Vin₁とVin₂の領域において、出力電圧Vout₁
と電圧Vout₂とが直線的に変化している。この部分の傾
きや、入力電圧値に対するバイアス電圧値は、TFT素子
の特性およびインバータ比等の回路設計定数により変化
するが、直線領域が現われた部分を動作領域として設定
するよう駆動条件を決定すれば良い。

一般にTFT素子はMOS構造の素子であり、ゲート入力イン
ピーダンスは十分に高いため、第３図に示したようなイ
ンバータ回路をバッファ回路11に使用することは、入力
部に保持された電荷が、バッファ回路11の入力部を通し
て放電することがないため、トランスファゲート10から
送られた信号の保持特性は良好となる。

第４図に第１図の各部に印加する駆動電圧波形を示す。
走査電極に印加する走査電圧Vsc₁，Vsc₂，Vsc₃…と、各
走査電極の画素に印加するビデオ入力信号Vvと、各TFT
ブロック２を順次走査するための電圧信号φ₁，φ₂，φ
₃，…と、各ブロック内のデータをサンプリングするた
めのTFT素子６のゲートに印加するクロックパルスCP₁，
CP₂，CP₃と、データ蓄積用の静電容量７に保持されたデ
ータ電圧をバッファ部に転送するための電圧Vstとから
成る。ビデオ信号Vvはφ₁，φ₂，φ₃，…とCP₁，CP₂，C
P₃とのいずれもが印加されてTFT2とTFT6とがオン状態と
なった時間に静電容量７にサンプリングされ、TFT2ある
いはTFT6のいずれかがオフ状態となった場合には、静電
容量７の電圧は保持される。走査電圧φとクロックパル
スCPとの組み合せの中で、TFT2とTFT6とがいずれもオン
状態となるのは、一走査ライン期間中に一回であるの
で、ビデオ信号Vvは、第１図の左側の静電容量に順次蓄
積されていく。走査電圧φの印加方向、及びCPの印加順
序を逆にすることにより、右側の静電容量からVvが蓄積
できることはいうまでもない。このとき、TFT2及びTFT6
の特性は、オン抵抗がCP₁，CP₂，CP₃それぞれのオン期
間に容量７を充電し、オフ期間に容量７の電圧を保持す
るようにオフ抵抗を決定する。オフ期間の最大値は、第
１図の場合には１番左端の信号ラインであり、その期間
は、ほぼ一走査期間に等しい値である。オン期間とオフ
期間の比は、水平方向がＭ画素のディスプレイでは、ほ
ぼＭの値と等しくなる。Ｍは2000画素程度であるので、
TFT素子のオンオフ比で十分、充電と保持が可能な値で
ある。次にバッファ回路11の入力部に印加される電圧は
容量７とバッファ回路11の入力容量の容量分割で決定さ
れるが、容量７をバッファ回路の入力容量より大きく設
定しておけば良い。バッファ回路が存在しない従来の例
では、信号電極に付いた静電容量より大きな値の容量７
を作らなければならなかったため、TFT2及びTFT6は高速
で容量７を充電することは困難であった。これに対し、
本実施例では容量７は、それほど大きな値とならないた
め、TFT2およびTFT6により高速で充電することが可能と
なった。

また、バッファ回路の出力は帰線期間を除いて、ほぼ１
水平ラインの走査期間中は電圧を信号電極に印加するこ
とが可能であり、信号電極と走査電極との間の絶縁抵抗
がばらついた場合、あるいは表示部のTFT素子のゲート
絶縁膜の絶縁抵抗がばらついた場合にも、バッファ回路
により電流を供給できるため、信号電極の電圧を一定に
保つことが容易であり、表示のむらを防ぐことができ
る。

さらに、走査電圧φ₁，φ₂，φ₃，…を発生させる回路
の動作速度は点順次走査の場合と比較して、１ブロック
内のTFT2の数だけ、低下させることができる。第１図，
第２図に示した例は１ブロック３個のTFT素子を用いた
構成としたが、この数をさらに多くすることにより、回
路３の動作周波数を低下することができ、TFT素子によ
り容易に回路を内蔵することが可能となる。

さらに、本実施例では、入力信号のアナログ信号は１本
の入力端子で印加しており、入力信号を外部において
は、直並列変換等の複雑な信号処理を行なう必要がな
く、外部の回路構成を簡単にすることができる。

第５図は第４図の駆動波形の変形例である。Vvに対し直
流電圧を印加し、静電容量７の共通配線８に対しビデオ
信号電圧を印加したものである。静電容量７の電圧は、
サンプリング用TFT6のソース電極と配線８の差電圧で決
定されるので、第３図と同様な（但し、極性の反転し
た）電圧を容量７に印加することが可能である。

第６図は、第４図，第５図の変形例である。TN液晶など
の液晶を駆動する場合には駆動電圧が交流となり、直流
成分を小さくした波形を印加する必要がある。TFTを用
いたディスプレイでは各画素への印加電圧は１フレーム
毎に正負を反転した電圧を印加する必要があり、この反
転方法として、１画面毎に信号の極性を反転する方法、
１走査ライン毎に信号の極性を反転させる方法等の反転
方法が提案されている。いずれにしても、あるレベルを
中心として極性が反転する信号電圧を発生させる必要が
あるが、第６図は、１走査ライン毎にVvとVbとに印加す
る電圧を切りかえ、静電容量７の差電圧Vc（Vc＝Vv−V
b）が走査ライン毎に反転するような波形を発生させた
例である。VvとVbとの切りかえは一画面毎でも良く、こ
の場合には、一画面毎に極性の反転する電圧を発生させ
ることができる。

このように、本実施例の回路構成では、入力電圧を反転
させた信号電圧を容易に作り出せる特徴を有する。

第７図は第１図あるいは第２図の構成に対し、１個のブ
ロック内の信号ライン数を２倍の６個（Ｍ＝６）とした
構成である。第１図あるいは第２図の構成に比較してブ
ロック走査電圧φ₁，φ₂，…φ_kは1/2の周波数に低減
（パルス幅は２倍）することができる。すなわち、１ブ
ロック内の信号ライン数が多いほど、ブロック走査電圧
φ₁，φ₂，…は低周波化が実現できる。

次に、第７図の構成において、第４図のサンプリング電
圧CP₁，CP₂，CP₃に相当するCP₁，CP₂，…，CP₆の波形を
第８図に示す。第８図の実施例はCP₁とCP₂，CP₂とCP₃，
あるいは…CP₅とCP₆という隣り合うパルスをオーバラッ
プさせる期間を設けたことが特徴となっている。TFT6の
出力についた容量７に保持される電圧はサンプリング電
圧CP₁，CP₂…CP₃がV₃（好ましくは接地電位＝０）とな
る直前のレベルが残るため、それ以前の期間にサンプリ
ング電圧V₄（好ましくは電源電位Vcc＝5V）が印加され
ていても差しつかえない。すなわち、第８図（ａ）から
第８図（ｂ）さらに第８図（ｃ）のようにすることによ
り、サンプリング電圧のパルス幅は長くなってくる。デ
ータサンプリング電圧発生回路13の動作速度の制限が非
常にゆるやかになるため回路設計が容易になるととも
に、TFT素子特性に対しても余裕が出てくる。

第９図は第８図に示した波形を発生するための回路構成
の一例を示す。第９図（ａ）は通常のシフトレジスタ回
路の構成である。６個のサンプリング電圧CP₁，CP₂，
…，CP₆を発生するために６段のシフトレジスタを用い
ている。第９図（ａ）の構成で出力パルスを長くするた
めには入力電圧Vstを長くすれば良い。第９図（ｂ）は
２系統のシフトレジスタを用いた構成である。Vst₁とVs
t₂とを半パルス分だけずらし、それぞれのシフトレジス
タを第９図（ａ）の1/2の周波数で動作させることによ
り、オーバラップしたサンプリング電圧CP₁，CP₂，…CP
₆が得られる。さらに第９図（ｃ）は３系統のシフトレ
ジスタを用いた構成である。（ａ）の1/3の周波数で動
作させることができる。

第９図はシフトレジスタを用いた構成であるがこれをフ
リップフロップ等の回路を用いても同様の波形が得られ
ることはいうまでもない。

上述の駆動法，回路構成によりサンプリング電圧も低周
波化できるため、TFTを用いて容易に回路が構成でき
る。

一方、ブロック走査電圧φ₁，φ₂，…も上述と同様の方
法によりパルス幅を第８図（ａ），（ｂ），（ｃ）の様
に長くすることができる。第10図は従来のシフトレジス
タ１系統の構成（ａ）に対して、シフトレジスタを２系
統設けた構成（ｂ）とすることによりシフトレジスタの
動作周波数を下げることが可能である。第20図は第９図
（ｂ）を実現するための回路構成の一例を示す。２相ク
ロックにより動作するシフトレジスタを２段設け、それ
ぞれのクロックパルスを逆相にすることにより、CP₁，C
P₂とCP₃，CP₄との位相が半相だけずれた波形を出力する
ことができる。

第21図（ａ）は第20図と回路構成は同じであるが、クロ
ックラインと電源ラインを共通にした構成である。

これらの回路の動作の波形を第21図（ｂ）に示す。CP₁
からCP₄までの出力を得るために、２相のクロック１及
びクロック２と半相だけ位相のずれた入力信号VinとVi
n′を用いる。CP₁からCP₄までの出力を得るためにシフ
トレジスタを１列だけ用いた場合と比較して、シフトレ
ジスタの動作周波数が1/2に低周波化できる。

第22図（ａ），（ｂ）は４相のクロックを使用し、位相
が1/4ずれた出力V₀₁〜V₀₄を得る回路個性及びそのタイ
ムチャートである。この場合には、シフトレジスタ１列
の場合に比較して周波数を1/4に低周波化することが可
能である。

第23図（ａ）は、走査電圧発生回路３′の出力₁，₂
…を、多相クロック配線５′とスイッチ回路２′の組み
合わせにより走査電圧φ₁，φ₂，φ₃…を得る構成であ
る。スイッチ回路２′の一例としては第23図（ｂ）に示
すように、２個のTFT素子により、２相のクロックa,bに
より出力電圧ｃを得る構成が考えられる。

駆動波形を第23図（ｃ）に示す。₁を４相クロックパ
ルスCP₁′，CP₂′，CP₃′，CP₄′により切りかえて、φ
₁，φ₂，φ₃，φ₄を得ている。

第11図は第１図の回路構成図の変形例である。TFT素子
２の出力段にバッファ回路19を設け電圧の増幅を行う方
式である。このように、電圧増幅、レベルシルト等の目
的でバッファ回路を入れることも可能である。

第12図は信号入力配線に対しサンプリング用のTFT6を接
続し、走査配線４とTFT2をTFT6の出力段に接続した構成
である。回路の動作は第１図の回路と同じであるが、TF
T素子２の出力段に接続した静電容量に保持された電圧
が、TFT素子のゲート・ソース間容量によりゲート電圧
に印加された電圧の影響を受ける場合には、CP₁，CP₂，
CP₃の方がφ₁，φ₂，…に比べ高周波であり、静電容量
の電圧に影響しやすく、第７図の構成の方がゲート電圧
の影響が小さくなるという利点がある。第12図の実施例
でも、第４図，第５図，第６図の駆動法が適用できるこ
とはいうまでもない。

第13図は第１図の回路を３本のカラーの入力信号配線１
に対応した場合の構成例である。３色の表示に対応した
Vvr,Vvg,Vvbのビデオ信号に対し、９個のTFT素子を１ブ
ロックとし、３相のクロック電圧CP₁，CP₂，CP₃により
サンプリングを行う。同一のクロック配線に接続され、
同じ制御信号が印加されるTFT素子をスイッチ単位とす
ると、本実施例では各スイッチ単位には３色の表示R,G,
Bに対応して３個のTFT素子が含まれる。この構成によ
り、９画素（R,G,Bの３色を1dotとする3dot分）を駆動
することが可能である。Vvr,Vvg,Vvbを各ライン毎に印
加する順序を変換することにより、モザイク構成のカラ
ー配置の表示も行うことが可能である。

第14図に、ｐ及びｎチャネルのCMOS構成のスイッチを用
いた回路構成とその駆動波形の一例を示す。１ライン毎
に信号電圧の極性を反転したり１フレーム毎に反転した
りするため、正負両極性の電圧を通す必要があるためp,
nの両チャネルのTFT素子を用いてスイッチを構成するこ
とにより、動作速度の向上がはかれる。

第15図には、TFT素子のゲート・ソース間の静電容量に
より、ゲートの電圧がソースに容量結合により重量され
るのを防止する方法を示す。これまでに述べた各TFTの
代わりに、それぞれ２個のTFT素子を用い、２個のうち
１個はゲートに論理の反転した電圧を印加し、ゲートか
らの容量結合を相殺するようにしている。

第16図は容積性負荷となる静電容量の形成方法の一例を
示す。通常、静電容量は金属電極２層と絶縁膜１層によ
り形成するが、ここでは、TFT基板に対し対向するガラ
ス基板上の透明電極を電極21のように形成し、TFT基板
上の静電容量を必要とする部分にも電極20を形成する。
ディスプレイ形成時に液晶を封入することによりこれら
２枚の電極の間で特性の良い静電容量が形成できる。こ
れに加えて、これら２組の電極を透明電極で形成すれ
ば、回路動作時に電圧が印加されるため液晶が動作し、
回路の動作の検査も可能となる。

第16図に加えて、これまで述べた回路動作を安定に行う
ため、第12図のような対向ガラス電極を静電容量を形成
するための電極に使用すことなどを目的とする場合を除
き、回路形成部上の対向基板の透明電極を除去した例を
第17図に示す。対向ガラス基板24上の透明電極領域29
は、表示部25上のみに形成し、走査回路22と信号回路23
上は除去した構成である。これにより、回路の各部と対
向ガラス基板との静電容量結合を小さくすることによ
り、回路の高速化が可能となる。

尚、上記実施例では、線順次走査を例にとって説明した
が、本発明の走査方法は、点順次走査にも適用できるこ
とは言うまでもない。

〔発明の効果〕

本発明によれば、高速な走査方法を得ることができる。

【図面の簡単な説明】

第１図，第２図，第７図，第９図，第10図，第11図，第
12図，第13図，第14図，第15図，第16図，第17図，第18
図，第20図，第21図，第22図，第23図は本発明の実施例
の回路構成図、第３図はインバータの回路図及び特性
図、第４図，第５図，第６図，第８図，第19図は駆動波
形図である。１……信号入力配線、2,6,10…TFT素子、３……走査電
圧発生回路、５……クロック配線、７……静電容量、11
……バッファ回路、16……TFT基板、17……入力パッ
ド、13……クロック発生回路、18……表示部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木政善茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者高畠勝茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者長江慶治茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (56)参考文献特開昭49−74438（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】入力信号が印加される一方の主電極、容量
性負荷が接続される他方の主電極、及び第１の電位レベ
ルと前記第１の電位レベルとは異なる第２の電位レベル
との間を所定の周期で交互に移行する制御信号が印加さ
れる制御電極とを有し、前記制御電極に与えられる電位が前記第１の電位レベル
の時、前記一方の主電極と他方の主電極との間は伝達状
態となり、前記制御電極に与えられる電位が前記第２の
電位レベルの時、前記一方の主電極と他方の主電極との
間は非伝達状態となる半導体スイッチ素子を少なくとも
１つ含むスイッチ単位を複数個具備し、前記スイッチ単位に属する半導体スイッチ素子には同じ
位相の制御信号が印加され、前記半導体スイッチ素子を
順次伝達状態または非伝達状態から非伝達状態または伝
達状態に移行させて前記容量性負荷を走査する走査方法
において、隣接する２つのスイッチ単位に属する半導体
スイッチ素子には、互いに位相がずれ、かつ前記第１の
電位レベルまたは第２の電位レベルにある期間が互いに
重なり合う制御信号が印加されることを特徴とする走査
方法。
【請求項２】特許請求の範囲第１項において、前記スイッチ単位に属する半導体スイッチ素子の数が複
数の場合、これらの半導体スイッチ素子の一方の主電極
には、互いに異なった入力信号が印加されることを特徴
とする走査方法。