KR20020057768A - 소비 전류의 감소가 가능한 박막 트랜지스터형 액정 표시장치 드라이버 - Google Patents

소비 전류의 감소가 가능한 박막 트랜지스터형 액정 표시장치 드라이버 Download PDF

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Abstract

소비 전류의 감소가 가능한 박막 트랜지스터형 액정 표시 장치 드라이버가 개시된다. 본 발명에 따른 박막 트랜지스터형 액정 표시 장치 드라이버는 다수개의 트랜지스터들과 커패시터들로 구성되는 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버와 패널의 소스 라인들을 구동하기 위한 소스 드라이버를 구비한다. 소스 드라이버는 쉬프트 레지스터부, 래치 클럭 신호 발생부 및 데이터 래치부를 구비한다. 쉬프트 레지스터부는 외부 클럭을 분주한 신호가 클럭 신호로서 입력되고 입출력 단이 직렬 연결된 제 1 내지 제 n 플립 플랍을 구비하고, 제 1 플립 플랍의 입력 신호로서 구동 펄스신호가 클럭 신호에 응답하여 인가된다. 래치 클럭 신호 발생부는 대응하는 제 1 내지 제 n 플립 플랍에서 발생되는 제 1 내지 제 n 중간 구동 펄스 신호와 제 1 내지 제 n 출력 신호의 반전 신호를 논리곱하여 제 1 내지 제 n 래치 클럭 신호를 발생한다. 데이터 래치부는 데이터 신호를 각각 수신하고 대응하는 제 1 내지 제 n 래치 클럭 신호에 각각 응답하여 데이터 신호를 래치하여 출력하는 제 1 내지 제 n 래치를 구비한다. 본 발명에 따른 박막 트랜지스터형 액정 표시 장치 드라이버에 의해 드라이버에서 소비되는 전류가 감소될 수 있다.

Description

소비 전류의 감소가 가능한 박막 트랜지스터형 액정 표시 장치 드라이버{TFT LCD driver capable of reducing current consumption}
본 발명은 박막 트랜지스터(Thin Film Transistor: TFT)형 액정 표시 장치(Liquid Crystal Device: LCD)에 관한 것으로서, 특히, 박막 트랜지스터형 액정 표시 장치의 패널을 구동하기 위한 박막 트랜지스터형 액정 표시 장치 드라이버에서 소비되는 전류를 줄일 수 있는 박막 트랜지스터형 액정 표시 장치 드라이버에 관한 것이다.
일반적으로 박막 트랜지스터형 액정 표시 장치의 패널을 구동하기 위해서 박막 트랜지스터형 액정 표시 장치 드라이버는 박막 트랜지스터의 게이트 라인들(또는 로우(row) 라인들이라 칭한다)을 구동하기 위한 게이트 드라이버와 박막 트랜지스터의 소스 라인들(또는 칼럼(column) 라인들이라 칭한다)을 구동하기 위한 소스 드라이버를 구비한다. 게이트 드라이버가 박막 트랜지스터형 액정 표시 장치에 고전압을 인가하여 박막 트랜지스터를 턴온 상태로 만들어주면, 소스 드라이버는 각 소스 라인에 색을 표시하기 위한 소스 구동신호를 인가함으로써 액정 표시 장치에 화면을 표시하게 된다. 이러한 소스 드라이버와 게이트 드라이버는 순차적으로 신호를 인가하기 위해 많은 수의 쉬프트 레지스터를 내장하고 있다.
즉, 박막 트랜지스터형 액정 표시 장치의 패널을 구동시키기 위한 게이트 드라이버는 동일 라인에 해당하는 픽셀을 구동하기 위해 주사 라인을 통하여 선택 펄스(Addressing Pulse)를 인가하고, 소스 드라이버는 소정의 신호 라인을 통하여 턴온된 박막 트랜지스터에 영상 신호를 인가한다. 이 때 각각의 신호 라인을 통하여 박막 트랜지스터에 순차적으로 영상 신호를 인가하기 위해서는 소스 드라이버 내부에 쉬프트 레지스터를 구비하고, 입력된 데이터를 외부 클럭 신호에 응답하여 순차적으로 래치하게 된다.
예를 들어, 6 비트 300 채널의 박막 트랜지스터형 액정 표시 장치의 소스 드라이버에 있어서 1포트의 영상 신호를 처리하는 경우에는 전체 100개의 플립 플랍으로 구성된 쉬프트 레지스터가 내장된다.
그런데 대부분의 박막 트랜지스터형 액정 표시 장치의 소스 드라이버는 일반적으로 노트북 컴퓨터 등 휴대용 장치에 탑재되도록 구현되어 있으므로 소비 전류를 줄이는 것은 매우 중요한 문제이다. 소스 드라이버 내부에 구비된 쉬프트 레지스터는 다수 개의 플립 플랍들로 구성된 쉬프트 레지스터가 하나의 클럭 신호에 응답하여 동작하기 때문에, 쉬프트 레지스터에서 소비되는 전류는 일정하게 인가되는 클럭 신호에 의해 증가된다. 또한 고주파로 구동할 경우 클럭 신호의 "하이" 상태나 "로우" 상태가 유지되는 시간이 짧아지므로 유효한 클럭 신호로서 인식되지 못하고 오동작이 발생될 수 있으며, 따라서 플립 플랍 들이 일정한 "하이" 상태나 또는 "로우" 상태를 인식하기 위해서는 충분한 버퍼링이 확보되어야 하는데 이것 역시 전류의 소비가 커지는 단점이 있다. 즉, 고주파로 구동할수록 박막 트랜지스터형 액정 표시 장치 드라이버의 전류 소비는 증가되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 외부 클럭의 2 분주 신호를 클럭 신호로서 사용하여 클럭의 트랜지션 회수를 줄임으로써 박막 트랜지스터형 액정 표시 장치 드라이버에서 소비되는 전류를 줄일 수 있는 박막 트랜지스터형 액정 표시 장치 드라이버를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 박막 트랜지스터형 액정 표시 장치의 드라이버를 설명하기 위한 블럭도이다.
도 2는 도 1에 도시된 소스 드라이버를 나타내는 회로도이다.
도 3은 도 2에 도시된 쉬프트 레지스터부의 플립 플랍의 구조를 나타내는 회로도이다.
도 4는 도 2에 도시된 데이터 래치부의 래치의 구조를 나타내는 회로도이다.
도 5는 도 2에 도시된 소스 드라이버의 동작을 나타내는 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따르면, 다수개의 트랜지스터들과 커패시터들로 구성되는 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버 및 상기 패널의 소스 라인들을 구동하기 위한 소스 드라이버를 구비한다.
상기 소스 드라이버는 외부 클럭을 분주한 신호가 클럭 신호로서 입력되고 입출력 단이 직렬 연결된 제 1 내지 제 n 플립 플랍을 구비하고, 상기 제 1 플립 플랍의 입력 신호로서 구동 펄스신호가 상기 클럭 신호에 응답하여 인가되는 쉬프트 레지스터부, 상기 대응하는 제 1 내지 제 n 플립 플랍에서 발생되는 제 1 내지 제 n 중간 구동 펄스 신호와 제 1 내지 제 n 출력 신호의 반전 신호를 논리곱하여 제 1 내지 제 n 래치 클럭 신호를 발생하는 제 1 내지 제 n 논리곱 수단을 구비하는 래치 클럭 신호 발생부 및 데이터 신호를 각각 수신하고 상기 대응하는 제 1 내지 제 n 래치 클럭 신호에 각각 응답하여 상기 데이터 신호를 래치하여 출력하는 제 1 내지 제 n 래치를 구비하는 데이터 래치부를 구비하는 것을 특징으로 하는 박막 트랜지스터형 액정 표시 장치 드라이버가 제공된다.
특히 상기 클럭 신호가 상기 제 1 내지 제 n 플립 플랍중 홀수번째 플립 플랍으로 입력되고 상기 클럭 신호의 위상 반전 신호가 상기 제 1 내지 제 n 플립 플랍중 짝수번째 플립 플랍으로 입력되거나 또는 상기 클럭 신호가 상기 제 1 내지 제 n 플립 플랍중 짝수번째 플립 플랍으로 입력되고 상기 클럭 신호의 위상 반전 신호가 상기 제 1 내지 제 n 플립 플랍중 홀수번째 플립 플랍으로 입력된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 박막 트랜지스터형 액정 표시 장치의 드라이버를 설명하기 위한 블럭도이다.
도 1을 참조하면, 본 발명에 따른 박막 트랜지스터형 액정 표시 장치의 드라이버(100)는 다수개의 트랜지스터들과 커패시터들로 구성되는 패널(110)의 게이트 라인들을 구동하기 위한 게이트 드라이버(120) 및 패널(110)의 소스 라인들을 구동하기 위한 소스 드라이버(130)를 구비한다.
패널(110)에 연결되는 기준 신호(VCOM)는 접지와 연결될 수 있고, 기타 다른 전압과도 연결될 수 있다.
도 1의 드라이버(100)는 소스 드라이버(130)와 게이트 드라이버(120)의 두 종류의 반도체 장치로 나뉘고, 소스 드라이버(130)는 화면에 디스플레이될 1화소당 6 비트의 색상 데이터를 입력받는다. 소스 드라이버(130)에는 화면의 하나의 게이트 라인(가로줄)의 화소에 해당하는 색상 데이터가 입력되어 래치된다. 화면의 하나의 게이트 라인(가로줄)의 화소수에 해당하는 색상 데이터를 모두 래치한 후 마지막으로 각 화소의 색상 데이터로 멀티플렉싱하여 색상을 표시하게 하는 신호들(LAT1Q, LAT2Q, LAT3Q,...LATnQ)을 패널(110)에 한줄씩 동시에 인가한다. 여기서 n은 1보다 큰 정수이며 이하에서 동일하다. 소스 드라이버(130)의 상세한 동작은 후술하는 도 2 에서 상세히 설명된다.
게이트 드라이버(120)는 외부 클럭에 응답하여 쉬프팅 동작을 수행하는 쉬프트 레지스터(미도시), 쉬프트 레지스터(미도시)에서 쉬프팅된 값에 응답하여 레벨을 쉬프트 하는 레벨 쉬프터(미도시) 및 쉬프팅된 레벨을 버퍼링하고 버퍼링된 레벨을 액정 표시 장치의 패널(110)의 게이트 라인들을 구동하기 위한 신호(GS1, GS2,..GSn)로서 출력하는 버퍼들(미도시)을 구비한다. 즉, 게이트 드라이버(120)는 액정 표시 장치의 패널(110)의 게이트 라인의 한 줄에 연결된 트랜지스터들의 게이트에 전압을 인가하여 트랜지스터들이 턴 온 될 수 있게 한다. 그러므로 턴 온된 트랜지스터의 소스를 통해 커패시터로 소스 드라이버(130)에서 만들어진 화소의 색상 신호(LAT1Q, LAT2Q, LAT3Q,...LATnQ)들이 인가되어 커패시터가 충전되고, 액정 표시 장치는 충전된 전압만큼 턴 온 되어 색상이 표시될 수 있다.
도 2는 도 1에 도시된 소스 드라이버의 바람직한 실시예를 나타내는 회로도이다.
도 2를 참조하면, 도 1에 도시된 소스 드라이버(130)는 본 발명의 핵심 구성요소로서, 쉬프트 레지스터부(210), 래치 클럭 신호 발생부(230), 데이터 래치부(250) 및 분주기(270)를 구비한다.
쉬프트 레지스터부(210)는 외부 클럭(ICLK)을 분주한 신호가 클럭 신호 (CLK)로서 입력되고, 입출력 단이 직렬 연결된 제 1 내지 제 n 플립 플랍(F1~ Fn)을 구비하고, 제 1 플립 플랍(F1)의 입력 신호로서 구동 펄스 신호(START)가 클럭 신호(CLK)에 응답하여 인가된다. 여기서, 클럭 신호(CLK)는 외부 클럭(ICLK)을 여러 가지로 분주시켜 사용할 수 있으나 도 2의 소스 드라이버(130)에서는 2 분주 신호를 사용한다. 또한 도 2의 소스 드라이버(130)에서 클럭 신호(CK)는 제 1 내지제 n 플립 플랍(F1~ Fn)중 홀수 번째 플립 플랍으로 입력되고 클럭 신호(CLK)의 위상 반전 신호는 제 1 내지 제 n 플립 플랍(F1~ Fn)중 짝수 번째 플립 플랍으로 입력되거나 또는 클럭 신호(CLK)는 제 1 내지 제 n 플립 플랍(F1~ Fn)중 짝수 번째 플립 플랍으로 입력되고 클럭 신호(CLK)의 위상 반전 신호는 제 1 내지 제 n 플립 플랍(F1~ Fn)중 홀수 번째 플립 플랍으로 입력된다.
래치 클럭 신호 발생부(230)는 대응되는 제 1 내지 제 n 플립 플랍(F1~ Fn)에서 발생되는 제 1 내지 제 n 중간 구동 펄스 신호(S1~ Sn)와 제 1 내지 제 n 출력 신호(Q1~ Qn)의 반전 신호를 논리곱하여 제 1 내지 제 n 래치 클럭 신호(LACK1~ LACKn)를 발생하는 제 1 내지 제 n 논리곱 수단(N1~ Nn)을 구비한다. 클럭 신호(CLK)가 2 분주 신호가 아닌 경우에는 래치 클럭 신호 발생부(230)의 구성은 달라질 수 있다.
데이터 래치부(250)는 데이터 신호(DATA)를 각각 수신하고 대응하는 제 1 내지 제 n 래치 클럭 신호(LACK1~ LACKn)에 각각 응답하여 데이터 신호(DATA)를 래치하여 출력하는 제 1 내지 제 n 래치(LAT1~ LATn)를 구비한다.
분주기(270)는 외부 클럭(ICLK)을 분주하여 클럭 신호(CLK)를 발생하며 도 1에서는 2 분주 신호가 클럭 신호(CLK)로서 발생된다.
도 3은 도 2에 도시된 쉬프트 레지스터부의 플립 플랍의 구조를 나타내는 회로도이다.
도 3에서는 플립 플랍들(F1~ Fn)중 제 1 플립 플랍(F1)의 구조가 대표적으로 도시되며 도시된 제 1 플립 플랍(F1)의 구조는 다른 플립 플랍들(F1~ Fn)에도 공통된다. 제 1 플립 플랍(F1)은 클럭 신호(CLK)에 응답하여 구동 펄스신호(START)를 수신하고 중간 구동 펄스신호(S1)를 발생하는 매스터 단(325)과 클럭 신호(CLK)에 응답하여 중간 구동 펄스 신호(S1)를 수신하여 출력 신호(Q1)를 발생하는 슬레이브 단(350)을 구비한다. 매스터 단(325)은 트랜스퍼 게이트들(310, 320) 및 인버터들(313, 316, 319)로 구성된다. 슬레이브 단(350)은 트랜스퍼 게이트들(330, 340) 및 인버터들(333, 336, 339)로 구성된다.
도 4는 도 2에 도시된 데이터 래치부의 래치의 구조를 나타내는 회로도이다. 도 4에서는 래치들(LAT1~ LATn)중 제 1 래치(LAT1)의 구조가 대표적으로 도시되며 도시된 제 1 래치(LAT1)의 구조는 다른 래치들(LAT1~ LATn)에도 공통된다. 제 1 래치(LAT1)는 트랜스퍼 게이트들(410, 420) 및 인버터들(413, 416, 419)로 구성된다.
이하 도 2, 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 소스 드라이버(130)의 동작이 상세히 설명된다.
쉬프트 레지스터부(210)는 구동 펄스 신호(START)를 입출력 단이 직렬 연결된 n 개의 플립 플랍(F1~ Fn)을 통하여 순차적으로 래치하고 제 1 내지 제 n 중간 구동 펄스 신호(S1~ Sn)와 제 1 내지 제 n 출력신호(Q1~ Qn)를 발생한다. 좀더 설명하면, 쉬프트 레지스터부(210)의 제 1 플립 플랍(F1)은 구동 펄스 신호(START)를 수신하여 제 1 출력 신호(Q1)를 발생하고, 제 1 출력 신호(Q1)는 제 2 플립 플랍(F2)의 입력으로 인가된다. 제 2 플립 플랍(F2)의 출력 신호(Q2)는 제 3 플립 플랍(F3)의 입력으로 인가되며 같은 방식으로 제 n 플립 플랍(Fn)의 입력으로는 제 n-1 플립 플랍(Fn-1)의 출력 신호(Qn-1)가 인가된다. 즉, 제 1 플립 플랍(F1)의 입력으로 인가된 구동 펄스 신호(START)는 클럭 신호(CLK)에 응답하여 출력되고, 제 2 플립 플랍(F2)의 입력으로 인가된다. 여기서 클럭 신호(CLK)는 외부 클럭(ICLK)을 분주기(170)를 통하여 2 분주 한 신호이다.
클럭 신호(CLK)와 클럭 신호(CLK)의 위상이 반전된 신호가 제 1 내지 제 n 플립 플랍(F1~ Fn)의 클럭 입력으로 번갈아 입력된다. 즉, 홀수 번째의 플립 플랍으로 클럭 신호(CLK)가 입력되면 짝수 번째의 플립 플랍으로 클럭 신호(CLK)의 위상이 반전되어 입력된다. 또는 짝수 번째의 플립 플랍으로 클럭 신호(CLK)가 입력되면 홀수 번째의 플립 플랍으로 클럭 신호(CLK)의 위상이 반전되어 입력된다.
도 3을 참조하면, 클럭 신호(CLK)의 하강 에지에서 매스터 단(325)의 트랜스퍼 게이트(310)가 턴 온 되면 구동 펄스신호(START)는 트랜스퍼 게이트(310)를 통과하여 인버터들(313, 316)에 의해 중간 구동 펄스 신호(S1)로서 발생된다. 두 개의 인버터들(313, 316)을 지나므로 위상은 그대로 유지된다. 클럭 신호(CLK)의 상승 에지에서 슬레이브 단(350)의 트랜스퍼 게이트(330)가 턴 온 되면 중간 구동 펄스 신호(S1)는 트랜스퍼 게이트(330)를 통과하여 인버터들(333, 336)에 의해 제 1 출력 신호(Q1)로서 발생된다. 이때, 매스터 단(325)의 인버터(313)의 출력은 인버터(319)를 통과하고 턴 온 되어있는 트랜스퍼 게이트(320)를 통과하여 인버터(313)의 입력 단으로 연결되어 래치된다. 다시 클럭 신호(CLK)가 논리 로우 레벨로 천이되면 슬레이브 단(350)의 트랜스퍼 게이트(240)가 턴 온 되고 인버터(333)의 출력이 래치된다.
제 2 플립 플랍(F2)의 클럭 입력으로는 클럭 신호(CLK)의 위상이 반전된 신호가 입력되므로 전술한 플립 플랍의 동작과 반대되는 클럭 위상에서 중간 구동 펄스신호(S2)와 출력 신호(Q2)가 발생된다. 따라서, 중간 구동 펄스 신호(Si, i=1~n)와 출력 신호(Qi, i=1~n)가 클럭 신호(CLK)의 상승 에지와 하강 에지마다, 즉, 반주기마다 논리 하이 레벨로 발생하여 클럭 신호(CLK)의 한 주기동안 유지된 후 논리 로우 레벨로 천이된다.
따라서, 외부 클럭(ICLK)의 2분주 신호가 사용되어 클럭의 트랜지션 회수가 줄어들게 되나, 후술하는 바와 같이 데이터 신호(DATA)는 외부 클럭(ICLK)에 직접 응답하여 동작되는 경우와 동일한 타이밍에서 래치된다.
래치 클럭 신호 발생부(230)는 제 1 내지 제 n 논리곱 수단(N1~ Nn)을 구비하며 제 1 내지 제 n 플립 플랍(F1~Fn)에서 발생된 중간 구동 펄스신호(S1~ Sn)와 대응되는 출력 신호(Q1~ Qn)의 위상이 반전된 신호가 제 1 내지 제 n 논리곱 수단(N1~ Nn)으로 인가되어 제 1 내지 제 n 래치 클럭 신호(LACK1~ LACKn)가 발생된다. 클럭 신호(CLK)가 2 분주 신호가 아닌 경우에는 래치 클럭 신호 발생부(230)의 구성은 달라질 수 있으며 이러한 구성은 당업자에게는 자명하므로 그 상세한 설명은 생략된다.
데이터 래치부(250)는 데이터 신호(DATA)를 각각 수신하고, 대응하는 제 1 내지 제 n 래치 클럭 신호(LACK1~ LACKn)에 각각 응답하여 데이터 신호(DATA)를 래치하여 출력하는 제 1내지 제 n 래치(LAT1~LATn)를 구비한다. 여기서 데이터 신호(DATA)는 액정의 화면에 색상이 표시되게 하는 색상 데이터를 포함하는 신호이다. 도 4를 참조하면, 제 1 래치 클럭 신호(LACK1)의 논리 하이 레벨에서 트랜스미션 게이트(410)가 턴 온 되어 데이터 신호(DATA)를 수신한 제 1 래치(LAT1)는 제 1 래치 클럭 신호(LACK1)가 논리 로우 레벨로 천이될 때 트랜스미션 게이트(420)가 턴 온 되어 데이터 신호(DATA)를 계속 래치한다. 제 2 래치(LAT2)는 제 2 래치 클럭 신호(LACK2)가 논리 로우 레벨로 천이될 때 데이터 신호(DATA)를 계속 래치한다. 마찬가지로 제 n 래치는 제 n 래치 클럭 신호(LACKn)가 논리 로우 레벨로 천이될 때 데이터 신호(DATA)를 계속 래치한다. 이렇게 래치된 데이터 신호(DATA)는 색상을 표시하게 하는 신호들(LAT1Q, LAT2Q, LAT3Q,...LATnQ)로서 발생되어 패널(110)에 한 줄씩 동시에 인가된다.
도 5는 도 2에 도시된 소스 드라이버의 동작을 나타내는 타이밍도이다.
도 2의 제 1 내지 제 n 플립 플랍(F1~ Fn)의 동작은 동일한 방식으로 이루어지므로 도 5에서는 제 1내지 제 3 플립 플랍(F1~ F3)의 동작에 관한 타이밍도만 대표적으로 도시된다.
클럭 신호(CLK)의 하강 에지에서 구동 펄스 신호(START)에 응답하여 제 1 중간 구동 펄스 신호(S1)가 논리 하이 레벨로 발생되고 클럭 신호(CLK)의 한 주기 후에 논리 로우 레벨로 된다. 제 2 중간 구동 펄스 신호(S2)는 도 2에 도시된 제 2 플립 플랍(F2)이 클럭 신호(CLK)의 반전 신호에 응답하여 동작되므로, 제 1 중간 구동 펄스 신호(S1)가 발생된 클럭 신호(CLK)의 하강 에지로부터 반주기 후의 상승 에지에서 제 1 출력 신호(Q1)와 함께 논리 하이 레벨로 발생되어 클럭 신호(CLK)의 한주기 동안 유지된다. 제 3 중간 구동 펄스 신호(S3)는 클럭 신호(CLK)가 위상의 반전 없이 그대로 입력되므로, 제 2 중간 구동 펄스 신호(S2)가 발생된 클럭신호(CLK)의 상승 에지로부터 반주기 후의 하강 에지에서 제 2 출력 신호(Q2)와 함께 "하이"값으로 발생되어 클럭 신호(CLK)의 한주기 동안 유지된다. 같은 방식으로, 클럭 신호(CLK)의 반주기마다 중간 구동 펄스 신호(Si, i=1~n)와 출력 신호(Qi, i=1~n)가 "하이"값으로 한주기 동안 발생된다.
제 1 내지 제 3 래치 클럭 신호(LACK1~ LACK3)는 제 1 내지 제 3 중간 구동 펄스 신호(S1~ S3)와 제 1 내지 제 3 출력 신호(Q1~ Q3)의 반전 신호가 논리곱되어 발생되므로 제 1 내지 제 3 래치 클럭 신호(LACK1~ LACK3)도 클럭 신호(CLK)의 반주기마다 논리 하이 레벨로 발생되어 반주기동안 유지된 후 논리 로우 레벨로 천이된다. 이러한 동작은 나머지 래치 클럭 신호(LACK4~ LACKn)에 대해서도 동일하게 이루어진다.
제 1 래치 클럭 신호(LACK1)의 하강 에지에서 제 1 데이터 신호(1st DATA)가 래치되고, 제 2 래치 클럭 신호(LACK2)의 하강 에지에서 제 2 데이터 신호(2nd DATA)가 래치되고, 같은 방식으로 제 n 래치 클럭 신호(LACKn)의 하강 에지에서 제 n 데이터 신호(nth DATA)가 래치된다. 데이터 신호(DATA)가 래치되는 타이밍은 소스 드라이버가 외부 클럭(ICLK)에 직접 응답하여 동작되는 경우와 동일하다. 즉, 데이터 신호(DATA)의 래치에는 변화가 없으면서 외부 클럭(ICLK)의 2분주 신호를 사용함으로써 클럭의 트랜지션 회수가 줄어들어 전류의 소모가 감소될 수 있고 또한 클럭 신호(CLK)의 "하이" 상태나 "로우" 상태가 유지되는 시간이 외부 클럭(ICLK)이 직접 사용될 경우 보다 길어지므로 오동작이 발생될 가능성이 적어진다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터형 액정 표시장치 드라이버는, 외부 클럭의 2 분주 신호를 클럭 신호로서 사용하여 클럭의 트랜지션 회수를 줄임으로써 박막 트랜지스터형 액정 표시장치 드라이버의 전류 소비를 줄일 수 있는 장점이 있다.

Claims (4)

  1. 다수개의 트랜지스터들과 커패시터들로 구성되는 패널의 게이트 라인들을 구동하기 위한 게이트 드라이버 ; 및
    상기 패널의 소스 라인들을 구동하기 위한 소스 드라이버를 구비하고,
    상기 소스 드라이버는,
    외부 클럭을 분주한 신호가 클럭 신호로서 입력되고 입출력 단이 직렬 연결된 제 1 내지 제 n 플립 플랍을 구비하고, 상기 제 1 플립 플랍의 입력 신호로서구동 펄스신호가 상기 클럭 신호에 응답하여 인가되는 쉬프트 레지스터부;
    상기 대응하는 제 1 내지 제 n 플립 플랍에서 발생되는 제 1 내지 제 n 중간 구동 펄스 신호와 제 1 내지 제 n 출력 신호의 반전 신호를 논리곱하여 제 1 내지 제 n 래치 클럭 신호를 발생하는 제 1 내지 제 n 논리곱 수단을 구비하는 래치 클럭 신호 발생부 ; 및
    데이터 신호를 각각 수신하고 상기 대응하는 제 1 내지 제 n 래치 클럭 신호에 각각 응답하여 상기 데이터 신호를 래치하여 출력하는 제 1 내지 제 n 래치를 구비하는 데이터 래치부를 구비하는 것을 특징으로 하는 박막 트랜지스터형 액정 표시 장치 드라이버.
  2. 제 1항에 있어서,
    상기 클럭 신호가 상기 제 1 내지 제 n 플립 플랍중 홀수번째 플립 플랍으로 입력되고 상기 클럭 신호의 위상 반전 신호가 상기 제 1 내지 제 n 플립 플랍중 짝수번째 플립 플랍으로 입력되는 것을 특징으로 하는 박막 트랜지스터형 액정 표시 장치 드라이버.
  3. 제 1항에 있어서,
    상기 클럭 신호가 상기 제 1 내지 제 n 플립 플랍중 짝수번째 플립 플랍으로 입력되고 상기 클럭 신호의 위상 반전 신호가 상기 제 1 내지 제 n 플립 플랍중 홀수번째 플립 플랍으로 입력되는 것을 특징으로 하는 박막 트랜지스터형 액정 표시장치 드라이버.
  4. 제 1항에 있어서, 상기 클럭 신호는,
    상기 외부 클럭의 2 분주 신호인 것을 특징으로 하는 박막 트랜지스터형 액정 표시 장치 드라이버.
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