JPH0713527A - 表示装置および表示装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【目的】 ソースドライバの駆動電圧入力端子数及び素
子数を低減する。 【構成】 ソースドライバ２における１ソースラインに
係るデコーダ回路８は、シフトレジスタ回路５,パスト
ランジスタ回路６およびラッチ回路７を介して供給され
るＮビットのディジタル画像信号を２^N/２^m本のデシマ
ル信号とｍビットのディジタル信号とに変換する。当該
ソースラインに係る電圧レベル選択回路９および出力信
号選択回路１０は、デコーダ回路８からの２^N/２^m本の
デシマル信号とｍビットのディジタル信号とに基づい
て、１水平走査期間中にレベル数２^N/２^mずつ２^m回に分
けて順次入力される総レベル数２^Nの駆動電圧の中から
一つの駆動電圧を選択して、当該ソースラインに出力す
る。こうして、必要とするレベル数２^Nより少ないレベ
ル数２^N/２^mの駆動電圧を取り扱うようにして、ソース
ドライバ２の駆動電圧入力端子数及び素子数を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、平面型の表示装置お
よび平面型の表示装置の駆動方法に関し、特に、ディジ
タル画像信号が与えられ、そのディジタル画像信号によ
って表されるディジタル値に対応した階調表示を行う表
示装置およびその駆動方法に関する。

【０００２】

【従来の技術】液晶表示装置を駆動する場合には、液晶
の応答速度がＣＲＴ(陰極線管)表示装置に使用される蛍
光物質の応答速度と比較して非常に低いことから、特別
の表示駆動回路が用いられる。

【０００３】すなわち、液晶表示駆動回路では、時事刻
々送られてくる画像信号をそのまま各画素に与えるので
はなく、１水平走査期間内に各画素に対応してサンプリ
ングした画像信号電圧をその水平走査期間中保持し、次
の水平走査期間の先頭あるいはその途中の適当な時期に
各画素に一斉に出力する。そして、各画素に対する画像
信号電圧の出力を開始したら、液晶の応答時間を充分に
上回る時間だけその出力電圧(画像信号電圧)を保持して
おくのである。

【０００４】従来の液晶表示駆動回路においては、上述
の出力された画像信号電圧の保持にコンデンサを用いて
いる。図８は、上記従来の液晶表示駆動回路において、
走査信号によって選択された１走査線上のＮ個の画素に
駆動電圧を供給するソースドライバの回路図である。ま
た、このソースドライバにおける第ｎ番目の画素に駆動
電圧を供給する駆動電圧出力回路は、図９に示すよう
に、アナログスイッチＳＷ₁,サンプリングコンデンサＣ
_SMP,アナログスイッチＳＷ₂,ホールドコンデンサＣ_Hお
よび出力バッファアンプＡから構成されている。また、
図１０は、図８に示すソースドライバにおける動作ター
ミングチャートである。以下、図８〜図１０に従って、
従来の液晶表示駆動回路におけるソースドライバの動作
について説明する。

【０００５】各アナログスイッチＳＷ₁に入力されたア
ナログの画像信号Ｖ_Sは、水平同期信号Ｈ_syn毎に選択さ
れる１本の走査線上のＮ個の画素の夫々に対応するサン
プリングクロック信号Ｔ_SMP1〜Ｔ_SMPNに同期して“オ
ン"状態にあるアナログスイッチＳＷ₁によって順次サン
プリングされる。そして、こうしてサンプリングされた
アナログ画像信号Ｖ_Sの各サンプリング時点における瞬
時電圧Ｖ_SMP1〜Ｖ_SMPNが各サンプリングコンデンサＣ
_SMPに印加される。その結果、第ｎ番目のサンプリング
コンデンサＣ_SMPは、アナログ画像信号Ｖ_Sにおける瞬時
電圧Ｖ_SMPnによって充電されてその電圧が保持されるの
である。

【０００６】上記水平同期信号Ｈ_synの１サイクル期間
中に、上述のようにしてサンプリングされて各サンプリ
ングコンデンサＣ_SMPに保持された電圧Ｖ_SMP1〜Ｖ_SMPN
は、全アナロクスイッチＳＷ₂に一斉に与えられる出力
パルスＯＥに同期して、各サンプリングコンデンサＣ
_SMPから対応するホールドコンデンサＣ_Hに移動され、バ
ッファアンプＡを介して各画素に接続されているソース
ラインＯ₁〜Ｏ_Nに出力される。

【０００７】ところが、上述したようなアナログ画像信
号Ｖ_Sに基づいて各画素に駆動電圧を供給する液晶表示
駆動回路においては、液晶表示パネルの大容量化や高精
細化を進める上において次に示すような幾つかの問題が
あることが明らかになっている。

【０００８】(１) 上記サンプリングコンデンサＣ_SMP
に充電された電荷をホールコンデンサＣ_Hに移す際に、
ホールコンデンサＣ_Hに現れる電圧Ｖ_Hとサンプリングさ
れた電圧Ｖ_SMPとの間には次の式が成立する。

【数１】

【０００９】したがって、上記ホールドコンデンサＣ_H
によって保持される電圧Ｖ_Hがサンプリングされた瞬時
電圧Ｖ_SMPと大略同じ値になるためには、サンプリング
コンデンサＣ_SMPおよびホールドコンデンサＣ_Hの容量が
Ｃ_SMP＞＞Ｃ_Hなる条件を満たす必要がある。つまり、サ
ンプリングコンデンサＣ_SMPの容量をある程度以上大き
な容量にする必要がある。ところが、上記サンプリング
コンデンサＣ_SMPの容量が余りに大きいと、サンプリン
グコンデンサＣ_SMPを充電するためための時間(１サンプ
リング時間)を長くとる必要がある。

【００１０】しかしながら、最近における液晶表示装置
の大型化あるいは高精細化に伴って１水平走査期間に駆
動電圧を供給すべき画素の数が増大しており、それに反
比例して１サンプリング時間を短くする必要がある。つ
まり、上述のようなアナログサンプリング方式では、液
晶表示装置の大型化および高精細化には限界があるので
ある。

【００１１】(２) 上記アナログ画像信号Ｖ_Sはバスラ
インを通してソースドライバに供給される。したがっ
て、液晶表示装置の大型化および高精細化に伴ってアナ
ログ画像信号の周波数帯域が広くなると共に、上記バス
ラインの配線容量が大きくなる。そのために、ソースド
ライバにアナログ画像信号を供給する回路側においては
広帯域電力増幅器が必要となり、そのためにコスト上昇
の原因となる。

【００１２】(３) ＲＧＢビデオ信号によるカラー表示
の場合のように複数のアナログ画像信号供給用バスライ
ンを設ける場合には、液晶表示パネルの大容量化および
高精細化に伴って、上述した広帯域電力増幅器に対し
て、出力される複数のアナログ画像信号間に位相差がな
く、しかも振幅特性および周波数特性にばらつきが生じ
ないような極めて高い性能および品質が要求される。

【００１３】(４) ＣＲＴへの表示とは異なってマトリ
ックス型液晶表示装置用の駆動回路では、クロックに同
期してサンプリングしたアナログ画像信号に基づいてマ
トリックス状に配列された画素に画像を表示する。その
際に、上記バスラインにおける遅延を含む上記駆動電圧
出力回路内での信号の遅延が避けられないことから、ア
ナログ画像信号に対するサンプリング時期の精度を確保
することが非常に困難である。特に、上記アナログ画像
信号におけるサンプリング時期と表示画素のアドレスと
の間の関係を厳密に対応させる必要があるコンピュータ
グラフィックスの場合には、上記駆動電圧出力回路内で
生ずる信号遅延及び周波数特性の劣化に起因する画像の
表示位置のずれや画像の滲み等が重要な問題となる。

【００１４】上記アナログ画像信号Ｖ_Sに基づいて画素
に駆動電圧を供給する場合に生ずる問題の多くは、ディ
ジタル画像信号を用いることによって解決される。上記
ディジタル画像信号に基づいて画素に駆動電圧を供給す
る場合には、図１１に示すようなソースドライバが用い
られる。

【００１５】以下、ディジタル画像信号に基づいて画素
に駆動電圧を供給するソースドライバについて説明す
る。尚、ここでは、簡単のために、ディジタル画像信号
は２ビット(Ｄ₁,Ｄ₀)で表される４つの値ｙ₀〜ｙ₃から
構成されており、各画素には外部電源から供給される４
つのレベルの駆動電圧Ｖ₀〜Ｖ₃の何れか一つが供給され
るものとする。

【００１６】図１１に示すソースドライバは、Ｎ個の駆
動電圧出力回路を有してＮ個の画素に駆動電圧を供給す
る。そして、このソースドライバにおけるｎ番目の駆動
電圧出力回路は、図１２に示すように、ディジタル画像
信号(Ｄ₁,Ｄ₀)の夫々のビット信号が入力される２個の
第１段目のＤフリップフロップ(以下、サンプリング・フ
リップフロップと言う)Ｍ_SMP,２個の第２段目のＤフリ
ップフロップ(以下、ホールド・フリップフロップと言
う)Ｍ_H,１個のデコーダＤＥＣおよび４個のアナログス
イッチＡＳＷ₀〜ＡＳＷ₃から構成されている。

【００１７】上記駆動電圧出力回路は次のように動作し
てソースラインＯ_nに駆動電圧を出力する。上記２個の
サンプリング・フリップフロップＭ_SMPはサンプリングパ
ルスＴ_SNPnの立ち上がり時点でディジタル画像信号Ｄ₀,
Ｄ₁を取り込んで保持する。こうして、サンプリング・フ
リップフロップＭ_SMPに保持されたディジタル画像信号
Ｄ₀,Ｄ₁は、１水平走査期間におけるサンプリングが終
了した時点で、出力パルスＯＥに同期してホールド・フ
リップフロップＭ_Hに取り込まれてデコーダＤＥＣに出
力される。

【００１８】そうすると、上記デコーダＤＥＣは、入力
された２ビットのディジタル画像信号をデコードして得
られた４つの値ｙ₀〜ｙ₃の夫々を、対応するアナログス
イッチＡＳＷ₀〜ＡＳＷ₃に供給する。そして、上記４つ
の値ｙ₀〜ｙ₃に応じてアナログスイッチＡＳＷ₀〜ＡＳ
Ｗ₃の何れか一つが導通して、外部から供給される駆動
電圧Ｖ₀〜Ｖ₃のうち上記導通したアナログスイッチに供
給されている駆動電圧がソースラインＯ_nに出力される
のである。

【００１９】

【発明が解決しようとする課題】このような、ディジタ
ル画像信号に基づいて画素に駆動電圧を供給するソース
ドライバによれば、上述の(１)〜(４)の問題点は解消さ
れる。しかしながら、さらに以下のような問題を有して
いる。

【００２０】上記画素に表示する画像の階調が増加して
ディジタル画像信号のビット数が増えるに従って、ソー
スドライバを構成するＤフリップフロップやデコーダＤ
ＥＣ等のサイズが急激に大きくなる。その結果、回路面
積や素子数が増加し、良品率も低下する。例えば、４ビ
ットのディジタル画像信号を１６本のデシマル信号に変
換するデコーダＤＥＣの回路をＭＯＳ(金属酸化膜半導
体)トランジスタによって構成した場合には、１０４個
の素子が必要となる。

【００２１】また、ディジタル画像信号のビット数が増
えると、アナログスイッチＡＳＷの数は“２"の累乗で
増加する。このアナログスイッチＡＳＷは、駆動電圧の
電圧源とソースラインＯとの間に挿入されるオン抵抗と
なるためにそのサイズは大きい方が望ましく、数の増加
は極端な回路面積の増加につながるのである。

【００２２】また、上記デコーダＤＥＣおよびアナログ
スイッチＡＳＷを多結晶シリコン薄膜トランジスタを用
いてソースドライバ内に形成する場合には、表示部の画
素に多階調の画像を表示する際に必要とする駆動電圧の
総レベル数(すなわち、４ビットのディジタル画像信号
による表示の場合には２⁴＝１６)分の入力端子を用意す
る必要がある。

【００２３】そこで、この発明の目的は、ディジタル画
像信号に基づいて階調表示を行う際のソースドライバの
素子数の低減とそれに伴う回路面積の大幅な縮小が可能
な表示装置およびその駆動方法を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、マトリックス状に配列され
た画素とこの画素の夫々に接続されたスイッチング素子
を有する表示部と,上記スイッチング素子の制御端子に
走査線を介して走査電圧を印加して上記スイッチング素
子をオンさせる第１駆動回路と,ディジタル画像信号に
応じたレベルの駆動電圧をオン状態にあるスイッチング
素子の入力端子に信号線を介して供給して当該スイッチ
ング素子に接続された画素を表示させる第２駆動回路を
有する表示装置において、上記第２駆動回路は、入力さ
れるディジタル画像信号をデコードして,上記第１駆動
回路によって１本の走査線に走査電圧が印加されている
１水平走査期間を所定数に分割して成る各期間の何れか
一つを選択するための期間選択信号と上記各期間に入力
される複数レベルの駆動電圧の何れか一つを選択するた
めのレベル選択信号を所定の手順で生成するデコーダ部
と、上記表示部の各画素に複数階調の画像を表示する際
に必要とする所定レベル数の上記駆動電圧を上記各期間
毎に上記所定数分の１のレベル数ずつ取り込み,上記各
期間毎に取り込まれた複数レベルの駆動電圧の何れか一
つを上記デコーダ部からのレベル選択信号に基づいて選
択する電圧レベル選択部と、上記電圧レベル選択部によ
って上記各期間毎に選択された駆動電圧を順次取り込む
と共に,上記各期間の何れか一つを上記デコーダ部から
の期間選択信号に基づいて選択し,この選択された期間
中に上記電圧レベル選択部から取り込んだ駆動電圧を表
示すべき画素に対応付けられた信号線に出力する出力信
号選択部を備えたことを特徴としている。

【００２５】また、請求項２に係る発明は、請求項１に
係る発明の表示装置であって、上記表示部のスイッチン
グ素子と、上記第１駆動回路と、上記デコーダ部,電圧
レベル選択部および出力信号選択部を含む第２駆動回路
を、非結晶半導体によって同一基板上に一体に形成した
ことを特徴としている。

【００２６】また、請求項３に係る発明は、マトリック
ス状に配列された画素とこの画素の夫々に接続されたス
イッチング素子を有する表示部と,上記スイッチング素
子の制御端子に走査線を介して走査電圧を印加して上記
スイッチング素子をオンさせる第１駆動回路と,ディジ
タル画像信号に応じたレベルの駆動電圧をオン状態にあ
るスイッチング素子の入力端子に信号線を介して供給し
て当該スイッチング素子に接続された画素を表示させる
第２駆動回路を有する表示装置の駆動方法であって、上
記第２駆動回路は、入力されるディジタル画像信号をデ
コードして、上記第１駆動回路によって１本の走査線に
走査電圧が印加されている１水平走査期間を所定数に分
割して成る各期間の何れか一つを選択するための期間選
択信号と上記各期間に入力される複数レベルの駆動電圧
の何れか一つを選択するためのレベル選択信号を所定の
手順で生成し、さらに、上記表示部の各画素に複数階調
の画像を表示する際に必要とする所定レベル数の上記駆
動電圧を上記各期間毎に上記所定数分の１のレベル数ず
つ取り込んで,上記各期間毎に取り込まれた複数レベル
の駆動電圧の何れか一つを上記レベル選択信号に基づい
て選択し、さらに、上記各期間毎に選択されたレベルの
駆動電圧の何れか一つを上記期間選択信号に基づいて選
択して表示すべき画素に対応付けられた信号線に出力す
ることを特徴としている。

【００２７】

【作用】請求項１および請求項２に係る発明では、第１
駆動回路によって１本の走査線に走査電圧が供給される
と、当該走査線を介して、表示部にマトリックス状に配
列された画素に接続されているスイッチング素子の制御
端子に走査電圧が印加されて当該スイッチング素子が
“オン"される。

【００２８】そうすると、第２駆動回路は次のように動
作する。すなわち、先ずデコーダ部によって、入力され
たディジタル画像信号がデコードされて期間選択信号と
レベル選択信号が所定の手順で生成される。そして、電
圧レベル選択部によって、上記表示部の各画素に複数階
調の画像を表示する際に必要とする所定レベル数の駆動
電圧が１水平走査期間を所定数に分割して成る各期間毎
に上記所定数分の１のレベル数ずつ取り込まれ、上記各
期間毎に取り込まれた複数レベルの駆動電圧の何れか一
つが上記デコーダ部からのレベル選択信号に基づいて選
択される。

【００２９】こうして上記各期間毎に選択された駆動電
圧は出力信号選択部に順次取り込まれる。そして、この
出力信号選択部によって、上記各期間の何れか一つが上
記デコーダ部からの期間選択信号に基づいて選択され、
この選択された期間中に取り込まれた駆動電圧が表示す
べき画素に対応付けられた信号線に出力されるのであ
る。

【００３０】このようにして、上記第２駆動回路におけ
るデコーダ部,電圧レベル選択部および出力信号選択部
によって、上記表示部の各画素に複数階調の画像を表示
する際に必要とする上記所定レベル数を上記所定数分で
除したレベル数の駆動電圧が取り扱われて、上記所定レ
ベル数の駆動電圧から当該信号線に出力すべきレベルの
駆動電圧が選択される。

【００３１】

【実施例】以下、この発明を図示の実施例により詳細に
説明する。以下の説明においてはマトリックス型の液晶
表示装置を例に説明するが、この発明は他の表示装置に
も適用可能である。また、以下の説明においては多結晶
シリコン薄膜トランジスタを回路素子として用いた場合
を例に説明するが、この発明は他の材料による薄膜トラ
ンジスタを用いた表示装置にも適用可能である。

【００３２】図１はこの発明の表示装置におけるソース
ドライバの構成を示すブロック図である。また、図７
は、図１に示すソースドライバを有する表示装置の概略
構成図である。以下、図１によるこの発明の説明に先立
って、図７に従ってこの発明に係る表示装置について説
明する。

【００３３】図７に示すように、表示部１はＭ行Ｎ列に
配列されたＭ×Ｎ個の画素Ｐ(j,i）(ｊ＝１,２,…,Ｍ；
ｉ＝１,２,…,Ｎ)および上記画素Ｐ(j,i)に接続された
スイッチング素子Ｔ(j,i)(ｊ＝１,２,…,Ｍ；ｉ＝１,
２,…,Ｎ)を有している。そして、この表示部１は、ソ
ースドライバ２およびゲートドライバ３によって駆動さ
れる。

【００３４】上記表示部１の領域内に平行に配列された
複数の信号線Ｏ_i(ｉ＝１,２,…,Ｎ)の夫々の一端は、ソ
ースドライバ２の出力端子Ｓ(i)(ｉ＝１,２,…,Ｎ)の何
れか一つに接続されている。さらに、信号線Ｏ_iには同
列に配列されたスイッチング素子Ｔ(j,i)の入力端子が
接続されている。同様に、上記信号線Ｏ_iに直交して平
行に配列された複数の走査線Ｌ_j(ｊ＝１,２,…,Ｍ)の夫
々の一端はゲートドライバ３の出力端子Ｇ(j)(ｊ＝１,
２,…,Ｍ)の何れか一つに接続され、各走査線Ｌ_iには同
行に配列されたスイッチング素子Ｔ(j,i)の制御端子が
接続されている。

【００３５】上記スイッチング素子Ｔ(j,i)としては、
薄膜トランジスタ(ＴＦＴ)が使用されている。以下、信
号線Ｏ_iをソースラインと呼び、走査線Ｌ_jをゲートライ
ンと呼ぶ。

【００３６】上記ゲートドライバ３の出力端子Ｇ(j)か
らゲートラインＬ_jに、特定の期間を置いて、順次レベ
ル“Ｈ"の電圧が出力される。ここで、上記特定の期間
を１水平走査期間jＨ(ｊ＝１,２,…,Ｍ)と呼び、総ての
“ｊ"に付いて上記１水平走査期間jＨを加算した時間を
１垂直走査期間と呼ぶ。

【００３７】上記ゲートドライバ３の出力端子Ｇ(j)か
らゲートラインＬ_jにレベル“Ｈ"の電圧(以下、この電
圧を走査電圧と言う)が印加されると、この走査電圧は
当該ゲートラインＬjに接続された薄膜トランジスタＴ
(j,i)のゲート端子に印加されて当該薄膜トランジスタ
Ｔ(j,i)は“オン"状態となる。このようにして“オン"
状態となった薄膜トランジスタＴ(j,i)のドレイン端子
に接続された画素Ｐ(j,i)には、ソースドライバ２の出
力端子Ｓ(i)からソースラインＯ_iを介して供給される電
圧(以下、この電圧を駆動電圧と言う)に応じた電圧が充
電される。こうして、上記画素Ｐ(j,i)に充電された電
圧のレベルは１垂直走査期間中保たれて、当該画素Ｐ
(j,i)には一定レベルの電圧が印加されるのである。

【００３８】この発明は、その際において、“オン"状
態となった薄膜トランジスタＴ(j,i)に接続された画素
Ｐ(j,i)の電極に電圧を供給するソースドライバ２の構
造およびその電圧の供給方法に関するものである。

【００３９】この発明におけるソースドライバ２は次の
ようにして表示部１に駆動電圧を供給する。すなわち、
ゲートドライバ３の走査によって画素Ｐ(j,i)に接続さ
れている薄膜トランジスタＴ(j,i)が“オン"状態になっ
た際に、ソースドライバ２から“オン"状態となった当
該薄膜トランジスタＴ(j,i)にディジタル画像信号に基
づく上記駆動電圧を供給する期間を複数の期間に分割す
る。そして、分割された各期間毎に、上記画素Ｐ(j,i)
に複数階調の画像を表示する際に必要な所定レベル数の
駆動電圧を、上記期間分割数分の１のレベル数ずつ順次
ソースドライバ２に入力する。ソースドライバ２は、こ
うして順次入力される複数レベルの駆動電圧から何れか
一つをディジタル画像信号に基づいて選択して、“オ
ン"状態となった当該薄膜トランジスタＴ(j,i)に供給す
るのである。以下、上記ソースドライバ２の構成につい
て詳細に説明する。

【００４０】図１は、この発明におけるソースドライバ
２の構成を示すブロック図である。ソースドライバ２
は、並列されたシフトレジスタ回路５,パストランジス
タ回路６,ラッチ回路７,デコーダ回路８,電圧レベル選
択回路９および出力信号選択回路１０から概略構成され
る。

【００４１】上記ソースドライバ２に入力されたＮビッ
トのディジタル画像信号は、シフトレジスタ回路５によ
ってパストランジスタ回路６を構成する個々のパストラ
ンジスタが順次“オン"されることによって、逐次ラッ
チ回路７に送出されて保持される。こうしてラッチ回路
７に１水平走査線分のディジタル画像信号が保持された
時点で転送パルスＲ1に同期してトランスファーゲート
が導通状態となり、ラッチ回路７に保持されている１水
平走査線分のディジタル画像信号がデコーダ回路８に転
送される。

【００４２】上記デコーダ回路８では、ディジタル画像
信号が後述するような２^N/２^m本のデシマル信号とｍビ
ットのディジタル信号に変換される。そして、上記デシ
マル信号は電圧レベル選択回路９に送出される一方、デ
ィジタル信号は出力信号選択回路１０に送出される。

【００４３】本実施例における表示部１の各画素Ｐ(j,
i)には、Ｎビットのディジタル画像信号に基づいて２^N
階調の画像を表示するものとする。したがって、本来、
電圧レベル選択回路９には、外部電源からレベル数２^N
の駆動電圧が入力される必要がある。

【００４４】ところが、本実施例においては、ソースド
ライバ２の素子数を低減して回路面積の大幅な縮小を可
能ならしめるために、ソースドライバ２に設けられる駆
動電圧入力端子数を２^N/２^m個とする。そして、電圧レ
ベル選択回路９および出力信号選択回路１０において
は、２^N/２^mの少ないレベル数の駆動電圧に基づいて上
記デシマル信号およびディジタル画像信号に従って、以
下に詳述するように総レベル数２^Nの駆動電圧の何れか
一つを選択して表示部１に供給する。こうして、上記ソ
ースドライバ２で取り扱う駆動電圧信号のレベル数を少
なくすることによって、デコーダ回路８,電圧レベル選
択回路９および出力信号選択回路１０を構成する素子数
を少なくするのである。

【００４５】以下、上記電圧レベル選択回路９および出
力信号選択回路１０の動作について説明する。ここで、
駆動対象の画素Ｐ(j,i)に接続されている薄膜トランジ
スタＴ(j,i)が“オン"状態にある期間から、ラッチ回路
７に１水平走査線分のディジタル画像信号が保持される
に必要な期間とデコーダ回路８によって２^N/２^m本のデ
シマル信号とｍビットのディジタル信号が生成されるに
必要な期間とを差し引いた期間を“Ｔ"とし、この期間
“Ｔ"を２^m当分する。そして、上記電圧レベル選択回路
９は、上記各期間“Ｔ/２^m"毎に、総レベル数２^Nをレベ
ル数２^N/２^mずつ分けて供給される駆動電圧を上記２^N/
２^m個の駆動電圧入力端子(図示せず)から順次取り込
む。そして、上記各期間“Ｔ/２^m"毎に取り込んだレベ
ル数２^N/２^mの駆動電圧から一つの駆動電圧を上記２^N/
２^m本のデシマル信号に基づいて選択して、出力信号選
択回路１０に送出する。

【００４６】尚、その際における外部からの駆動電圧の
供給は、例えば次のようにして実施される。すなわち、
外部電源よりレベル数２^N/２^mの基準電圧を得る。そし
て、上記各期間“Ｔ/２^m"毎に上記基準電圧を順次昇圧
することによって総レベル数２^Nの駆動電圧を供給する
のである。

【００４７】上記出力信号選択回路１０は、上記デコー
ダ回路８からのｍビットのディジタル信号に基づいて、
上記各期間“Ｔ/２^m"のうち画素Ｐ(j,i)に駆動電圧を供
給する期間を選択する。そして、この選択された期間中
に上記電圧レベル選択回路９によって選択されたレベル
の駆動電圧をソースラインＯ_iに出力するのである。こ
うして、上記期間“Ｔ"が経過した際には、総レベル数
２^Nの駆動電圧から選択された１つのレベルの駆動電圧
が駆動対象の画素Ｐ(j,i)に供給されるのである。

【００４８】つまり、本実施例においては、上記２^N/２
^m本のデシマル信号で上記レベル選択信号を構成し、上
記ｍビットのディジタル信号で上記期間選択信号を構成
するのである。

【００４９】上述のように上記ソースドライバ２を構成
することによって、例えば４ビットのディジタル画像信
号に基づいてレベル数２⁴の駆動電圧を画素Ｐ(j,i)に供
給する場合のデコーダ回路８は、２０個のトランジスタ
で実現可能となる。

【００５０】以下、上記構成のソースドライバ２の具体
的な回路例について説明する。図２は上記シフトレジス
タ回路５の具体的な回路図である。このシフトレジスタ
回路５は、クロックドＣＭＯＳ(相補型金属酸化膜半導
体)インバータとノアゲートから構成され、駆動電源Ｖ
_DD(図示せず),スタートパルスＳＰおよびクロックパル
スＰ1,Ｐ2に基づいて、図３に示すタイミングチャート
に従って動作してパストランジスタ回路６を構成する個
々のパストランジスタに順次駆動パルスを出力する。

【００５１】上記構成のシフトレジスタ回路５は、上記
駆動電源Ｖ_DDの電圧を１８Ｖとし、クロックパルスＰ1,
Ｐ2のパルス電圧を１８Ｖとした際に、クロック周波数
が２ＭＨzで正常に動作する。尚、以下の説明は、総て
上述の電圧値および周波数値による。また、本実施例に
おける上記表示部１のゲートラインＬ_jの数およびソー
スラインＯ_iの数は共に１００本であり、フレーム周波
数は６０Ｈzである。さらに、入力されるディジタル画
像信号のビット数は４ビットであり、その電圧値は１８
Ｖである。

【００５２】上述のようにしてシフトレジスタ回路５か
ら順次出力された駆動パルスによってパストランジスタ
回路６の個々のパストランジスタが順次“オン"とな
り、取り込んだＮ＝４ビットのディジタル画像信号をラ
ッチ回路７に転送する。このようにして１水平走査線分
のディジタル画像信号がラッチ回路７に保持されると、
既に述べたように、ラッチ回路７は、転送パルスＲ1に
同期して保持しているディジタル画像信号をデコーダ回
路８に転送する。ｊ番目のゲートラインＬ_jの走査が開
始されてからここまでの一連の動作が終了するまでの期
間を“Ｔ0"とする。

【００５３】図４は、上記デコーダ回路８,電圧レベル
選択回路９および出力信号選択回路１０の具体的な回路
図である。上記デコーダ回路８は、２個のノットゲート
１１,１２と４個のノアゲート１３〜１６とで１単位を
構成している。

【００５４】図４において、例えば上記ソースラインＯ
_iに係るデコーダ回路８に入力された４ビットのディジ
タル画像信号(Ｇ0,Ｇ1,Ｇ2,Ｇ3)のうちの上位２ビット
(Ｇ0,Ｇ1)は、そのまま上記ｍ＝２ビットのディジタル
信号として出力信号選択回路１０を構成する一致回路２
１に入力される。一方、下位２ビット(Ｇ2,Ｇ3)は、上
記ノットゲート１１,１２およびノアゲート１３〜１６
によって２^N/２^m＝２⁴/２²＝４本のデシマル信号Ｄ0〜
Ｄ3に変換される。そして、得られた４本のデシマル信
号Ｄ0〜Ｄ3の各々は、電圧レベル選択回路９を構成する
４つのトランジスタ１７〜２０の何れか一つのゲート端
子に入力される。

【００５５】こうすることによって、上記ディジタル画
像信号Ｇ0〜Ｇ3の下位２ビット(Ｇ2,Ｇ3)の情報に応じ
てトランジスタ１７〜２０の何れか一つが“オン"とな
り、総レベル数２^N＝２⁴＝１６の駆動電圧のうち現在入
力されているレベル数２^N/２^m＝２⁴/２²＝４の駆動電圧
Ｖ0,Ｖ1,Ｖ2,Ｖ3の何れか一つが選択され、出力信号選
択回路１０を構成するパストランジスタ２２に送出され
る。

【００５６】上記出力信号選択回路１０は、上述のよう
に一致回路２１とパストランジスタ２２とから構成され
る。一致回路２１はデコーダ回路８から入力されるｍ＝
２ビットのディジタル信号(Ｂ0,Ｂ1)と外部から入力さ
れるｍ＝２ビットのディジタル信号(Ｓ1,Ｓ2)とが一致
した際にパストランジスタ２２を“オン"にして、上述
のようにして電圧レベル選択回路９によって選択された
駆動電圧をソースラインＯ_iに出力させる。ここで、上
記一致回路２１は図５に示すような回路構成になってお
り、ディジタル信号(Ｂ0,Ｂ1)のレベルとディジタル信
号(Ｓ1,Ｓ2)のレベルとが一致した場合には、排他的オ
アゲート２４,２５から同じレベル“Ｌ"の信号が出力さ
れる。したがって、ノアゲート２３からはレベル“Ｈ"
の信号が出力されてパストランジスタ２２が“オン"と
なるのである。

【００５７】尚、上記ｍ＝２ビットのディジタル信号
(Ｂ0,Ｂ1)は、パストランジスタ２２を“オン"にする上
記期間を設定するための信号である。すなわち、上述し
たように、駆動対象の画素Ｐ(j,i)に接続されている薄
膜トランジスタＴ(j,i)が“オン"状態にある期間(つま
り、１水平走査期間)から上記期間“Ｔ0"を差し引いた
期間“Ｔ"を２^m＝２²＝４当分した期間を順に“Ｔ1,Ｔ
2,Ｔ3,Ｔ4"とする。そして、ディジタル信号(Ｂ0,Ｂ1)
とパストランジスタ２２を“オン"状態にする期間との
関係を表１に示すように設定するのである。

【表１】

【００５８】図６はｊ番目のゲートラインＬ_jが走査さ
れてスイッチング素子Ｔ(j,i)が“オン"状態にある１水
平走査期間中における各信号のタイミングチャートであ
る。また、表２はその際における各信号のレベルあるい
は駆動電圧値を示す。

【表２】 以下、図６および表２に従って、上記デコーダ回路８,
電圧レベル選択回路９および出力信号選択回路１０の動
作を具体的に説明する。

【００５９】ここで、上記電圧レベル選択回路９に供給
される駆動電圧の総レベル数は２^N＝２⁴＝１６であり、
図６および表２に示すように、外部電源より得たレベル
数２^N/２^m＝２⁴/２²＝４の基準電圧Ｖ0＝０.０Ｖ，Ｖ1
＝０.５Ｖ，Ｖ2＝１.０Ｖ,Ｖ3＝１.５Ｖが各期間Ｔ1,Ｔ
2,Ｔ3,Ｔ4毎にそのまま或は２Ｖずつ昇圧されて順次供
給されるのである。

【００６０】今、例えば、上記ラッチ回路７からデコー
ダ回路８におけるソースラインＯ_iに係る回路にディジ
タル画像信号(Ｇ0,Ｇ1,Ｇ2,Ｇ3)＝(０,０,０,０)が入力
されたとする。そうすると、デコーダ回路８では、ディ
ジタル画像信号(Ｇ0,Ｇ1,Ｇ2,Ｇ3)のうち上位２ビット
(Ｇ0,Ｇ1)＝(０,０)がディジタル信号(Ｂ1,Ｂ2)として
入力信号選択回路１０の一致回路２１に送出される。そ
の結果、ディジタル信号(Ｂ1,Ｂ2)＝(０,０)によってパ
ストランジスタ２２を“オン"する期間は“Ｔ1"である
と設定される。

【００６１】次に、当該ディジタル画像信号(Ｇ0,Ｇ1,
Ｇ2,Ｇ3)のうちの下位２ビット(Ｇ2,Ｇ3)＝(０,０)が、
デコード回路８によってデシマル信号Ｄ0＝０,Ｄ1＝０,
Ｄ2＝０,Ｄ3＝１に変換される。その結果、電圧レベル
選択回路９を構成する４つのトランジスタ１７〜２０の
うちトランジスタ２０が“オン"となり、トランジスタ
２０に供給されている駆動電圧“Ｖ0"が出力信号選択回
路１０のパストランジスタ２２に入力される。

【００６２】したがって、上記期間Ｔ1,Ｔ2,Ｔ3,Ｔ4に
外部から順次入力される駆動電圧Ｖ0(Ｔ1)＝０.０Ｖ，
Ｖ0(Ｔ2)＝０.５Ｖ，Ｖ0(Ｔ3)＝１.０Ｖ，Ｖ0(Ｔ4)＝
１.５が選択されてパストランジスタ２２に順次入力さ
れることになる。

【００６３】その間に、外部から、上記出力信号選択回
路１０の一致回路２１には、図６に示すように期間“Ｔ
1"に(０,０)となるディジタル信号(Ｓ1,Ｓ2)が入力され
る。一致回路２１は、上述のように、デコーダ回路８か
ら入力されるディジタル信号(Ｂ1,Ｂ2)とディジタル信
号(Ｓ1,Ｓ2)とが一致した際にレベル“Ｈ"の信号を出力
する回路である。したがって、上記ディジタル信号(Ｓ
1,Ｓ2)が(０,０)となってディジタル信号(Ｂ1,Ｂ2)と一
致する期間“Ｔ1"に、一致回路２１からレベル“Ｈ"の
信号が出力されてパストランジスタ２２が“オン"とな
る。

【００６４】その結果、上記期間“Ｔ1"に電圧レベル選
択回路９のトランジスタ２０によって選出された駆動電
圧Ｖ0(Ｔ1)＝０.０Ｖが、ソースラインＯ_iに出力される
ことになる。こうして、１水平走査期間中における上記
期間“Ｔ＝Ｔ1〜Ｔ4"に順次入力されるレベル数２⁴＝１
６の駆動電圧 期間Ｔ1 ０.０Ｖ，０.５Ｖ，１.０Ｖ，１.５Ｖ 期間Ｔ2 ２.０Ｖ，２.５Ｖ，３.０Ｖ，３.５Ｖ 期間Ｔ3 ４.０Ｖ，４.５Ｖ，５.０Ｖ，５.５Ｖ 期間Ｔ4 ６.０Ｖ，６.５Ｖ，７.０Ｖ，７.５Ｖ の中から一つの駆動電圧０.０Ｖのみが選出されて、ソ
ースラインＯ_iを介して表示部１の画素Ｐ(j,i)に供給さ
れるのである。

【００６５】次の１水平走査期間に、例えば、ディジタ
ル画像信号(Ｇ0,Ｇ1,Ｇ2,Ｇ3)＝(０,１,１,１)が入力さ
れたとする。そうすると、デコーダ回路８から上位２ビ
ット(Ｇ0,Ｇ1)＝(０,１)がディジタル信号(Ｂ1,Ｂ2)と
して一致回路２１に送出されて、パストランジスタ２２
を“オン"する期間は“Ｔ3"であると設定される。

【００６６】さらに、当該ディジタル画像信号(Ｇ0,Ｇ
1,Ｇ2,Ｇ3)の下位２ビット(Ｇ2,Ｇ3)＝(１,１)が、デコ
ード回路８によってデシマル信号Ｄ0＝１,Ｄ1＝０,Ｄ2
＝０,Ｄ3＝０に変換される。その結果、電圧レベル選択
回路９を構成する４つのトランジスタ１７〜２０のうち
トランジスタ１７が“オン"となり、トランジスタ１７
に供給されている駆動電圧“Ｖ3"が出力信号選択回路１
０のパストランジスタ２２に入力される。

【００６７】一方、上記出力信号選択回路１０の一致回
路２１には、期間“Ｔ3"に(０,１)となるディジタル信
号(Ｓ1,Ｓ2)が入力される。したがって、ディジタル信
号(Ｓ1,Ｓ2)が(０,１)となってディジタル信号(Ｂ1,Ｂ
2)と一致する期間“Ｔ3"に、一致回路２１からレベル
“Ｈ"の信号が出力されて、パストランジスタ２２が
“オン"となる。

【００６８】その結果、上記期間“Ｔ3"に電圧レベル選
択回路９のトランジスタ１７によって選出された駆動電
圧Ｖ3(Ｔ3)＝５.５Ｖが、ソースラインＯ_iに出力される
ことになる。こうして、当該１水平走査期間中における
上記期間“Ｔ＝Ｔ1〜Ｔ4"に順次入力される総レベル数
２⁴＝１６の駆動電圧(０.０Ｖ〜７.５Ｖ)の中からディ
ジタル画像信号(Ｇ0,Ｇ1,Ｇ2,Ｇ3)＝(０,１,１,１)に基
づいて一つの駆動電圧５.５Ｖのみが選出されて、ソー
スラインＯ_iを介して表示部１の画素Ｐ(j,i)に供給され
るのである。

【００６９】以下、同様にして、入力されるディジタル
画像信号(Ｇ0,Ｇ1,Ｇ2,Ｇ3)に応じて、期間“Ｔ1〜Ｔ4"
における何れかの期間に駆動電圧“Ｖ0,Ｖ1,Ｖ2,Ｖ3"に
おける何れかの駆動電圧が選択されて、表示部１の画素
Ｐ(j,i)に供給される。

【００７０】その際に、上記デコーダ回路８,電圧レベ
ル選択回路９および出力信号選択回路１０は、上記各期
間“Ｔ1,Ｔ2,Ｔ3,Ｔ4"において４回に分けて順次取り込
まれるレベル数２⁴/２²＝４の駆動電圧を取り扱えばよ
いので、各回路を構成する素子数を少なくして回路面積
を大幅に縮小できるのである。

【００７１】このように、本実施例においては、ビット
数Ｎのディジタル画像信号に基づいて２^N階調の画像表
示を行うに際して、１水平走査期間を２^m分割した期間
毎に総レベル数２^Nの駆動電圧をレベル数２^N/２^mずつ分
けて順次電圧レベル選択回路９に取り込む。一方、上記
デコーダ回路８では、Ｎビットのディジタル画像信号を
２^N/２^m本のデシマル信号とｍビットのディジタル画像
信号に変換する。そして、上記電圧レベル選択回路９で
は、デコーダ回路８からのデシマル信号に基づいて、上
記各期間において取り込まれたレベル数２^N/２^mの駆動
電圧の中から一つの駆動電圧を選択して出力信号選択回
路１０に送出する。

【００７２】上記出力信号選択回路１０は、上記各期間
において電圧レベル選択回路９から送出されてくる駆動
電圧のうち、外部からのディジタル信号(Ｓ1,Ｓ2)およ
びデコーダ回路８からのディジタル信号(Ｂ1,Ｂ2)に基
づいて、特定の期間に電圧レベル選択回路９から送出さ
れてくる駆動電圧を選択してソースラインＯ_iを介して
画素Ｐ(j,i)に供給する。

【００７３】このように、１水平走査期間を２^m期間に
分割し、分割された各期間に総レベル数２^Nの駆動電圧
をレベル数２^N/２^mずつ取り込むので、デコーダ回路８,
電圧レベル選択回路９および出力信号選択回路１０は総
レベル数２^Nの駆動電圧を取り扱う分の駆動電圧入力端
子や素子を有する必要はなく、レベル数２^N/２^mの駆動
電圧を取り扱う分の駆動電圧入力端子や素子で十分であ
る。すなわち、本実施例によれば、１本のソースライン
Ｏ_i当たり、デコーダ回路８,電圧レベル選択回路９およ
び出力信号選択回路１０の部分を４９個のトランジスタ
で構成可能である。これに対して、従来の表示装置のソ
ースドライバの場合には１２０個のトランジスタが必要
であり、大幅な回路素子の低減が可能である。

【００７４】ここで、上記画素Ｐ(j,i)に接続された薄
膜トランジスタＴ(j,i)を始め、ソースドライバ２を構
成する回路素子は多数の多結晶シリコン薄膜トランジス
タを用いて形成されている。この多結晶シリコン薄膜ト
ランジスタは、次のようにして形成される。

【００７５】先ず、上記表示部１の基板となる高歪み点
ガラス基板上に、ジシランを原料にして低圧ＣＶＤ(化
学蒸着)法によってアモルファスシリコン薄膜を基板温
度４５０℃で形成する。こうして得られたアモルファス
シリコン薄膜を窒素雰囲気で６００℃で１０時間アニー
ルを行って多結晶化し、トランジスタのチャネル,ソー
スおよびドレイン部分を形成する。この多結晶シリコン
薄膜上に、常圧ＣＶＤ法によって二酸化ケイ素薄膜を形
成してゲート絶縁膜とする。次に、低圧ＣＶＤ法によっ
て多結晶シリコン薄膜を形成して、パターンニングを行
ってゲート電極を形成する。その後、上記ソースおよび
ドレイン部分にイオンを注入し、６００℃で２０時間活
性化アニールを行って、Ｎ型あるいはＰ型の多結晶シリ
コン薄膜トランジスタを形成するのである。

【００７６】上記シフトレジスタ回路,デコーダ回路８,
電圧レベル選択回路９および出力信号選択回路１０の具
体的回路は、図２,図４および図５に示す回路図に限定
されるものではない。また、上記ディジタル画像信号の
上位２ビットとパストランジスタ２２を“オン"にする
期間との関係や上記各期間(Ｔ1,Ｔ2,Ｔ3,Ｔ４)に供給さ
れる駆動電圧値は、表１,表２および図６に限定される
ものではない。

【００７７】

【発明の効果】以上より明らかなように、請求項１に係
る発明の表示装置は、入力されるディジタル画像信号を
デコードして期間選択信号とレベル選択信号を生成する
デコーダ部と、１水平走査期間を所定数に分割して成る
各期間毎に、所定レベル数の駆動電圧を上記所定数分の
１のレベル数ずつ順次取り込んで何れか一つを上記レベ
ル選択信号に基づいて選択する電圧レベル選択部と、上
記電圧レベル選択部によって選択された駆動電圧を順次
取り込むと共に、上記期間選択信号に基づいて選択した
期間中に取り込んだ駆動電圧を表示すべき画素に対応付
けられた信号線に出力する出力信号選択部を第２駆動回
路に設けたので、表示部の画素に複数階調の画像を表示
するに際して必要な上記所定レベル数の駆動電圧から当
該信号線に出力すべきレベルの駆動電圧を選択するに際
して、上記所定レベル数を上記所定数で除したレベル数
の駆動電圧のみを取り扱えばよい。

【００７８】したがって、上記第２駆動回路の駆動電圧
入力端子数および素子数を上記所定レベル数の駆動電圧
を取り扱う場合よりも大幅に低減でき、それに伴って回
路面積を大幅に縮小できる。

【００７９】また、請求項２に係る発明の表示装置は、
上記表示部のスイッチング素子と上記第１駆動回路と上
記デコーダ部,電圧レベル選択部および出力信号選択部
を含む第２駆動回路を、非結晶半導体によって同一基板
上に一体に形成するので、請求項１に係る発明の表示装
置をより高密度にコンパクトに形成できる。

【００８０】また、請求項３に係る発明の表示装置の駆
動方法は、表示部と,上記表示部のスイッチング素子を
オンさせる第１駆動回路と,ディジタル画像信号に応じ
たレベルの駆動電圧をオン状態にあるスイッチング素子
に供給する第２駆動回路を有する表示装置において、上
記第２駆動回路は、入力されるディジタル画像信号をデ
コードして期間選択信号とレベル選択信号を生成し、１
水平走査期間を所定数に分割して成る各期間毎に、所定
レベル数の駆動電圧を上記所定数分の１のレベル数ずつ
順次取り込んで何れか一つを上記レベル選択信号に基づ
いて選択し、上記各期間毎に選択された駆動電圧の何れ
か一つを上記期間選択信号に基づいて選択して表示すべ
き画素に対応付けられた信号線に出力するので、上記表
示部の画素に複数階調の画像を表示するに際して必要な
上記所定レベル数の駆動電圧から当該信号線に出力すべ
きレベルの駆動電圧を選択するに際して、上記第２駆動
回路は上記所定レベル数を上記所定数で除したレベル数
の駆動電圧のみを取り扱えばよい。

【００８１】したがって、この発明によれば、上記表示
装置における上記第２駆動回路の駆動電圧入力端子数お
よび素子数を上記所定レベル数の駆動電圧を取り扱う場
合よりも大幅に低減することができ、それに伴って回路
面積を大幅に縮小できる。

【図面の簡単な説明】

【図１】この発明の表示装置におけるソースドライバの
構成を示すブロック図である。

【図２】図１におけるシフトレジスタ回路の具体的な回
路図である。

【図３】図２に示すシフトレジスタ回路の動作タイミン
グチャートである。

【図４】図１におけるデコーダ回路,電圧レベル選択回
路および出力信号選択回路の具体的な回路図である。

【図５】図４における一致回路の具体的な回路図であ
る。

【図６】１水平走査期間中における各信号のタイミング
チャートである。

【図７】図１に示すソースドライバを有する表示装置の
概略構成図である。

【図８】従来の液晶表示駆動回路におけるソースドライ
バの回路図である。

【図９】図８に示すソースドライバにおける第ｎ番目の
駆動電圧出力回路の回路図である。

【図１０】図８に示すソースドライバにおける動作タイ
ミングチャートである。

【図１１】従来のディジタル画像信号に基づいて画素に
駆動電圧を供給するソースドライバの回路図である。

【図１２】図１１における第ｎ番目の駆動電圧出力回路
の回路図である。

【符号の説明】

１…表示部、 ２…ソースドラ
イバ、３…ゲートドライバ、 ５…シフ
トレジスタ回路、６…パストランジスタ回路、
７…ラッチ回路、８…デコーダ回路、
９…電圧レベル選択回路、１０…出力信号選択回
路、 １１,１２…ノットゲート、１３〜１
６,２３…ノアゲート、 １７〜２０…トランジス
タ、２１…一致回路、 ２２…パス
トランジスタ、２４,２５…排他的オアゲート。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配列された画素とこの
   画素の夫々に接続されたスイッチング素子を有する表示
   部と、上記スイッチング素子の制御端子に走査線を介し
   て走査電圧を印加して上記スイッチング素子をオンさせ
   る第１駆動回路と、ディジタル画像信号に応じたレベル
   の駆動電圧をオン状態にあるスイッチング素子の入力端
   子に信号線を介して供給して当該スイッチング素子に接
   続された画素を表示させる第２駆動回路を有する表示装
   置において、 上記第２駆動回路は、入力されるディジタル画像信号を
   デコードして、上記第１駆動回路によって１本の走査線
   に走査電圧が印加されている１水平走査期間を所定数に
   分割して成る各期間の何れか一つを選択するための期間
   選択信号と、上記各期間に入力される複数レベルの駆動
   電圧の何れか一つを選択するためのレベル選択信号を所
   定の手順で生成するデコーダ部と、 上記表示部の各画素に複数階調の画像を表示する際に必
   要とする所定レベル数の上記駆動電圧を上記各期間毎に
   上記所定数分の１のレベル数ずつ取り込み、上記各期間
   毎に取り込まれた複数レベルの駆動電圧の何れか一つを
   上記デコーダ部からのレベル選択信号に基づいて選択す
   る電圧レベル選択部と、 上記電圧レベル選択部によって上記各期間毎に選択され
   た駆動電圧を順次取り込むと共に、上記各期間の何れか
   一つを上記デコーダ部からの期間選択信号に基づいて選
   択し、この選択された期間中に上記電圧レベル選択部か
   ら取り込んだ駆動電圧を表示すべき画素に対応付けられ
   た信号線に出力する出力信号選択部を備えたことを特徴
   とする表示装置。
2. 【請求項２】 請求項１に記載の表示装置であって、 上記表示部のスイッチング素子と、上記第１駆動回路
   と、上記デコーダ部,電圧レベル選択部および出力信号
   選択部を含む第２駆動回路を、非結晶半導体によって同
   一基板上に一体に形成したことを特徴とする表示装置。
3. 【請求項３】 マトリックス状に配列された画素とこの
   画素の夫々に接続されたスイッチング素子を有する表示
   部と、上記スイッチング素子の制御端子に走査線を介し
   て走査電圧を印加して上記スイッチング素子をオンさせ
   る第１駆動回路と、ディジタル画像信号に応じたレベル
   の駆動電圧をオン状態にあるスイッチング素子の入力端
   子に信号線を介して供給して当該スイッチング素子に接
   続された画素を表示させる第２駆動回路を有する表示装
   置の駆動方法であって、 上記第２駆動回路は、入力されるディジタル画像信号を
   デコードして、上記第１駆動回路によって１本の走査線
   に走査電圧が印加されている１水平走査期間を所定数に
   分割して成る各期間の何れか一つを選択するための期間
   選択信号と、上記各期間に入力される複数レベルの駆動
   電圧の何れか一つを選択するためのレベル選択信号を所
   定の手順で生成し、 さらに、上記表示部の各画素に複数階調の画像を表示す
   る際に必要とする所定レベル数の上記駆動電圧を上記各
   期間毎に上記所定数分の１のレベル数ずつ取り込んで、
   上記各期間毎に取り込まれた複数レベルの駆動電圧の何
   れか一つを上記レベル選択信号に基づいて選択し、 さらに、上記各期間毎に選択されたレベルの駆動電圧の
   何れか一つを上記期間選択信号に基づいて選択して、表
   示すべき画素に対応付けられた信号線に出力することを
   特徴とする表示装置の駆動方法。