JPH10294367A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】配線のショートやエッチングストップの生じな
い、配線の信頼性を確保した微細なコンタクトを有する
半導体装置の製造方法を提供する。 【解決手段】半導体基板１０上に絶縁膜２０を形成し、
絶縁膜上に第１マスク層２１を形成し、第１マスク層の
上層に第２マスク層２２を形成し、第２マスク層に第１
コンタクトホールＣＨ１を開口し、第１コンタクトホー
ルの内壁に第１コンタクトホールの開口径を狭めるサイ
ドウォールマスク層２３ａを形成し、第２マスク層およ
び前記サイドウォールマスク層をマスクにして第１マス
ク層に第１コンタクトホールと連通する第２コンタクト
ホールＣＨ２を開口し、第２コンタクトホールが開口さ
れた第１マスク層をマスクにして絶縁膜を貫通する第２
コンタクトホールを開口し、連通する第１コンタクトホ
ールおよび第２コンタクトホールを導電体で埋め込み、
配線層３０を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩの高集積化は３年で次世
代へ進み、デザインルールは前世代の７割の縮小化が行
われ、縮小化に伴い半導体装置の高速化も実現してき
た。この高集積化は半導体装置の製造工程における微細
加工技術の進歩、特に光露光技術の高解像力化により達
成されてきた。光露光技術の高解像力化は、デザインル
ールに対応した寸法精度、重ね合わせ精度を満足しつ
つ、露光装置、レジスト材料、レジストプロセスの高性
能化により達成されてきた。

【０００３】パターンサイズが１．０〜０．５μｍの光
露光技術は、メモリを例とすると、１ＭＤＲＡＭから１
６ＭＤＲＡＭに対応し、この間の大きな変化として、パ
ターン露光する光がｇ線（４３６ｎｍ）からｉ線（３６
５ｎｍ）に短波長化された。現在ではｉ線を用いた０．
３５μｍルールのＬＳＩが主力であるが、０．２５μｍ
ルールではＫｒＦエキシマレーザー（２４８．８ｎｍ）
を用いて露光する技術が開発され、量産化の検討が行わ
れている。

【０００４】しかし、最近発表された０．２５μｍ量産
向け露光装置においては、セルサイズの微細化のトレン
ドの維持が困難になりつつある。これは、ステッパの位
置合わせのばらつきの改善不足が原因となっており、位
置合わせのばらつきが大きいために位置合わせの設計余
裕を大きくせざるを得ないためである。結果的に配線幅
が縮小化されたにもかかわらず、セルサイズの縮小化が
困難となっている。従って、露光技術によらないセルサ
イズの縮小化技術が求められている。

【０００５】その一つとして、コンタクトホール工程の
位置合わせのためのマスク上の設計余裕を不要にできる
自己整合コンタクト（Self Aligned Contact; 以下ＳＡ
Ｃと略）技術が注目されている。

【０００６】この位置合わせの設計余裕を不要にできる
と言われている技術であるＳＡＣの形成法にはいくつか
あり、いずれも従来の露光だけを使った方法に比べてプ
ロセスが多少複雑になる欠点を持つのが一般的である。
しかし、将来的にその採用は不可欠と考えられており、
ＳＡＣに関して様々な研究がなされている。

【０００７】但し、ＳＡＣを実用化する方法には、薄い
Ｓｉ₃ Ｎ₄ 膜上でエッチングを停止させるような難度の
高いエッチング技術をクリアすることが必要である。対
Ｓｉ₃ Ｎ₄ 高選択比プロセスとして、装置の放電方式に
よってもやや異なるが、基本的にはＣＦ系保護膜を使
い、ＳｉＯ₂ エッチング速度の劣化を高密度プラズマを
使うことで防ぐ方法が考えられている。

【０００８】しかしながら、ＳＡＣ技術はトータルで見
るとまだ課題が多いと言わざるを得ない。そこで、従来
から知られているようなコンタクトホールを開口するた
めのマスクとなる層のコンタクトホール内壁にサイドウ
ォールを形成し、コンタクトホールの径を狭めて開口す
る方法が試みられている。

【０００９】上記の方法を適用して製造した半導体装置
の断面図を図２９に示す。半導体基板１０上に図示しな
いＭＯＳトランジスタなどの素子が形成されており、そ
の上層に例えば酸化シリコンからなる絶縁膜２０が形成
されている。絶縁膜２０には半導体基板１０に達するコ
ンタクトホールが開口されており、コンタクトホール内
に埋め込み配線層３０ａが埋め込まれており、半導体基
板１０に接続している。

【００１０】上記の半導体装置の製造方法について、以
下に説明する。まず、図３０（ａ）に示すように、半導
体基板１０上に、図示しないＭＯＳトランジスタなどの
素子を形成し、その上層に例えば酸化シリコンを堆積さ
せ、リフローあるいはエッチバックにより平坦化して絶
縁膜２０を形成した後、例えばポリシリコンを堆積させ
てマスク層２１を形成する。マスク層２１の上層に、エ
キシマステッパーにより例えば０．４μｍφのコンタク
トホールパターンにパターニングしたレジスト膜Ｒ１を
形成する。

【００１１】次に、図３０（ｂ）に示すように、例えば
ＲＩＥ（反応性イオンエッチング）などのエッチングを
行い、絶縁膜２０を露出させる第１コンタクトホールＣ
Ｈ１をマスク層２１に形成する。

【００１２】次に、図３０（ｃ）に示すように、例えば
ポリシリコンを第１コンタクトホールＣＨ１内を埋め込
んでマスク層２１上面を全面に約１００ｎｍの膜厚で堆
積させて、サイドウォールマスク用層２３を形成する。

【００１３】次に、図３１（ｄ）に示すように、例えば
ＲＩＥなどによりエッチバックを行い、ポリシリコンの
サイドウォールマスク層２３ａを形成する。これによ
り、コンタクトホールの開口径を約０．２μｍφに狭め
ることができる。

【００１４】次に、図３１（ｅ）に示すように、マスク
層２１およびサイドウォールマスク層２３ａをマスクと
してＲＩＥなどのエッチングを行い、絶縁膜２０を貫通
して半導体基板１０を露出させる第２コンタクトホール
ＣＨ２を開口する。サイドウォールマスク層２３ａの形
成により、第２コンタクトホールＣＨ２の開口径を約
０．２μｍφとすることができる。

【００１５】次に、図３１（ｆ）に示すように、第２コ
ンタクトホールＣＨ２を埋め込んで全面に例えばポリシ
リコンを堆積させ、埋め込み配線層３０を形成する。

【００１６】次に、例えばＲＩＥなどのエッチングによ
り埋め込み配線層３０をエッチバックしてコンタクトホ
ールの外部にあるポリシリコン層を除去し、コンタクト
ホールに埋め込まれた埋め込み配線層３０ａを形成し、
図２９に至る。

【００１７】上記の方法によれば、前述のＳＡＣと異な
り、対Ｓｉ₃ Ｎ₄ 高選択比条件等の新規プロセスが不要
で、マイクロローディング効果を注意深くクリアしてい
くという従来からのアプローチを適用することで、開口
径０．１〜０．２μｍφ程度の微細なコンタクトホール
の開口を達成することができる。

【００１８】

【発明が解決しようとする課題】しかしながら、この技
術を用いて、０．２５μｍルール世代において０．１〜
０．２μｍφの極めて微細なコンタクトホールを開口す
る場合、コンタクトホールのアスペクト比が５〜１０と
極めて高くなり、図３２（ａ）に示す装置に対して第２
コンタクトホールを開口すると、マイクロローディング
効果によるエッチレートの低下が生じ、極端な場合、図
３２（ｂ）に示すように、エッチストップＥＳにおいて
エッチングの進行が止まってしまう現象が生じて、コン
タクトホールの開口不良が生じる。

【００１９】上記の第２コンタクトホールの開口であ
る、酸化シリコンからなる絶縁膜２０のエッチングは、
絶縁膜２０表面へのフロロカーボン膜の堆積をしながら
エッチングイオンの入射により進行するが、高アスペク
ト比のコンタクトホールでは入射イオンがホール底部に
まで到達できにくくなり、過剰なフロロカーボン膜の堆
積がエッチング反応を抑制するためにマイクロローディ
ング効果やエッチストップの発生が生じるのである。

【００２０】従って、フロロカーボン膜の堆積を抑制し
たエッチングを行えば、マイクロローディング効果やエ
ッチストップの発生を抑制することができるが、フロロ
カーボン膜の堆積を抑制すると酸化シリコンに対するポ
リシリコンのエッチング選択比が小さくなってしまう問
題がある。図３３（ａ）はコンタクトホール開口前にお
ける開口部近傍の拡大図である。ポリシリコンのマスク
層２１の上層のフロロカーボン層ＦＣに比較して、サイ
ドウォールマスク層２１ａの上層のフロロカーボン層Ｆ
Ｃは膜厚が薄いためにエッチングされやすくなってい
る。エッチングの進行に伴い、図３３（ｂ）に示すよう
に、ポリシリコンのサイドウォールマスク層およびマス
ク層がエッチングされてその表面が後退し、コンタクト
ホールＣＨの開口径が拡大していく。この原因として
は、ポリシリコンのサイドウォールマスク層が、エッチ
ング選択比の低い構造となっていることもあげられる。

【００２１】図３４、３５は対ポリシリコン選択比を小
さくしてエッチングを行い、コンタクトホールを開口し
た場合の半導体装置の形状を示す。図３４（ａ）に示す
ように、半導体基板１０の上層にポリシリコンなどのゲ
ート電極３１などの配線層を有し、その上層の絶縁膜２
０にコンタクトホールを開口する。対ポリシリコン選択
比を小さくしたことにより、図３４（ｂ）に示すよう
に、図中の点線で示したサイドウォールマスク層２１ａ
およびマスク層２１のエッチング前の表面は後退Ｂをし
てマスク層は薄膜化し、開口径は拡大してしまう。

【００２２】次に、図３５（ｃ）に示すように、開口し
たコンタクトホール内およびマスク層の上層に全面にポ
リシリコンを堆積させて埋め込み配線層３０を形成する
と、コンタクトホールの開口径が拡大していることから
コンタクトホール内を十分に満たすことができず、埋め
込み配線層３０のコンタクトホールの上方において大き
な凹みＨが生じる。このような状況のままエッチバック
を行い、コンタクトホールの外部のポリシリコンを除去
すると、図３５（ｄ）に示すように、プラグロスＰＬが
大きくなり、場合によってはこのエッチバックにおいて
半導体基板１０までエッチングされて基板のえぐれＸが
生じることがあり、コンタクト抵抗の増大など、コンタ
クト不良を招く。またコンタクトホールの開口径が拡大
してゲート電極３１などの配線層とコンタクトホール内
の配線層の距離が部位Ｓにおいて狭くなっており、耐圧
不良あるいは配線のショートを引き起こすことがある。

【００２３】上記のような問題を解決するために、マス
ク層の膜厚を厚くしてコンタクトホールの開口エッチン
グにおけるマスク層の後退を抑制させる方法があるが、
この場合コンタクトホールのアスペクト比が更に高くな
るためにマイクロローディング効果やエッチストップの
発生を起こしやすくする恐れがある。また、アスペクト
比が同じ場合でもポリシリコンのマスク層の膜厚を厚く
するとエッチストップが生じやすい現象が報告されてお
り、マージンの拡大のためにもマスク層の薄膜化が望ま
れている。

【００２４】本発明は上記の問題点に鑑みてなされたも
のであり、従って、本発明の目的は、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの開
口径を狭めて開口する方法において、マスク層の薄膜化
及びサイドウォールマスク層の後退を抑制し、配線のシ
ョートやエッチングストップの生じない、配線の信頼性
を確保した微細なコンタクトを有する半導体装置の製造
方法を提供することである。

【００２５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
絶縁膜を形成する工程と、前記絶縁膜上に第１マスク層
を形成する工程と、前記第１マスク層の上層に第２マス
ク層を形成する工程と、前記第２マスク層に第１コンタ
クトホールを開口する工程と、前記第１コンタクトホー
ルの内壁に前記第１コンタクトホールの開口径を狭める
サイドウォールマスク層を形成する工程と、前記第２マ
スク層および前記サイドウォールマスク層をマスクにし
て前記第１マスク層に前記第１コンタクトホールと連通
する第２コンタクトホールを開口する工程と、前記第２
コンタクトホールが開口された第１マスク層をマスクに
して前記絶縁膜を貫通する第２コンタクトホールを開口
する工程と、前記連通する第１コンタクトホールおよび
第２コンタクトホールを導電体で埋め込み、配線層を形
成する工程とを有する。

【００２６】上記の本発明の半導体装置の製造方法によ
れば、まず半導体基板上に絶縁膜を形成し、その上層に
構造的に選択比が低いポリシリコンのサイドウォールマ
スク層を有さない構造となる第１マスク層を形成し、そ
の上層に第２マスク層を形成する。次に、第２マスク層
に第１コンタクトホールを形成する。次に、この第１コ
ンタクトホールの内壁にサイドウォールマスク層を形成
し、第１コンタクトホールの開口径を狭める。次に、こ
の開口径を狭めたサイドウォールマスク層および第２マ
スク層をマスクとして第１マスク層に第２コンタクトホ
ールを開口する。次に、この第１マスク層をマスクとし
て絶縁膜に第２コンタクトホールを開口する。この絶縁
膜に対する第２コンタクトホールの開口工程において
は、構造的に選択比が低いポリシリコンのサイドウォー
ルマスク層を有さない構造である第１マスク層をマスク
としていることから、開口部の肩部の後退が抑制されて
おり、開口径の拡大が抑制されているので、耐圧不良や
配線ショートなどを引き起こしにくい。また、第１マス
ク層を従来方法のマスク層より薄膜化することが可能
で、第２コンタクトホールのアスペクト比を従来よりも
小さくすることができ、エッチストップなどの開口不良
を引き起しにくい。これらのことから、エッチング中を
通して初期の開口径を保ち、マイクロローディング効果
やエッチングストップなどのコンタクトホール開口不良
のない、配線の信頼性を確保した微細なほぼ垂直形状の
コンタクトホールを開口することができる。

【００２７】また、この第１マスク層の後退が抑制され
ていることから、第２コンタクトホールを導電体で埋め
込んだときの埋め込み配線層の膜厚を従来方法よりも薄
膜化してもコンタクトホール上方部分の凹みを小さくで
き、埋め込み配線層をエッチバックしたときのプラグロ
スを小さく抑制することができ、半導体基板に対するえ
ぐれなどのコンタクト不良などを引き起こすことなくコ
ンタクト接合を形成することができる。

【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記第１マスク層に第２コンタクトホールを
開口する工程が、前記第１マスク層を貫通して前記絶縁
膜を露出させる工程であるか、もしくは、前記第１マス
ク層に第２コンタクトホールを開口する工程が、前記第
１マスク層を貫通し、前記絶縁膜の上方に達する第２コ
ンタクトホールを開口する工程である。第１マスク層に
径を狭めたコンタクトホールを開口し、次にこの第１マ
スク層をマスクとして絶縁膜に第２コンタクトホールを
開口することができるので、開口径の拡大などを抑制し
た信頼性の高いコンタクトホールを開口することができ
る。

【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記第１マスク層をマスクにして前記絶縁膜
を貫通する第２コンタクトホールを開口する工程が、同
時に前記第２マスク層および前記サイドウォールマスク
層を除去する工程である。第２マスク層およびサイドウ
ォールマスク層は、第１マスク層へ第２コンタクトホー
ルを開口した時点でその役割を終了する。第１マスク層
への第２コンタクトホールを開口の後は除去することに
よりマスク層の薄膜化を図ることができ、さらに、絶縁
膜への第２コンタクトホールの開口と同時に行うので工
程数の削減を行うことができる。

【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記第１マスク層に第２コンタクトホールを
開口する工程と、前記第１マスク層をマスクにして前記
絶縁膜を貫通する第２コンタクトホールを開口する工程
の間に、前記第２マスク層および前記サイドウォールマ
スク層を除去する工程を有する。第１マスク層への第２
コンタクトホールを開口の後は除去することによりマス
ク層の薄膜化を図ることができ、マイクロローディング
効果などをさらに抑制することができる。

【００３１】上記の本発明の半導体装置の製造方法は、
好適には、前記第１マスク層を、前記絶縁膜とエッチン
グ選択比をとることができる材料で形成する。これによ
り、絶縁膜への第２コンタクトホールの開口における第
１マスク層の後退やコンタクトホールの開口径の拡大な
どをさらに抑制することができる。

【００３２】上記の本発明の半導体装置の製造方法は、
好適には、前記第２マスク層およびサイドウォールマス
ク層を、前記第１マスク層とエッチング選択比をとるこ
とができる材料で形成する。これにより、第１マスク層
への第２コンタクトホールの開口における開口径の拡大
を抑制でき、さらに第１マスク層を残して第２マスク層
およびサイドウォールマスク層を除去することが可能と
なる。このためには、第１マスク層をポリシリコンで形
成し、第２マスク層およびサイドウォールマスク層を酸
化シリコンあるいは窒化シリコンにより形成するか、も
しくは、第１マスク層を窒化シリコンで形成し、第２マ
スク層およびサイドウォールマスク層をポリシリコンあ
るいは酸化シリコンにより形成することで実現すること
が可能である。

【００３３】さらに上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体基板上に絶縁膜を形
成する工程と、前記絶縁膜上にマスク層を形成する工程
と、前記マスク層に第１コンタクトホールを開口する工
程と、前記第１コンタクトホールの内壁に前記第１コン
タクトホールの開口径を狭めるサイドウォールマスク層
を形成する工程と、前記マスク層および前記サイドウォ
ールマスク層をマスクにして前記絶縁膜を貫通する第２
コンタクトホールを開口する工程と、前記連通する第１
コンタクトホールおよび第２コンタクトホールを導電体
で埋め込み、配線層を形成する工程と、前記マスク層お
よび前記サイドウォールマスク層を除去する工程とを有
し、前記マスク層および前記サイドウォールマスク層を
前記配線層に対してエッチング選択比を有する材料によ
り形成する。

【００３４】上記の本発明の半導体装置の製造方法によ
れば、まず半導体基板上に絶縁膜を形成し、その上層に
マスク層を形成し、マスク層に第１コンタクトホールを
形成する。次に、この第１コンタクトホールの内壁にサ
イドウォールマスク層を形成し、第１コンタクトホール
の開口径を狭める。次に、この開口径を狭めたサイドウ
ォールマスク層およびマスク層をマスクとして絶縁膜に
第２コンタクトホールを開口する。次に、第２コンタク
トホール内を埋め込んで全面に導電体を堆積させ、エッ
チバックしてコンタクトホールの外部の導電体を除去し
た後、マスク層およびサイドウォールマスク層を除去す
る。このように、埋め込み配線層のエッチバック後にマ
スク層およびサイドウォールマスク層を除去することか
ら、埋め込み配線層のエッチバックにより発生したプラ
グロスに相当する分の膜厚で第１マスク層を形成してお
けば、プラグロスを抑制し、実質的に無くすることも可
能である。これにより、安定に接続するコンタクト接合
を形成することができ、埋め込み配線層の上層に上部電
極を形成する場合も、プラグロスが抑制されているので
容易に形成することができる。

【００３５】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層および前記サイドウォールマス
ク層を窒化シリコンで形成し、前記配線層をポリシリコ
ンで形成する。これにより、マスク層およびサイドウォ
ールマスク層を配線層に対してエッチング選択比を有す
るものとすることができる。

【００３６】上記の本発明の半導体装置の製造方法は、
好適には、前記マスク層および前記サイドウォールマス
ク層を、前記絶縁膜とエッチング選択比をとることがで
きる材料で形成する。これにより第２コンタクトホール
の開口部の径の拡大や肩部の後退が抑制され、配線ショ
ートなどを引き起こしにくく、第１マスク層を従来方法
のマスク層より薄膜化することが可能で、第２コンタク
トホールのアスペクト比を従来よりも小さくすることが
でき、エッチストップなどの開口不良を引き起しにくく
することができ、これらのことから、エッチング中を通
して初期の開口径を保ち、マイクロローディング効果や
エッチングストップなどのコンタクトホール開口不良の
ない、配線の信頼性を確保した微細なほぼ垂直形状のコ
ンタクトホールを開口することができる。また、第１マ
スク層の後退が抑制されているので、第２コンタクトホ
ールをポリシリコンなどで埋め込んだときの埋め込み配
線層の膜厚を従来方法よりも薄膜化してもコンタクトホ
ール上方部分の凹みを小さくでき、エッチバックしたと
きのプラグロスを小さく抑制することができる。このた
めには、絶縁膜を酸化シリコンで形成し、マスク層およ
びサイドウォールマスク層を窒化シリコンで形成し、配
線層をポリシリコンで形成することで実現することが可
能である。

【００３７】上記の本発明の半導体装置の製造方法は、
好適には、前記第１コンタクトホールの開口工程および
第２コンタクトホールの開口工程の少なくともいずれか
の工程が低圧高密度のプラズマエッチングにより開口す
る工程である。コンタクトホールの開口には、従来タイ
プのプラズマ処理装置でも原理的に可能であるが、開口
径の高精度制御や高アスペクトホール開口という観点で
は、最近注目されている低圧・高密度プラズマ発生のエ
ッチング装置の使用が望ましい。低圧高密度プラズマに
おいては、放電空間に電場を誘起させてプラズマ中の自
由電子を加速し、その結果生じる高エネルギー電子によ
って中性ガスを電離し、高密度のプラズマを得る。低圧
のエッチング室において高密度のプラズマを発生させる
と、基板表面近傍に形成されるイオンシース中でイオン
が、他のイオンや中性ガス粒子と衝突する確率が小さく
なるため、イオンの直進性が高まり、また電離度が高い
ためにイオン対中性ラジカルの比が大きくとれ、エッチ
ングの異方性を高めることができる。低圧高密度のプラ
ズマ源としては、ＥＣＲ（Electron Cyclotron Resonan
ce）タイプ、ＩＣＰ（Inductively Coupled Plasma）タ
イプ、ヘリコン波プラズマタイプを好ましく用いること
ができる。

【００３８】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００３９】第１実施形態 本実施形態の製造方法により製造した半導体装置の断面
図を図１に示す。半導体基板１０上に図示しないＭＯＳ
トランジスタなどの素子が形成されており、その上層を
例えば酸化シリコンからなる絶縁膜２０が形成されてい
る。絶縁膜２０には半導体基板１０に達するコンタクト
ホールが開口されており、コンタクトホール内に埋め込
み配線層３０ａが埋め込まれており、半導体基板１０に
接続している。

【００４０】かかる半導体装置は、コンタクトホールの
径の拡大が抑制されており、配線のショートやエッチン
グストップの生じていない、半導体基板へのえぐれやプ
ラグロスを抑制した、配線の信頼性を確保した微細なコ
ンタクトを有する半導体装置である。

【００４１】以下に、上記の本実施形態の半導体装置の
製造方法について説明する。まず、図２（ａ）に示すよ
うに、例えばシリコン半導体基板１０上に、図示しない
トランジスタなどの素子を形成した後、これらの素子を
被覆して例えば酸化シリコンを常圧ＣＶＤ法により堆積
させ、リフローあるいはエッチバックなどにより平坦化
して絶縁膜２０を形成する。次に絶縁膜２０の上層に例
えば減圧ＣＶＤ法によりポリシリコンを堆積させ、第１
マスク層２１を形成する。次に第１マスク層２１の上層
に例えば減圧ＣＶＤ法により酸化シリコンを堆積させ、
第２マスク層２２を形成する。次に第２マスク層２２の
上層にレジスト膜を塗布し、例えば４００ｎｍφの第１
コンタクトホールの開口パターンにパターニングしてレ
ジスト膜Ｒ１を形成する。

【００４２】次に、図２（ｂ）に示すように、例えばマ
グネトロン方式のエッチング装置にてレジスト膜Ｒ１を
マスクにしてエッチングを行い、第１マスク層２１を露
出させる第１コンタクトホールＣＨ１を第２マスク層２
２に開口する。次に、レジスト膜Ｒ１を除去する。

【００４３】次に、図２（ｃ）に示すように、例えば酸
化シリコンを減圧ＣＶＤ法にて第２マスク層２２及び第
１コンタクトホールＣＨ１内を全面に被覆して堆積さ
せ、サイドウォールマスク用層２３を形成する。

【００４４】次に、図３（ｄ）に示すように、例えば、
平行平板方式のエッチング装置にてサイドウォールマス
ク用層２３のエッチバックを行い、サイドウォールマス
ク層２３ａを形成する。サイドウォールマスク層２３ａ
の形成により、コンタクトホールの径を例えば約２００
ｎｍφに狭めることができる。

【００４５】次に、図３（ｅ）に示すように、例えばＥ
ＣＲタイプのエッチング装置にて第２マスク層２２およ
びサイドウォールマスク層２３ａをマスクにしてエッチ
ングを行い、第１マスク層２１を貫通して絶縁膜２０を
露出させる、開口径約２００ｎｍφの第２コンタクトホ
ールＣＨ２を開口する。

【００４６】次に、図４（ｆ）に示すように、例えばマ
グネトロン方式のエッチング装置にて約２００ｎｍφの
開口径を有する第１マスク層２１をマスクにしてエッチ
ングを行い、絶縁膜２０を貫通して半導体基板１０を露
出させる第２コンタクトホールＣＨ２を絶縁膜２０に開
口する。第２マスク層２２およびサイドウォールマスク
層２３ａは絶縁膜２０への第２コンタクトホールＣＨ２
の開口エッチングと同時にエッチング除去するか、ある
いは第２コンタクトホールＣＨ２の開口に先立って除去
しておく。

【００４７】次に、図４（ｇ）に示すように、例えばポ
リシリコンを減圧ＣＶＤ法により第２コンタクトホール
ＣＨ２内を埋め込んで第１マスク層２１上面を全面に堆
積させ、埋め込み配線層３０を形成する。

【００４８】次に、例えばＥＣＲタイプのエッチング装
置にて全面にエッチバックを行い、第２コンタクトホー
ルＣＨ２内に埋め込まれ、半導体基板１０に接続する、
例えば２００ｎｍφの径を有する埋め込み配線層３０ａ
を形成し、図１に示す構造の半導体装置を形成する。こ
の後の工程としては、例えば埋め込み配線層３０ａの上
層に上層配線を接続したり、記憶ノード電極を形成して
キャパシタ構造とすることなどができる。

【００４９】上記の絶縁膜２０への第２コンタクトホー
ルＣＨ２の開口工程においては、従来方法ではマスク層
の開口部の肩部が後退して開口径が拡大し、絶縁膜２０
中の開口がテーパ形状となってゲート電極などの下層配
線とコンタクトホールの側壁間の距離が狭まり、配線シ
ョートあるいは耐圧不良をひき起こすことがあったが、
本実施形態の半導体装置の製造方法においては、第１マ
スク層２１は構造的に選択比が低いポリシリコンのサイ
ドウォールマスク層を有さない構造であるので開口部の
肩部の後退が抑制されており、配線ショートなどを引き
起こしにくい。また、第１マスク層２１を従来方法のマ
スク層より薄膜化することが可能で、第２コンタクトホ
ールＣＨ２のアスペクト比を従来よりも小さくすること
ができ、エッチストップなどの開口不良を引き起しにく
い。これらのことから、エッチング中を通して初期の開
口径を保ち、マイクロローディング効果やエッチングス
トップなどのコンタクトホール開口不良のない、配線の
信頼性を確保した微細なほぼ垂直形状のコンタクトホー
ルを開口することができる。

【００５０】また、従来方法では第２コンタクトホール
を開口する工程においてサイドウォールマスク層が大き
く後退してしまうので、第２コンタクトホールＣＨ２を
ポリシリコンで埋め込んだときにコンタクトホール上方
部分に大きな凹みが生じ、その後のエッチバックにより
埋め込み配線層のプラグロスが大きくなり、場合によっ
てはコンタクトホール底部において半導体基板に対する
えぐれが生じ、コンタクト抵抗の増大などのコンタクト
不良を起こすことがあった。本実施形態の半導体装置の
製造方法によれば、この第１マスク層２１の後退が抑制
されていることから、第２コンタクトホールＣＨ２をポ
リシリコンなどで埋め込んだときの埋め込み配線層３０
の膜厚を従来方法よりも薄膜化してもコンタクトホール
上方部分の凹みを小さくでき、エッチバックしたときの
プラグロスを小さく抑制することができ、半導体基板に
対するえぐれなどのコンタクト不良などを引き起こすこ
となくコンタクト接合を形成することができる。

【００５１】以上のように、本実施形態によりマスク層
の肩部の後退を抑制し、コンタクトホールの拡大が抑制
されており、配線のショートやエッチングストップの生
じていない、半導体基板へのえぐれやプラグロスを抑制
した、配線の信頼性を確保した微細なコンタクトを有す
る半導体装置を製造することができる。

【００５２】以下に、本実施形態における実施例を図面
を参照して説明する。実施例１ 本実施例の製造方法により製造した半導体装置の断面図
を図５に示す。半導体基板１０上に図示しないＭＯＳト
ランジスタなどの素子が形成されており、その上層を酸
化シリコンからなる絶縁膜２０が形成されている。絶縁
膜２０には半導体基板１０に達するコンタクトホールが
開口されており、コンタクトホール内に埋め込み配線層
３０ａが埋め込まれており、半導体基板１０に接続して
いる。

【００５３】かかる半導体装置は、コンタクトホールの
径の拡大が抑制されており、配線のショートやエッチン
グストップの生じていない、半導体基板へのえぐれやプ
ラグロスを抑制した、配線の信頼性を確保した微細なコ
ンタクトを有する半導体装置である。

【００５４】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図６（ａ）に示すよう
に、シリコン半導体基板１０上に、図示しないトランジ
スタなどの素子を形成した後、これらの素子を被覆して
酸化シリコンを常圧ＣＶＤ法により約７００ｎｍの膜厚
で堆積させ、リフローあるいはエッチバックなどにより
平坦化して絶縁膜２０を形成する。次に絶縁膜２０の上
層に減圧ＣＶＤ法によりポリシリコンを２００ｎｍの膜
厚で堆積させ、第１マスク層２１を形成する。次に第１
マスク層２１の上層に減圧ＣＶＤ法により酸化シリコン
を２００ｎｍの膜厚で堆積させ、第２マスク層２２を形
成する。次に第２マスク層２２の上層にコーターを用い
てレジスト膜を６００ｎｍの膜厚で塗布し、エキシマス
テッパーにより４００ｎｍφの第１コンタクトホールの
開口パターンにパターニングしてレジスト膜Ｒ１を形成
する。

【００５５】次に、図６（ｂ）に示すように、マグネト
ロン方式のエッチング装置にてレジスト膜Ｒ１をマスク
にして２００ｎｍエッチングを行い、第１マスク層２１
を露出させる第１コンタクトホールＣＨ１を第２マスク
層２２に開口する。次に、μ波ダウンフロー方式のアッ
シャーを用いてレジスト膜Ｒ１を除去する。

【００５６】次に、図６（ｃ）に示すように、酸化シリ
コンを減圧ＣＶＤ法にて第２マスク層２２及び第１コン
タクトホールＣＨ１内を全面に被覆して１００ｎｍの膜
厚で堆積させ、サイドウォールマスク用層２３を形成す
る。

【００５７】次に、図７（ｄ）に示すように、平行平板
方式のエッチング装置にてサイドウォールマスク用層２
３のエッチバックを１００ｎｍ行い、サイドウォールマ
スク層２３ａを形成する。サイドウォールマスク層２３
ａの形成により、コンタクトホールの径を約２００ｎｍ
φに狭めることができる。

【００５８】次に、図７（ｅ）に示すように、ＥＣＲタ
イプのエッチング装置にて第２マスク層２２およびサイ
ドウォールマスク層２３ａをマスクにして２００ｎｍエ
ッチングを行い、第１マスク層２１を貫通して絶縁膜２
０を露出させる、開口径約２００ｎｍφの第２コンタク
トホールＣＨ２を開口する。

【００５９】次に、図８（ｆ）に示すように、マグネト
ロン方式のエッチング装置にて約２００ｎｍφの開口径
を有する第１マスク層２１をマスクにして７００ｎｍエ
ッチングを行い、絶縁膜２０を貫通して半導体基板１０
を露出させる第２コンタクトホールＣＨ２を絶縁膜２０
に開口する。酸化シリコンからなる第２マスク層２２お
よびサイドウォールマスク層２３ａは絶縁膜２０への第
２コンタクトホールＣＨ２の開口エッチングと同時にエ
ッチング除去する。

【００６０】次に、図８（ｇ）に示すように、ポリシリ
コンを減圧ＣＶＤ法により第２コンタクトホールＣＨ２
内を埋め込んで第１マスク層２１上面を全面に２００ｎ
ｍの膜厚で堆積させ、埋め込み配線層３０を形成する。

【００６１】次に、ＥＣＲタイプのエッチング装置にて
全面に４００ｎｍのエッチバックを行い、第２コンタク
トホールＣＨ２内に埋め込まれ、半導体基板１０に接続
する約２００ｎｍφの径を有する埋め込み配線層３０ａ
を形成し、図５に示す構造の半導体装置を形成する。こ
の後の工程としては、例えば埋め込み配線層３０ａの上
層に上層配線を接続したり、記憶ノード電極を形成して
キャパシタ構造とすることなどができる。

【００６２】上記の絶縁膜２０への第２コンタクトホー
ルＣＨ２の開口工程においては、第１マスク層２１は構
造的に選択比が低いポリシリコンのサイドウォールマス
ク層を有さない構造であるので開口部の肩部の後退が抑
制されており、配線ショートなどを引き起こしにくい。
また、第１マスク層２１を従来方法のマスク層より薄膜
化することが可能で、第２コンタクトホールＣＨ２のア
スペクト比を従来よりも小さくすることができ、エッチ
ストップなどの開口不良を引き起しにくい。これらのこ
とから、エッチング中を通して初期の開口径を保ち、マ
イクロローディング効果やエッチングストップなどのコ
ンタクトホール開口不良のない、配線の信頼性を確保し
た微細なほぼ垂直形状のコンタクトホールを開口するこ
とができる。

【００６３】また、第１マスク層２１の後退が抑制され
ていることから、第２コンタクトホールＣＨ２をポリシ
リコンなどで埋め込んだときの埋め込み配線層３０の膜
厚を従来方法よりも薄膜化してもコンタクトホール上方
部分の凹みを小さくでき、エッチバックしたときのプラ
グロスを小さく抑制することができ、半導体基板に対す
るえぐれなどのコンタクト不良などを引き起こすことな
くコンタクト接合を形成することができる。

【００６４】以上のように、本実施例によりマスク層の
肩部の後退を抑制し、コンタクトホールの拡大が抑制さ
れており、配線のショートやエッチングストップの生じ
ていない、半導体基板へのえぐれやプラグロスを抑制し
た、配線の信頼性を確保した微細なコンタクトを有する
半導体装置を製造することができる。

【００６５】実施例２ 本実施例の製造方法により製造した半導体装置の断面図
を図９に示す。半導体基板１０上に図示しないＭＯＳト
ランジスタなどの素子が形成されており、その上層を酸
化シリコンからなる絶縁膜２０が形成されている。絶縁
膜２０には半導体基板１０に達するコンタクトホールが
開口されており、コンタクトホール内に埋め込み配線層
３０ａが埋め込まれており、半導体基板１０に接続して
いる。

【００６６】かかる半導体装置は、コンタクトホールの
拡大が抑制されており、配線のショートやエッチングス
トップの生じていない、半導体基板へのえぐれやプラグ
ロスを抑制した、配線の信頼性を確保した微細なコンタ
クトを有する半導体装置である。

【００６７】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図１０（ａ）に示すよ
うに、シリコン半導体基板１０上に、図示しないトラン
ジスタなどの素子を形成した後、これらの素子を被覆し
て酸化シリコンを常圧ＣＶＤ法により約７００ｎｍの膜
厚で堆積させ、リフローあるいはエッチバックなどによ
り平坦化して絶縁膜２０を形成する。次に絶縁膜２０の
上層に減圧ＣＶＤ法によりポリシリコンを実施例１の場
合よりも薄い１００ｎｍの膜厚で堆積させ、第１マスク
層２１を形成する。次に第１マスク層２１の上層に減圧
ＣＶＤ法により窒化シリコンを２００ｎｍの膜厚で堆積
させ、第２マスク層２２を形成する。次に第２マスク層
２２の上層にコーターを用いてレジスト膜を６００ｎｍ
の膜厚で塗布し、エキシマステッパーにより４００ｎｍ
φの第１コンタクトホールの開口パターンにパターニン
グしてレジスト膜Ｒ１を形成する。

【００６８】次に、図１０（ｂ）に示すように、マグネ
トロン方式のエッチング装置にてレジスト膜Ｒ１をマス
クにして２００ｎｍエッチングを行い、第１マスク層２
１を露出させる第１コンタクトホールＣＨ１を第２マス
ク層２２に開口する。次に、μ波ダウンフロー方式のア
ッシャーを用いてレジスト膜Ｒ１を除去する。

【００６９】次に、図１０（ｃ）に示すように、窒化シ
リコンを減圧ＣＶＤ法にて第２マスク層２２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１００ｎｍの
膜厚で堆積させ、サイドウォールマスク用層２３を形成
する。

【００７０】次に、図１１（ｄ）に示すように、平行平
板方式のエッチング装置にてサイドウォールマスク用層
２３のエッチバックを１００ｎｍ行い、サイドウォール
マスク層２３ａを形成する。サイドウォールマスク層２
３ａの形成により、コンタクトホールの径を約２００ｎ
ｍφに狭めることができる。

【００７１】次に、図１１（ｅ）に示すように、ＥＣＲ
タイプのエッチング装置にて第２マスク層２２およびサ
イドウォールマスク層２３ａをマスクにして１００ｎｍ
エッチングを行い、第１マスク層２１を貫通して絶縁膜
２０を露出させる、開口径約２００ｎｍφの第２コンタ
クトホールＣＨ２を開口する。

【００７２】次に、図１２（ｆ）に示すように、マグネ
トロン方式のエッチング装置にて約２００ｎｍφの開口
径を有する第１マスク層２１をマスクにして７００ｎｍ
エッチングを行い、絶縁膜２０を貫通して半導体基板１
０を露出させる第２コンタクトホールＣＨ２を絶縁膜２
０に開口する。窒化シリコンからなる第２マスク層２２
およびサイドウォールマスク層２３ａは絶縁膜２０への
第２コンタクトホールＣＨ２の開口エッチングと同時に
エッチング除去する。このとき、実施例１の場合よりも
第１マスク層２１の肩部の丸みを小さくすることがで
き、第２コンタクトホールＣＨ２の開口径の広がりをさ
らに抑制することができる。

【００７３】次に、図１２（ｇ）に示すように、ポリシ
リコンを減圧ＣＶＤ法により第２コンタクトホールＣＨ
２内を埋め込んで第１マスク層２１上面を全面に、実施
例１の場合よりも薄い１００ｎｍの膜厚で堆積させ、埋
め込み配線層３０を形成する。

【００７４】次に、ＥＣＲタイプのエッチング装置にて
全面に２００ｎｍのエッチバックを行い、第２コンタク
トホールＣＨ２内に埋め込まれ、半導体基板１０に接続
する約２００ｎｍφの径を有する埋め込み配線層３０ａ
を形成し、図９に示す構造の半導体装置を形成する。こ
の後の工程としては、例えば埋め込み配線層３０ａの上
層に上層配線を接続したり、記憶ノード電極を形成して
キャパシタ構造とすることなどができる。

【００７５】上記の絶縁膜２０への第２コンタクトホー
ルＣＨ２の開口工程においては、第１マスク層２１は構
造的に選択比が低いポリシリコンのサイドウォールマス
ク層を有さない構造であるので開口部の肩部の後退が抑
制されており、配線ショートなどを引き起こしにくい。
また、第１マスク層２１を従来方法のマスク層より薄膜
化することが可能で、第２コンタクトホールＣＨ２のア
スペクト比を従来よりも小さくすることができ、エッチ
ストップなどの開口不良を引き起しにくい。これらのこ
とから、エッチング中を通して初期の開口径を保ち、マ
イクロローディング効果やエッチングストップなどのコ
ンタクトホール開口不良のない、配線の信頼性を確保し
た微細なほぼ垂直形状のコンタクトホールを開口するこ
とができる。

【００７６】また、第１マスク層２１の後退が抑制され
ていることから、第２コンタクトホールＣＨ２をポリシ
リコンなどで埋め込んだときの埋め込み配線層３０の膜
厚を従来方法よりも薄膜化してもコンタクトホール上方
部分の凹みを小さくでき、エッチバックしたときのプラ
グロスを小さく抑制することができ、半導体基板に対す
るえぐれなどのコンタクト不良などを引き起こすことな
くコンタクト接合を形成することができる。

【００７７】上記の本実施例の半導体装置の製造方法に
おいては、第２マスク層２２およびサイドウォールマス
ク層２３ａを窒化シリコンにより形成していることか
ら、第２マスク層２２およびサイドウォールマスク層２
３ａを酸化シリコンにより形成した実施例１の場合より
もポリシリコンの第１マスク層２１をエッチングすると
きの選択比を高くとることができる。これは、酸化シリ
コンからなる層をエッチングするとプラズマ中に多くの
酸素が供給され、ポリシリコン層のエッチング選択比を
下げてしまうことを回避できるからである。これによ
り、第２マスク層２２の膜厚を実施例１の場合より薄く
することが可能で、第２マスク層２２およびサイドウォ
ールマスク層２３ａをエッチング除去した後の第１マス
ク層２１の開口部の肩部の丸みをより小さくすることが
できる。このため、コンタクトホールの上方部分におけ
る埋め込み配線層３１の凹みを悪化させないで埋め込み
配線層３０の膜厚を実施例１の場合より薄くすることが
できる。これによりコンタクトホールのアスペクト比を
小さくできるので、マイクロローディング効果やエッチ
ストップの発生をさらに抑制することができる。また、
ポリシリコン層の総堆積膜厚が２００ｎｍ薄いことは、
製造コストおよびスループットの観点からも有利であ
る。

【００７８】以上のように、本実施例によりマスク層の
肩部の後退を抑制し、コンタクトホールの拡大が抑制さ
れており、配線のショートやエッチングストップの生じ
ていない、半導体基板へのえぐれやプラグロスを抑制し
た、配線の信頼性を確保した微細なコンタクトを有する
半導体装置を製造することができる。

【００７９】実施例３ 本実施例の製造方法により製造した半導体装置の断面図
を図１３に示す。半導体基板１０上に、ゲート絶縁膜２
４を介して形成されたポリシリコンの下側ゲート電極３
１ａおよびタングステンシリサイドの上側ゲート電極３
１ｂからなるポリサイドのゲート電極３１、その両側部
に形成された酸化シリコンのＬＤＤサイドウォール絶縁
膜２５ａ、ゲート電極３１の両側部の半導体基板１０中
に形成されたＬＤＤ拡散層１１およびソース・ドレイン
拡散層１２を有するＭＯＳトランジスタが形成されてお
り、その上層を酸化シリコンからなる絶縁膜２０が形成
されている。絶縁膜２０には半導体基板１０のソース・
ドレイン拡散層１２に達するコンタクトホールが開口さ
れており、コンタクトホール内に埋め込み配線層３０ａ
が埋め込まれており、ソース・ドレイン拡散層１２に接
続している。

【００８０】かかる半導体装置は、コンタクトホールの
拡大が抑制されており、配線のショートやエッチングス
トップの生じていない、半導体基板へのえぐれやプラグ
ロスを抑制した、配線の信頼性を確保した微細なコンタ
クトを有する半導体装置である。

【００８１】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図１４（ａ）に示すよ
うに、シリコン半導体基板１０上に、熱拡散炉を用いた
ドライ酸化法によりゲート絶縁膜２４を２０ｎｍの膜厚
で形成した後、ポリシリコンを減圧ＣＶＤ法で１００ｎ
ｍ堆積させて下側ゲート電極用層３１ａを形成し、その
上層にタングステンシリサイドをスパッタ法で１００ｎ
ｍ堆積させて上側ゲート電極用層３１ｂを形成する。次
に、上側ゲート電極用層３１ｂの上層にコーターを用い
てレジスト膜を６００ｎｍの膜厚で塗布し、エキシマス
テッパーにより２００ｎｍの線幅のゲート電極パターン
にパターニングしてレジスト膜Ｒ２を形成する。

【００８２】次に、図１４（ｂ）に示すように、ＥＣＲ
タイプのエッチング装置にてレジスト膜Ｒ２をマスクに
して上側ゲート電極用層３１ｂを１００ｎｍ、下側ゲー
ト電極用層３１ａを１００ｎｍ、それぞれエッチングを
行い、下側ゲート電極３１ａおよび上側ゲート電極３１
ｂからなるポリサイドのゲート電極３１を形成する。次
に、μ波ダウンフロー方式のアッシャーを用いてレジス
ト膜Ｒ２を除去した後、ゲート電極３１をマスクにして
半導体基板１０中にイオン注入を行い、ＬＤＤ拡散層１
１を形成する。次に、酸化シリコンを減圧ＣＶＤ法によ
りゲート電極３１および半導体基板１０を全面に被覆し
て１００ｎｍの膜厚で堆積させ、ＬＤＤサイドウォール
絶縁膜用層２５を形成する。

【００８３】次に、図１４（ｃ）に示すように、平行平
板方式のエッチング装置にて２２０ｎｍの全面エッチバ
ックを行い、ＬＤＤサイドウォール絶縁膜２５ａを形成
する。次に、ＬＤＤサイドウォール絶縁膜２５ａ付きの
ゲート電極３１をマスクにして半導体基板１０中にイオ
ン注入を行い、ソース・ドレイン拡散層１２を形成す
る。以上のように、ゲート絶縁膜２４、ゲート電極３
１、ＬＤＤサイドウォール絶縁膜２５ａ、ＬＤＤ拡散層
１１、ソース・ドレイン拡散層１２を有するＭＯＳトラ
ンジスタを形成する。

【００８４】次に、図１５（ｄ）に示すように、上記で
形成したＭＯＳトランジスタを被覆して酸化シリコンを
常圧ＣＶＤ法により約１０００ｎｍの膜厚で堆積させ、
ＣＭＰ（Chemical Mechanical Polishing ）法により３
００ｎｍ研磨することにより平坦化して膜厚７００ｎｍ
の絶縁膜２０を形成する。次に絶縁膜２０の上層に減圧
ＣＶＤ法によりポリシリコンを１００ｎｍの膜厚で堆積
させ、第１マスク層２１を形成する。次に第１マスク層
２１の上層に減圧ＣＶＤ法により窒化シリコンを２００
ｎｍの膜厚で堆積させ、第２マスク層２２を形成する。

【００８５】次に、図１５（ｅ）に示すように、第２マ
スク層２２の上層にコーターを用いてレジスト膜を６０
０ｎｍの膜厚で塗布し、エキシマステッパーにより４０
０ｎｍφの第１コンタクトホールの開口パターンにパタ
ーニングしてレジスト膜Ｒ１を形成する。次に、マグネ
トロン方式のエッチング装置にてレジスト膜Ｒ１をマス
クにして２００ｎｍエッチングを行い、第１マスク層２
１を露出させる第１コンタクトホールＣＨ１を第２マス
ク層２２に開口する。

【００８６】次に、図１５（ｆ）に示すように、μ波ダ
ウンフロー方式のアッシャーを用いてレジスト膜Ｒ１を
除去した後、窒化シリコンを減圧ＣＶＤ法にて第２マス
ク層２２及び第１コンタクトホールＣＨ１内を全面に被
覆して１００ｎｍの膜厚で堆積させ、サイドウォールマ
スク用層２３を形成し、次に平行平板方式のエッチング
装置にてサイドウォールマスク用層２３のエッチバック
を１００ｎｍ行い、サイドウォールマスク層２３ａを形
成する。サイドウォールマスク層２３ａの形成により、
コンタクトホールの径を約２００ｎｍφに狭めることが
できる。

【００８７】次に、図１６（ｇ）に示すように、ＥＣＲ
タイプのエッチング装置にて第２マスク層２２およびサ
イドウォールマスク層２３ａをマスクにして１００ｎｍ
エッチングを行い、第１マスク層２１を貫通して絶縁膜
２０を露出させる、開口径約２００ｎｍφの第２コンタ
クトホールＣＨ２を開口する。

【００８８】次に、図１６（ｈ）に示すように、マグネ
トロン方式のエッチング装置にて約２００ｎｍφの開口
径を有する第１マスク層２１をマスクにして７００ｎｍ
エッチングを行い、絶縁膜２０を貫通して半導体基板１
０中のソース・ドレイン拡散層１２を露出させる第２コ
ンタクトホールＣＨ２を絶縁膜２０に開口する。窒化シ
リコンからなる第２マスク層２２およびサイドウォール
マスク層２３ａは絶縁膜２０への第２コンタクトホール
ＣＨ２の開口エッチングと同時にエッチング除去する。

【００８９】次に、図１６（ｉ）に示すように、ポリシ
リコンを減圧ＣＶＤ法により第２コンタクトホールＣＨ
２内を埋め込んで第１マスク層２１上面を全面に１００
ｎｍの膜厚で堆積させ、埋め込み配線層３０を形成す
る。

【００９０】次に、ＥＣＲタイプのエッチング装置にて
全面に２００ｎｍのエッチバックを行い、第２コンタク
トホールＣＨ２内に埋め込まれ、半導体基板１０に接続
する約２００ｎｍφの径を有する埋め込み配線層３０ａ
を形成し、図１３に示す構造の半導体装置を形成する。
この後の工程としては、例えば埋め込み配線層３０ａの
上層に上層配線を接続したり、記憶ノード電極を形成し
てキャパシタ構造とすることなどができる。

【００９１】以上の本実施例の半導体装置の製造方法に
よれば、マスク層の肩部の後退を抑制し、コンタクトホ
ールの拡大が抑制されており、配線のショートやエッチ
ングストップの生じていない、半導体基板へのえぐれや
プラグロスを抑制した、配線の信頼性を確保した微細な
コンタクトを有する、ＭＯＳトランジスタ系の半導体装
置を製造することができる。

【００９２】実施例４ 本実施例の製造方法により製造した半導体装置の断面図
を図１７に示す。半導体基板１０上に、ゲート絶縁膜２
４を介して形成されたポリシリコンの下側ゲート電極３
１ａおよびタングステンシリサイドの上側ゲート電極３
１ｂからなるポリサイドのゲート電極３１、その両側部
に形成された酸化シリコンのＬＤＤサイドウォール絶縁
膜２５ａ、ゲート電極３１の両側部の半導体基板１０中
に形成されたＬＤＤ拡散層１１およびソース・ドレイン
拡散層１２を有するＭＯＳトランジスタが形成されてお
り、その上層を酸化シリコンからなる絶縁膜２０が形成
されている。絶縁膜２０には半導体基板１０のソース・
ドレイン拡散層１２に達するコンタクトホールが開口さ
れている。コンタクトホール内に埋め込まれてソース・
ドレイン拡散層１２に接続している埋め込み配線層３０
ａと第１マスク層の一部２１ａからなる記憶ノード電極
ＭＮ、その上層に形成された窒化シリコンからなるキャ
パシタ絶縁膜２６、およびポリシリコンのプレート電極
３２とからキャパシタが形成されている。

【００９３】かかる半導体装置は、コンタクトホールの
拡大が抑制されており、配線のショートやエッチングス
トップの生じていない、半導体基板へのえぐれやプラグ
ロスを抑制した、配線の信頼性を確保した微細な記憶ノ
ードコンタクトを有する半導体装置である。

【００９４】以下に、上記の本実施例の半導体装置の製
造方法について説明する。まず、図１８（ａ）に示すよ
うに、実施例３と同様な方法によりゲート絶縁膜２４、
ゲート電極３１、ＬＤＤサイドウォール絶縁膜２５ａ、
ＬＤＤ拡散層１１、ソース・ドレイン拡散層１２を有す
るＭＯＳトランジスタを形成する。次に、ＭＯＳトラン
ジスタを被覆して酸化シリコンを常圧ＣＶＤ法により約
１０００ｎｍの膜厚で堆積させ、ＣＭＰ（Chemical Mec
hanical Polishing ）法により３００ｎｍ研磨すること
により平坦化して膜厚７００ｎｍの絶縁膜２０を形成す
る。次に絶縁膜２０の上層に減圧ＣＶＤ法によりポリシ
リコンを２００ｎｍの膜厚で堆積させ、第１マスク層２
１を形成する。次に第１マスク層２１の上層に減圧ＣＶ
Ｄ法により窒化シリコンを２００ｎｍの膜厚で堆積さ
せ、第２マスク層２２を形成する。次に、第２マスク層
２２の上層にコーターを用いてレジスト膜を６００ｎｍ
の膜厚で塗布し、エキシマステッパーにより４００ｎｍ
φの第１コンタクトホールの開口パターンにパターニン
グしてレジスト膜Ｒ１を形成する。

【００９５】次に、図１８（ｂ）に示すように、マグネ
トロン方式のエッチング装置にてレジスト膜Ｒ１をマス
クにして２００ｎｍエッチングを行い、第１マスク層２
１を露出させる第１コンタクトホールＣＨ１を第２マス
ク層２２に開口する。次に、μ波ダウンフロー方式のア
ッシャーを用いてレジスト膜Ｒ１を除去した後、窒化シ
リコンを減圧ＣＶＤ法にて第２マスク層２２及び第１コ
ンタクトホールＣＨ１内を全面に被覆して１００ｎｍの
膜厚で堆積させ、サイドウォールマスク用層２３を形成
する。

【００９６】次に、図１８（ｃ）に示すように、平行平
板方式のエッチング装置にてサイドウォールマスク用層
２３のエッチバックを１００ｎｍ行い、サイドウォール
マスク層２３ａを形成する。サイドウォールマスク層２
３ａの形成により、コンタクトホールの径を約２００ｎ
ｍφに狭めることができる。

【００９７】次に、図１９（ｄ）に示すように、ＥＣＲ
タイプのエッチング装置にて第２マスク層２２およびサ
イドウォールマスク層２３ａをマスクにして２００ｎｍ
エッチングを行い、第１マスク層２１を貫通して絶縁膜
２０を露出させる、開口径約２００ｎｍφの第２コンタ
クトホールＣＨ２を開口する。

【００９８】次に、図１９（ｅ）に示すように、マグネ
トロン方式のエッチング装置にて約２００ｎｍφの開口
径を有する第１マスク層２１をマスクにして７００ｎｍ
エッチングを行い、絶縁膜２０を貫通して半導体基板１
０中のソース・ドレイン拡散層１２を露出させる第２コ
ンタクトホールＣＨ２を絶縁膜２０に開口する。窒化シ
リコンからなる第２マスク層２２およびサイドウォール
マスク層２３ａは絶縁膜２０への第２コンタクトホール
ＣＨ２の開口エッチングと同時にエッチング除去する。

【００９９】次に、図１９（ｇ）に示すように、ポリシ
リコンを減圧ＣＶＤ法により第２コンタクトホールＣＨ
２内を埋め込んで第１マスク層２１上面を全面に１００
ｎｍの膜厚で堆積させ、埋め込み配線層３０を形成す
る。

【０１００】次に、図２０（ｈ）に示すように、埋め込
み配線層３０の上層にコーターを用いてレジスト膜を６
００ｎｍの膜厚で塗布し、エキシマステッパーにより約
２００ｎｍφの記憶ノード電極パターンにパターニング
してレジスト膜Ｒ３を形成する。

【０１０１】次に、図２０（ｉ）に示すように、ＥＣＲ
タイプのエッチング装置にてレジスト膜Ｒ３をマスクに
して３００ｎｍエッチングを行い、埋め込み配線層３０
ａおよび第１マスク層の一部２１ａからなる、約２００
ｎｍφの記憶ノード電極ＭＮを形成する。

【０１０２】次に、窒化シリコンを減圧ＣＶＤ法にて記
憶ノード電極ＭＮを被覆して全面に２０ｎｍの膜厚で堆
積させ、キャパシタ絶縁膜２６を形成し、その上層に減
圧ＣＶＤ法によりポリシリコンを２００ｎｍの膜厚で堆
積させ、プレート電極３２を形成し、図１７に示す構造
の半導体装置を形成する。

【０１０３】以上の本実施例の半導体装置の製造方法に
よれば、マスク層の肩部の後退を抑制し、コンタクトホ
ールの拡大が抑制されており、配線のショートやエッチ
ングストップの生じていない、半導体基板へのえぐれや
プラグロスを抑制した、配線の信頼性を確保した微細な
記憶ノードコンタクトを有する、ＭＯＳトランジスタ系
の半導体装置を製造することができる。

【０１０４】第２実施形態 本実施形態の製造方法により製造した半導体装置の断面
図を図２１に示す。半導体基板１０上に図示しないＭＯ
Ｓトランジスタなどの素子が形成されており、その上層
を例えば酸化シリコンからなる絶縁膜２０が形成されて
おり、その上層に例えば窒化シリコンからなる第１マス
ク層２１が形成されている。絶縁膜２０および第１マス
ク層２１には半導体基板１０に達するコンタクトホール
が開口されており、コンタクトホール内に埋め込み配線
層３０ａが埋め込まれており、その上層に形成された上
部電極３３と半導体基板１０を接続している。

【０１０５】かかる半導体装置は、コンタクトホールの
径の拡大が抑制されており、配線のショートやエッチン
グストップの生じていない、半導体基板へのえぐれやプ
ラグロスを抑制した、配線の信頼性を確保した微細なコ
ンタクトを有する半導体装置である。

【０１０６】以下に、上記の本実施形態の半導体装置の
製造方法について説明する。まず、図２２（ａ）に示す
ように、例えばシリコン半導体基板１０上に、図示しな
いトランジスタなどの素子を形成した後、これらの素子
を被覆して例えば酸化シリコンを常圧ＣＶＤ法により堆
積させ、リフローあるいはエッチバックなどにより平坦
化して絶縁膜２０を形成する。次に絶縁膜２０の上層に
例えば減圧ＣＶＤ法により窒化シリコンを約１００ｎｍ
の膜厚で堆積させ、第１マスク層２１を形成する。次に
第１マスク層２１の上層に例えば減圧ＣＶＤ法によりポ
リシリコンを約３００ｎｍの膜厚で堆積させ、第２マス
ク層２２を形成する。次に第２マスク層２２の上層にレ
ジスト膜を塗布し、例えば４００ｎｍφの第１コンタク
トホールの開口パターンにパターニングしてレジスト膜
Ｒ１を形成する。

【０１０７】次に、図２２（ｂ）に示すように、レジス
ト膜Ｒ１をマスクにしてＲＩＥ（反応性イオンエッチン
グ）などのエッチングを行い、第１マスク層２１を露出
させる第１コンタクトホールＣＨ１を第２マスク層２２
に開口する。次に、レジスト膜Ｒ１を除去する。

【０１０８】次に、図２２（ｃ）に示すように、例えば
ポリシリコンを減圧ＣＶＤ法にて第２マスク層２２及び
第１コンタクトホールＣＨ１内を全面に被覆して約１４
０ｎｍの膜厚で堆積させ、サイドウォールマスク用層２
３を形成する。

【０１０９】次に、図２３（ｄ）に示すように、例えば
ＲＩＥなどの異方性エッチングによりサイドウォールマ
スク用層２３のエッチバックを行い、サイドウォールマ
スク層２３ａを形成する。サイドウォールマスク層２３
ａの形成により、コンタクトホールの径を例えば約１２
０ｎｍφに狭めることができる。

【０１１０】次に、図２３（ｅ）に示すように、例えば
ＥＣＲタイプのエッチング装置にて第２マスク層２２お
よびサイドウォールマスク層２３ａをマスクにしてエッ
チングを行い、第１マスク層２１を貫通し、絶縁膜２０
の途中まで開口径約１２０ｎｍφの第２コンタクトホー
ルＣＨ２を開口する。

【０１１１】次に、図２３（ｆ）に示すように、例えば
ＥＣＲタイプのエッチング装置にてエッチングを行い、
第２マスク層２２およびサイドウォールマスク層２３ａ
を除去する。

【０１１２】次に、図２４（ｇ）に示すように、第１マ
スク層２１をマスクにして例えばＥＣＲタイプのエッチ
ング装置にて絶縁膜２０の途中まで開口した約１２０ｎ
ｍφの開口径を有するコンタクトホールＣＨ２をのエッ
チングを続け、絶縁膜２０を貫通して半導体基板１０を
露出させる第２コンタクトホールＣＨ２を絶縁膜２０に
開口する。

【０１１３】次に、図２４（ｈ）に示すように、例えば
ポリシリコンを減圧ＣＶＤ法により第２コンタクトホー
ルＣＨ２内を埋め込んで第１マスク層２１上面を全面に
堆積させ、埋め込み配線層３０を形成する。

【０１１４】次に、図２４（ｉ）に示すように、例えば
ＥＣＲタイプのエッチング装置にて全面にエッチバック
を行い、第２コンタクトホールＣＨ２内に埋め込まれ、
半導体基板１０に接続する、例えば１２０ｎｍφの径を
有する埋め込み配線層３０ａを形成する。

【０１１５】次に、埋め込み配線層３０ａの上層に例え
ばポリシリコンを堆積させ、パターニングして上部電極
３３を形成し、図２１に示す半導体装置を形成すること
ができる。埋め込み配線層は半導体基板１０と上部電極
３３を接続している。この後の工程としては、例えば上
部電極３３の上層にさらに上層配線を接続したり、ある
いは上部配線３３を記憶ノード電極とし、その上層にキ
ャパシタ絶縁膜およびプレート電極を形成してキャパシ
タ構造とすることなどができる。

【０１１６】上記の絶縁膜２０への第２コンタクトホー
ルＣＨ２の開口工程においては、マスク層を２層構造に
してその下側の層に絶縁膜２０に対してエッチング選択
比を有する材料を用い、また、マスクとして構造的に選
択比が低いポリシリコンのサイドウォールマスク層を有
さないことから開口部の径の拡大や肩部の後退が抑制さ
れており、配線ショートなどを引き起こしにくい。ま
た、第１マスク層２１を従来方法のマスク層より薄膜化
することが可能で、第２コンタクトホールＣＨ２のアス
ペクト比を従来よりも小さくすることができ、エッチス
トップなどの開口不良を引き起しにくい。これらのこと
から、エッチング中を通して初期の開口径を保ち、マイ
クロローディング効果やエッチングストップなどのコン
タクトホール開口不良のない、配線の信頼性を確保した
微細なほぼ垂直形状のコンタクトホールを開口すること
ができる。

【０１１７】また、第１マスク層２１の後退が抑制され
ていることから、第２コンタクトホールＣＨ２をポリシ
リコンなどで埋め込んだときの埋め込み配線層３０の膜
厚を従来方法よりも薄膜化してもコンタクトホール上方
部分の凹みを小さくでき、エッチバックしたときのプラ
グロスを小さく抑制することができ、半導体基板に対す
るえぐれなどのコンタクト不良などを引き起こすことな
くコンタクト接合を形成することができる。埋め込み配
線層の上層に上部電極を形成する場合も、プラグロスが
抑制されているので容易に形成することができる。

【０１１８】以上のように、本実施形態によりマスク層
の肩部の後退を抑制し、コンタクトホールの拡大が抑制
されており、配線のショートやエッチングストップの生
じていない、半導体基板へのえぐれやプラグロスを抑制
した、配線の信頼性を確保した微細なコンタクトを有す
る半導体装置を製造することができる。

【０１１９】第３実施形態 本実施形態の製造方法により製造した半導体装置の断面
図を図２５に示す。半導体基板１０上に、ゲート絶縁膜
２４を介して形成されたポリシリコンの下側ゲート電極
３１ａおよびタングステンシリサイドの上側ゲート電極
３１ｂからなるポリサイドのゲート電極３１、その両側
部に形成された酸化シリコンのＬＤＤサイドウォール絶
縁膜２５ａ、ゲート電極３１の両側部の半導体基板１０
中に形成されたＬＤＤ拡散層１１およびソース・ドレイ
ン拡散層１２を有するＭＯＳトランジスタなどの素子が
形成されており、その上層を例えば酸化シリコンからな
る絶縁膜２０が形成されている。絶縁膜２０には半導体
基板１０に達するコンタクトホールが開口されており、
コンタクトホール内に埋め込み配線層３０ａが埋め込ま
れており、半導体基板１０に接続している。

【０１２０】かかる半導体装置は、コンタクトホールの
径の拡大が抑制されており、配線のショートやエッチン
グストップの生じていない、半導体基板へのえぐれやプ
ラグロスを抑制した、配線の信頼性を確保した微細なコ
ンタクトを有する半導体装置である。

【０１２１】以下に、上記の本実施形態の半導体装置の
製造方法について説明する。まず、図２６（ａ）に示す
ように、シリコン半導体基板１０上に、熱酸化法により
ゲート絶縁膜２４を形成した後、例えばポリシリコンを
（反応ガス：SiH₄/H₂/PH₃=0.45slm/10slm/20sccm、圧
力：１０．６ｋＰａ、基板温度６２０℃）の条件の減圧
ＣＶＤ法で約１００ｎｍ堆積させて下側ゲート電極用層
３１ａを形成し、その上層に例えばタングステンシリサ
イドを（反応ガス：SiH₂Cl₂/WF₆=100sccm/3.6sccm 、圧
力：１３３Ｐａ、基板温度５９５℃）の条件の熱ＣＶＤ
法で約１００ｎｍ堆積させて上側ゲート電極用層３１ｂ
を形成する。

【０１２２】次に、上側ゲート電極用層３１ｂの上層に
コーターを用いてレジスト膜を塗布し、エキシマステッ
パーにより約０．３５μｍの線幅のゲート電極パターン
にパターニングしてレジスト膜Ｒ２を形成する。次に、
例えばＥＣＲタイプのエッチング装置にて（反応ガス：
Cl₂/O₂=75sccm/6sccm 、圧力：０．４Ｐａ、μ波出力：
１２００Ｗ（２．４５ＧＨｚ）、ＲＦバイアス：７０〜
５０Ｗ（８００ｋＨｚ）、基板温度２０℃）の条件でレ
ジスト膜Ｒ２をマスクにしてエッチングを行い、下側ゲ
ート電極３１ａおよび上側ゲート電極３１ｂからなるポ
リサイドのゲート電極３１を形成する。

【０１２３】次に、レジスト膜Ｒ２を除去した後、ゲー
ト電極３１をマスクにして半導体基板１０中にイオン注
入を行い、ＬＤＤ拡散層１１を形成する。次に、例えば
酸化シリコンを減圧ＣＶＤ法によりゲート電極３１およ
び半導体基板１０を全面に被覆して堆積させ、アノード
カップル平行平板型のエッチング装置にて（反応ガス：
CHF₃/CF₄/Ar=40sccm/40sccm/800sccm 、圧力：２００Ｐ
ａ、μ波出力：５００Ｗ（２３８０ｋＨｚ）、基板温度
５０℃）の条件でエッチバックを行い、ＬＤＤサイドウ
ォール絶縁膜２５ａを形成する。次に、ＬＤＤサイドウ
ォール絶縁膜２５ａ付きのゲート電極３１をマスクにし
て半導体基板１０中にイオン注入を行い、ソース・ドレ
イン拡散層１２を形成する。以上のように、ゲート絶縁
膜２４、ゲート電極３１、ＬＤＤサイドウォール絶縁膜
２５ａ、ＬＤＤ拡散層１１、ソース・ドレイン拡散層１
２を有するＭＯＳトランジスタを形成する。

【０１２４】次に、図２６（ｂ）に示すように、上記の
ようにして形成したトランジスタなどの素子を被覆して
例えば酸化シリコンを常圧ＣＶＤ法により約６００ｎｍ
の膜厚で堆積させ、リフローあるいはエッチバックなど
により平坦化して絶縁膜２０を形成する。次に、絶縁膜
２０の上層に例えば（反応ガス：SiH₂Cl₂/NH₃=50sccm/5
00sccm、圧力：３５Ｐａ、基板温度７５０℃）の条件の
縦型減圧ＣＶＤ法により窒化シリコンを約３００ｎｍの
膜厚で堆積させ、第１マスク層２１を形成する。

【０１２５】次に、図２６（ｃ）に示すように、第１マ
スク層２１の上層にレジスト膜を塗布し、例えばエキシ
マステッパーにより約０．３μｍφの第１コンタクトホ
ールの開口パターンにパターニングしてレジスト膜を形
成し、例えばＥＣＲタイプのエッチング装置にてエッチ
ングを行い、絶縁膜２０を露出させる第１コンタクトホ
ールＣＨ１を第１マスク層２１に開口する。

【０１２６】次に、図２７（ｄ）に示すように、例えば
（反応ガス：SiH₂Cl₂/NH₃=50sccm/500sccm、圧力：３５
Ｐａ、基板温度７５０℃）の条件の縦型減圧ＣＶＤ法に
より窒化シリコンを第１マスク層２１及び第１コンタク
トホールＣＨ１内を全面に被覆して約１２０ｎｍの膜厚
で堆積させ、サイドウォールマスク用層２３を形成す
る。

【０１２７】次に、図２７（ｅ）に示すように、例えば
ＥＣＲタイプのエッチング装置にてサイドウォールマス
ク用層２３のエッチバックを行い、サイドウォールマス
ク層２３ａを形成する。サイドウォールマスク層２３ａ
の形成により、コンタクトホールの径を例えば約０．１
μｍφに狭めることができる。

【０１２８】次に、図２８（ｆ）に示すように、例えば
ＥＣＲタイプのエッチング装置にて第１マスク層２１お
よびサイドウォールマスク層２３ａをマスクにしてエッ
チングを行い、絶縁膜２０を貫通して半導体基板１０中
のソース・ドレイン拡散層１２を露出させる、開口径約
０．１μｍφの第２コンタクトホールＣＨ２を開口す
る。

【０１２９】次に、図２８（ｇ）に示すように、例えば
（反応ガス：SiH₄/1%PH₃=1000sccm/50sccm、圧力：６５
Ｐａ、基板温度５５０℃）の条件の縦型減圧ＣＶＤ法に
より第２コンタクトホールＣＨ２内を埋め込んで第１マ
スク層２１上面全面にｐ型不純物含有ポリシリコンを約
４００ｎｍ堆積させ、埋め込み配線層３０を形成する。

【０１３０】次に、図２８（ｈ）に示すように、例えば
ＥＣＲタイプのエッチング装置にて全面にエッチバック
を行い、第２コンタクトホールＣＨ２内に埋め込まれ、
半導体基板１０中のソース・ドレイン拡散層１２に接続
する、例えば０．１μｍφの径を有する埋め込み配線層
３０ａを形成する。このとき、埋め込み配線層３０ａ
は、その表面が第１マスク層２１の表面の高さよりも下
方にエッチングされており、ほぼ第１マスク層２１の膜
厚に相当するプラグロスが発生している。

【０１３１】次に、例えばリン酸系のウェットエッチン
グを施し、第１マスク層２１およびサイドウォールマス
ク層２３ａを除去することで図２５に示す構造の半導体
装置を形成する。この後の工程としては、例えば埋め込
み配線層３０ａの上層に上層配線を接続したり、記憶ノ
ード電極を形成してキャパシタ構造とすることなどがで
きる。

【０１３２】上記の本実施形態の半導体装置の製造方法
においては、第１マスク層２１およびサイドウォールマ
スク層２３ａとしてタングステン−タングステンシリサ
イド膜を用いることもできる。この場合、例えば（反応
ガス：SiH₃Cl/WF₆=300sccm/3sccm、圧力：１３３Ｐａ、
基板温度５９５℃）の条件のＣＶＤ法により成膜するこ
とができる。また、埋め込み配線層のエッチバックの後
にタングステン−タングステンシリサイド膜の第１マス
ク層およびサイドウォールマスク層を除去するために
は、例えばH₂O₂系のウェットエッチングを用いることが
できる。

【０１３３】上記の絶縁膜２０への第２コンタクトホー
ルＣＨ２の開口工程においては、マスク層（第１マスク
層およびサイドウォールマスク層）に絶縁膜２０に対し
てエッチング選択比を有する材料を用いたことから開口
部の径の拡大や肩部の後退が抑制されており、耐圧不良
や配線ショートなどを引き起こしにくい。また、第１マ
スク層２１を従来方法のマスク層より薄膜化することが
可能で、第２コンタクトホールＣＨ２のアスペクト比を
従来よりも小さくすることができ、エッチストップなど
の開口不良を引き起しにくい。これらのことから、エッ
チング中を通して初期の開口径を保ち、マイクロローデ
ィング効果やエッチングストップなどのコンタクトホー
ル開口不良のない、配線の信頼性を確保した微細なほぼ
垂直形状のコンタクトホールを開口することができる。

【０１３４】また、埋め込み配線層３０ａの形成後に第
１マスク層を除去することから、発生するプラグロスに
相当する膜厚の第１マスク層を形成しておくことによ
り、プラグロスを抑制することが可能である。さらに、
第１マスク層２１の後退が抑制されていることから、第
２コンタクトホールＣＨ２をポリシリコンなどで埋め込
んだときの埋め込み配線層３０の膜厚を従来方法よりも
薄膜化してもコンタクトホール上方部分の凹みを小さく
でき、エッチバックしたときのプラグロスをさらに抑制
することができる。これにより、安定に接続するコンタ
クト接合を形成することができ、埋め込み配線層の上層
に上部電極を形成する場合も、プラグロスが抑制されて
いるので容易に形成することができる。

【０１３５】以上のように、本実施形態により、プラグ
ロスが抑制され、マスク層の肩部の後退を抑制し、コン
タクトホールの拡大が抑制されており、配線のショート
やエッチングストップの生じていない、半導体基板への
えぐれやプラグロスを抑制した、配線の信頼性を確保し
た微細なコンタクトを有する半導体装置を製造すること
ができる。

【０１３６】本発明は、ＤＲＡＭなどのＭＯＳトランジ
スタの半導体装置や、バイポーラ系の半導体装置、ある
いはＡ／Ｄコンバータなど、コンタクトホールを有する
半導体装置であればなんでも適用できる。装置の微細
化、縮小化が進められた半導体装置に、微細で信頼性の
高いコンタクトによる接合を提供することができる。

【０１３７】本発明は、上記の実施の形態に限定されな
い。例えば、第１マスク層、第２マスク層およびサイド
ウォールマスク層はそれぞれ多層以上の構成としてもよ
い。また、プラズマエッチング法としては、ＥＣＲタイ
プのプラズマエッチングのほか、ＩＣＰタイプや、ヘリ
コン波プラズマエッチングなど、様々な種類のエッチン
グを使用することができる。この他、装置構成、サンプ
ロ構造、エッチング、研磨等のプロセス条件などについ
て、本発明の要旨を逸脱しない範囲で種々の変更を行う
ことができる。また、ＭＯＳトランジスタを有する半導
体装置においては、ゲート電極は単層でも多層でもよ
く、例えばオフセット絶縁膜や薄いシリコン窒化膜をゲ
ート電極上に形成して自己整合的にコンタクトホールを
開口してもよい。ソースドレイン拡散層はＬＤＤ構造な
どの種々の構造を使用できる。その他、本発明の要旨を
逸脱しない範囲で種々の変更を行うことができる。

【０１３８】

【発明の効果】本発明によれば、コンタクトホール内壁
にサイドウォールを形成し、コンタクトホールの開口径
を狭めて開口する方法において、２層のマスク層を使用
し、下側のマスク層について選択比を低下させるサイド
ウォール構造を有さない構造とすることでエッチング中
の開口径の拡大などを抑制し、プラグロスの発生を抑制
し、配線のショートやエッチングストップの生じない、
配線の信頼性を確保した微細なコンタクトを有する半導
体装置の製造方法を提供することができる。

【０１３９】また、本発明によれば、コンタクトホール
内壁にサイドウォールを形成し、コンタクトホールの開
口径を狭めて開口する方法において、マスク層としては
１層でよいが、コンタクトホール内への埋め込み配線層
を形成した後で埋め込み配線層を残しながらマスク層お
よびサイドウォールマスク層を除去することにより、プ
ラグロスの発生を抑制し、配線の信頼性を確保した微細
なコンタクトを有する半導体装置の製造方法を提供する
ことができる。

【図面の簡単な説明】

【図１】図１は本発明の第１実施形態の半導体装置の製
造方法により製造した半導体装置の断面図である。

【図２】図２は本発明の第１実施形態の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は第１コ
ンタクトホール用レジスト膜の形成工程まで、（ｂ）は
第１コンタクトホールの開口工程まで、（ｃ）はサイド
ウォールマスク用層の形成工程までを示す。

【図３】図３は図２の続きの工程を示し、（ｄ）はサイ
ドウォールマスク層の形成工程まで、（ｅ）は第１マス
ク層を貫通する第２コンタクトホールの開口工程までを
示す。

【図４】図４は図３の続きの工程を示し、（ｆ）は絶縁
膜を貫通する第２コンタクトホールの開口工程まで、
（ｇ）は埋め込み配線層の形成工程までを示す。

【図５】図５は本発明の実施例１の半導体装置の製造方
法により製造した半導体装置の断面図である。

【図６】図６は本発明の実施例１の半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は第１コンタ
クトホール用レジスト膜の形成工程まで、（ｂ）は第１
コンタクトホールの開口工程まで、（ｃ）はサイドウォ
ールマスク用層の形成工程までを示す。

【図７】図７は図６の続きの工程を示し、（ｄ）はサイ
ドウォールマスク層の形成工程まで、（ｅ）は第１マス
ク層を貫通する第２コンタクトホールの開口工程までを
示す。

【図８】図８は図７の続きの工程を示し、（ｆ）は絶縁
膜を貫通する第２コンタクトホールの開口工程まで、
（ｇ）は埋め込み配線層の形成工程までを示す。

【図９】図９は本発明の実施例２の製造方法により製造
した半導体装置の断面図である。

【図１０】図１０は本発明の実施例２の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は第１コ
ンタクトホール用レジスト膜の形成工程まで、（ｂ）は
第１コンタクトホールの開口工程まで、（ｃ）はサイド
ウォールマスク用層の形成工程までを示す。

【図１１】図１１は図１０の続きの工程を示し、（ｄ）
はサイドウォールマスク層の形成工程まで、（ｅ）は第
１マスク層を貫通する第２コンタクトホールの開口工程
までを示す。

【図１２】図１２は図１１の続きの工程を示し、（ｆ）
は絶縁膜を貫通する第２コンタクトホールの開口工程ま
で、（ｇ）は埋め込み配線層の形成工程までを示す。

【図１３】図１３は本発明の実施例３の製造方法により
製造した半導体装置の断面図である。

【図１４】図１３は本発明の実施例３の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）はゲート
電極用レジスト膜の形成工程まで、（ｂ）はＬＤＤサイ
ドウォール絶縁膜用層の形成工程まで、（ｃ）はＬＤＤ
サイドウォール絶縁膜の形成工程までを示す。

【図１５】図１５は図１４の続きの工程を示し、（ｄ）
は第２マスク層の形成工程まで、（ｅ）は第１コンタク
トホールの開口工程まで、（ｆ）はサイドウォールマス
ク層の形成工程までを示す。

【図１６】図１６は図１５の続きの工程を示し、（ｇ）
は第１マスク層を貫通する第２コンタクトホールの開口
工程まで、（ｈ）はは絶縁膜を貫通する第２コンタクト
ホールの開口工程まで、（ｉ）は埋め込み配線層の形成
工程までを示す。

【図１７】図１７は本発明の実施例４の製造方法により
製造した半導体装置の断面図である。

【図１８】図１８は本発明の実施例４の半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は第１コ
ンタクトホール用レジスト膜の形成工程まで、（ｂ）は
サイドウォールマスク用層の形成工程まで、（ｃ）はサ
イドウォールマスク層の形成工程までを示す。

【図１９】図１９は図１８の続きの工程を示し、（ｄ）
は第１マスク層を貫通する第２コンタクトホールの開口
工程まで、（ｅ）は絶縁膜を貫通する第２コンタクトホ
ールの開口工程まで、（ｆ）は埋め込み配線層の形成工
程までを示す。

【図２０】図２０は図１９の続きの工程を示し、（ｈ）
は記憶ノード電極用レジスト膜の形成工程まで、（ｉ）
は記憶ノード電極の形成工程までを示す。

【図２１】図２１は本発明の第２実施形態の製造方法に
より製造した半導体装置の断面図である。

【図２２】図２２は本発明の第２実施形態の半導体装置
の製造方法の製造工程を示す断面図であり、（ａ）は第
１コンタクトホール用レジスト膜の形成工程まで、
（ｂ）は第１コンタクトホールの開口工程まで、（ｃ）
はサイドウォールマスク用層の形成工程までを示す。

【図２３】図２３は図２２の続きの工程を示し、（ｄ）
はサイドウォールマスク層の形成工程まで、（ｅ）は第
１マスク層を貫通し、絶縁膜の途中まで達する第２コン
タクトホールの開口工程まで、（ｆ）は第２マスク層お
よびサイドウォールマスク層の除去工程までを示す。

【図２４】図２４は図２３の続きの工程を示し、（ｇ）
は絶縁膜を貫通する第２コンタクトホールの開口工程ま
で、（ｈ）は埋め込み配線層の形成工程まで、（ｉ）は
埋め込み配線層のエッチバック工程までを示す。

【図２５】図２５は本発明の第３実施形態の製造方法に
より製造した半導体装置の断面図である。

【図２６】図２６は本発明の第３実施形態の半導体装置
の製造方法の製造工程を示す断面図であり、（ａ）はト
ランジスタの形成工程まで、（ｂ）は第１マスク層の形
成工程まで、（ｃ）は第１コンタクトホールの開口工程
までを示す。

【図２７】図２７は図２６の続きの工程を示し、（ｄ）
はサイドウォールマスク用層の形成工程まで、（ｅ）は
サイドウォールマスク層の形成工程までを示す。

【図２８】図２８は図２７の続きの工程を示し、（ｆ）
は絶縁膜を貫通する第２コンタクトホールの開口工程ま
で、（ｇ）は埋め込み配線層の形成工程まで、（ｈ）は
埋め込み配線層のエッチバック工程までを示す。

【図２９】図２９は従来例の半導体装置の製造方法によ
り製造した半導体装置の断面図である。

【図３０】図３０は従来の半導体装置の製造方法の製造
工程を示す断面図であり、（ａ）は第１コンタクトホー
ル用レジスト膜の形成工程まで、（ｂ）は第１コンタク
トホールの開口工程まで、（ｃ）はサイドウォールマス
ク用層の形成工程までを示す。

【図３１】図３１は図３０の続きの工程を示し、（ｄ）
はサイドウォールマスク層の形成工程まで、（ｅ）は第
２コンタクトホールの開口工程まで、（ｆ）は埋め込み
配線層の形成工程までを示す。

【図３２】図３２は図３０の続きの工程を示し、（ａ）
はサイドウォールマスク層の形成工程まで、（ｂ）は第
２コンタクトホールの開口におけるエッチストップ発生
までを示す。

【図３３】図３３は図３０の続きの工程を示す要部拡大
図であり、（ａ）はサイドウォールマスク層の形成工程
まで、（ｂ）は第２コンタクトホールの開口工程までを
示す。

【図３４】図３４は図３０の続きの工程を示し、（ａ）
はサイドウォールマスク層の形成工程まで、（ｂ）は第
２コンタクトホールの開口工程までを示す。

【図３５】図３５は図３４の続きの工程を示し、（ｃ）
は埋め込み配線層の形成工程まで、（ｄ）は埋め込み配
線層のエッチバック工程までを示す。

【符号の説明】

１０…半導体基板、１１…ＬＤＤ拡散層、１２…ソース
・ドレイン拡散層、２０…絶縁膜、２１…第１マスク
層、２１ａ…第１マスク層の一部、２２…第２マスク
層、２３…サイドウォールマスク用層、２３ａ…サイド
ウォールマスク層、２４…ゲート絶縁膜、２５…ＬＤＤ
サイドウォール絶縁膜用層、２５ａ…ＬＤＤサイドウォ
ール絶縁膜層、２６…キャパシタ絶縁膜、３０、３０ａ
…埋め込み配線層、３１…ゲート電極、３１ａ…下側ゲ
ート電極、３１ｂ…上側ゲート電極、３２…プレート電
極、３３…上部電極、Ｒ１、Ｒ２、Ｒ３…レジスト膜、
ＣＨ１、ＣＨ２…コンタクトホール、ＭＮ…記憶ノー
ド、ＰＬ…プラグロス、ＥＳ…エッチストップ、ＦＣ…
フロロカーボン層、Ｂ…後退幅、Ｈ…凹み、Ｓ…耐圧低
下部位、Ｘ…基板のえぐれ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜上に第１マスク層を形成する工程と、 前記第１マスク層の上層に第２マスク層を形成する工程
   と、 前記第２マスク層に第１コンタクトホールを開口する工
   程と、 前記第１コンタクトホールの内壁に前記第１コンタクト
   ホールの開口径を狭めるサイドウォールマスク層を形成
   する工程と、 前記第２マスク層および前記サイドウォールマスク層を
   マスクにして前記第１マスク層に前記第１コンタクトホ
   ールと連通する第２コンタクトホールを開口する工程
   と、 前記第２コンタクトホールが開口された第１マスク層を
   マスクにして前記絶縁膜を貫通する第２コンタクトホー
   ルを開口する工程と、 前記連通する第１コンタクトホールおよび第２コンタク
   トホールを導電体で埋め込み、配線層を形成する工程と
   を有する半導体装置の製造方法。
2. 【請求項２】前記第１マスク層に第２コンタクトホール
   を開口する工程が、前記第１マスク層を貫通して前記絶
   縁膜を露出させる工程である請求項１記載の半導体装置
   の製造方法。
3. 【請求項３】前記第１マスク層に第２コンタクトホール
   を開口する工程が、前記第１マスク層を貫通し、前記絶
   縁膜の上方に達する第２コンタクトホールを開口する工
   程である請求項１記載の半導体装置の製造方法。
4. 【請求項４】前記第１マスク層をマスクにして前記絶縁
   膜を貫通する第２コンタクトホールを開口する工程が、
   同時に前記第２マスク層および前記サイドウォールマス
   ク層を除去する工程である請求項１記載の半導体装置の
   製造方法。
5. 【請求項５】前記第１マスク層に第２コンタクトホール
   を開口する工程と、前記第１マスク層をマスクにして前
   記絶縁膜を貫通する第２コンタクトホールを開口する工
   程の間に、前記第２マスク層および前記サイドウォール
   マスク層を除去する工程を有する請求項１記載の半導体
   装置の製造方法。
6. 【請求項６】前記第１マスク層を、前記絶縁膜とエッチ
   ング選択比をとることができる材料で形成する請求項１
   記載の半導体装置の製造方法。
7. 【請求項７】前記第２マスク層およびサイドウォールマ
   スク層を、前記第１マスク層とエッチング選択比をとる
   ことができる材料で形成する請求項１記載の半導体装置
   の製造方法。
8. 【請求項８】前記第１マスク層をポリシリコンで形成
   し、 前記第２マスク層およびサイドウォールマスク層を酸化
   シリコンあるいは窒化シリコンにより形成する請求項７
   記載の半導体装置の製造方法。
9. 【請求項９】前記第１マスク層を窒化シリコンで形成
   し、 前記第２マスク層およびサイドウォールマスク層をポリ
   シリコンあるいは酸化シリコンにより形成する請求項７
   記載の半導体装置の製造方法。
10. 【請求項１０】前記第１コンタクトホールの開口工程お
    よび第２コンタクトホールの開口工程の少なくともいず
    れかの工程が低圧高密度のプラズマエッチングにより開
    口する工程である請求項１記載の半導体装置の製造方
    法。
11. 【請求項１１】前記低圧高密度のプラズマエッチングが
    ＥＣＲタイプ、ＩＣＰタイプ、あるいはヘリコン波プラ
    ズマタイプのいずれかのプラズマエッチングである請求
    項１０記載の半導体装置の製造方法。
12. 【請求項１２】半導体基板上に絶縁膜を形成する工程
    と、 前記絶縁膜上にマスク層を形成する工程と、 前記マスク層に第１コンタクトホールを開口する工程
    と、 前記第１コンタクトホールの内壁に前記第１コンタクト
    ホールの開口径を狭めるサイドウォールマスク層を形成
    する工程と、 前記マスク層および前記サイドウォールマスク層をマス
    クにして前記絶縁膜を貫通する第２コンタクトホールを
    開口する工程と、 前記連通する第１コンタクトホールおよび第２コンタク
    トホールを導電体で埋め込み、配線層を形成する工程
    と、 前記マスク層および前記サイドウォールマスク層を除去
    する工程とを有し、 前記マスク層および前記サイドウォールマスク層を前記
    配線層に対してエッチング選択比を有する材料により形
    成する半導体装置の製造方法。
13. 【請求項１３】前記マスク層および前記サイドウォール
    マスク層を窒化シリコンで形成し、 前記配線層をポリシリコンで形成する請求項１２記載の
    半導体装置の製造方法。
14. 【請求項１４】前記マスク層および前記サイドウォール
    マスク層を、前記絶縁膜とエッチング選択比をとること
    ができる材料で形成する請求項１２記載の半導体装置の
    製造方法。
15. 【請求項１５】前記絶縁膜を酸化シリコンで形成し、 前記マスク層および前記サイドウォールマスク層を窒化
    シリコンで形成し、 前記配線層をポリシリコンで形成する請求項１４記載の
    半導体装置の製造方法。
16. 【請求項１６】前記第１コンタクトホールの開口工程お
    よび第２コンタクトホールの開口工程の少なくともいず
    れかの工程が低圧高密度のプラズマエッチングにより開
    口する工程である請求項１２記載の半導体装置の製造方
    法。
17. 【請求項１７】前記低圧高密度のプラズマエッチングが
    ＥＣＲタイプ、ＩＣＰタイプ、あるいはヘリコン波プラ
    ズマタイプのいずれかのプラズマエッチングである請求
    項１６記載の半導体装置の製造方法。