KR20040002016A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 셀 영역과 주변회로 영역의 게이트 전극 패턴을 하드 마스크 층을 이용하여 동시에 형성한 다음 셀 영역과 주변회로 영역의 게이트 전극을 이를 이용하여 서로 독립적으로 형성함으로써, 게이트 전극 형성을 위한 식각 마진과 게이트 전극 형성을 위한 각 층간의 중첩문제를 해결할 수 있으며, 게이트 전극 측벽 및 게이트 산화막의 손상을 방지할 수 있고, 셀 영역과 주변회로 영역의 게이트 전극 형상을 수직하게 형성할 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 0.18㎛이하의 디자인 룰을 갖는 플래시 메모리 소자의 제조 공정 중 셀 영역과 주변회로 영역의 게이트 전극패턴 형성에 관한 것이다.
플래시 메모리 셀은 DRAM 또는 SRAM과 달리 전하를 저장하는 플로팅 게이트와 이를 제어하는 컨트롤게이트가 유전막으로 분리되어 있다. 또한 셀 영역의 셀들을 동작하기 위한 주변회로 영역에는 두께가 다른 듀얼 옥사이드 게이트(Dual Oxide Gate) 구조를 가진 CMOS구조의 게이트 전극이 형성된다(즉, 고전압 게이트 및 저전압 게이트).
현재, 상술한 바와 같은 셀 영역의 플로팅 및 컨트롤게이트와 주변회로 영역의 게이트전극을 형성하는 방법은 크게 두가지의 방법으로 수행하는 것이 일반적이다.
먼저, 자기정렬 식각(Self Align Etch)공정을 적용하여 게이트 전극들을 형성하는 방법에 관하여 설명하겠다.
일반적으로, 셀 영역에 터널 산화막 및 플로팅 게이트용 제 1 도전막을 증착 후 패터닝한 다음 셀 영역 상부에는 ONO(Oxide/Nitride/Oxide) 구조의 유전막을, 주변회로 영역에는 고전압 및 저전압 게이트용 산화막을 증착한다. 전체 구조 상부에 제 2 도전막, 금속층 및 베리어층을 증착한다. 게이트 전극 형성을 위한 마스크를 이용한 패터닝 공정을 실시하여 셀 영역의 베리어층, 금속층, 제 2 도전막 및 유전막을 패터닝 함으로써, 컨트롤게이트 전극을 형성하고, 주변회로 영역의 베리어층, 금속층, 제 2 도전막 및 게이트용 산화막을 패터닝 함으로써, 고전압 및 저전압용 게이트 전극을 형성한다. 다음으로, 셀 영역을 개방하는 포토레지스트 패턴을 형성한 다음 상술한 베리어층을 식각 마스크로 하는 자기정렬식각 공정을 실시하여 제 1 도전막 및 터널 산화막을 패터닝 함으로써 플로팅 게이트 전극을 형성함으로써 셀 영역에는 플래시 메모리 셀을 형성하고, 주변회로 영역에는 고전압 및 저전압용 게이트 전극을 형성한다.
상술한 바와 같이 자기정렬 식각공정을 적용하여 셀 및 주변회로 영역에 게이트 전극을 형성하는 방법에는 다음과 같은 문제점이 있다.
도 1a 내지 도 1e는 종래의 자기정렬 식각공정을 실시함으로 인해 발생하는 문제점을 나타낸 SEM 사진들이다.
도 1a 및 도 1b를 참조하면, 셀 영역의 컨트롤 게이트전극과 주변회로 영역의 고전압 및 저전압용 게이트 전극 형성을 위한 제 2 도전막 패터닝 공정시 하부 제 1 도전막의 단차로 인하여 제 2 도전막의 일부가 잔존하게 되고, 이를 해결하기 위해 식각 타겟을 증가 시키면 주변회로영역의 저전압용 게이트 산화막이 손상을 입게 되는 문제점이 발생한다.
도 1c를 참조하면, 컨트롤 게이트 전극 형성시 발생한 측벽 부동화 막(Side Wall Passivation Film)이 후속 세정 공정에 의해 제거되게 된다. 이로인해 컨트롤 게이트 전극이 형성된 셀 영역에 자기정렬 식각공정을 실시하여 플로팅 게이트 전극을 형성하게 되면 컨트롤 게이트 전극(즉, 제 2 도전막 및 금속층)의 측벽손상이 발생하게 된다. 상술한 컨트롤 게이트 전극의 측벽손상은 후속 이온주입과정에서 ONO 구조의 유전막의 손상 원인이 되어 소자의 수율과 신뢰성을 하락을 가져오는 문제점이 있다.
도 1d 및 1e를 참조하면, 셀 영역의 컨트롤 게이트 전극과 주변회로 영역의 고전압 및 저전압용 게이트 전극을 동시에 식각하여 형성함으로써, 셀 영역과 주변회로 영역에 형성되는 게이트 전극의 형상이 서로 다르게 나타난다. 즉, 식각 공정시 셀 영역과 주변회로 영역의 패턴 밀도차에 의한 식각속도 차에 기인한 로딩현상에 의해 셀 영역의 컨트롤 게이트 전극들은 수직한 형상을 갖는 반면 주변회로 영역의 게이트 전극들은 경사진 형상을 갖게 된다. 또한 주변회로 영역의 게이트 전극들을 수직한 형상을 갖도록 형성하게 되면, 셀 영역의 컨트롤 게이트 전극들은 경사진 형상을 갖게 된다. 상술한 바와 같이 경사진 형상의 게이트 전극에 의해 후속 메탈 콘택공정을 수행하게 되면 콘택과 게이트가 서로 단락되게 되는 문제점이 발생한다.
상술한 셀 영역의 컨트롤게이트 전극과 주변회로 영역의 고전압 및 저전압 게이트 전극을 동시에 식각하는 자기정렬 식각공정을 적용하지 않고 셀 영역과 주변회로 영역의 게이트 전극을 각각 패터닝 하는 방법에 관하여 설명하겠다.
상술한 방법에 의해 셀 영역 상부에는 터널 산화막, 제 1 도전막, 유전막, 제 2 도전막, 금속층 및 베리어층이 형성되고, 주변회로 영역에는 고전압 및 저전압용 산화막, 제 2 도전막, 금속층 및 베리어층이 형성된다. 셀 영역을 개방하는제 1 포토레지스트 패턴을 형성한 다음, 셀 영역의 게이트 전극을 형성하기 위한 제 2 포토레지스트 패턴을 형성한다. 제 2 포토레지스트 패턴을 이용한 패터닝 공정을 실시하여 셀 영역에 컨트롤 게이트 및 플로팅 게이트로 형성된 게이트 전극을 형성한다. 제 1 및 제 2 포토레지스트 패턴을 제거한 다음 주변회로 영역을 개방하는 제 3 포토레지스트 패턴을 형성한다. 주변회로 영역의 게이트 전극 형성을 위한 제 4 포토레지스트 패턴을 형성한 다음 이를 이용한 패터닝 공정을 실시하여 주변회로 영역에 고전압 및 저전압용 게이트 전극을 형성한다.
상술한 바와 같이 셀 영역 및 주변회로 영역의 게이트전극을 분리하여 형성 할 경우 셀 영역의 플로팅 게이트 단차에 의한 도전막의 잔류 및 게이트 측벽 손상 과 주변회로 영역의 게이트 산화막의 손상을 어느 정도 방지 할 수 있다. 또한 셀 영역과 주변회로영역의 게이트 전극 형상 차이는 어느 정도 해결되지만, 셀 영역의 게이트 전극과 메탈콘택 간의 중첩(Overlay)문제와 셀 영역과 주변회로 영여긔 게이트 간의 전기적 연결이 문제가 된다. 그리고, 소자의 사이즈가 작아짐에 따라 포토레지스트의 오버레이 문제로 인한 셀 영역과 주변회로 영역의 게이트 전극을 독립적으로 패터닝 하는 방법에는 한계가 있고, 중요한 게이트 마스크 공정을 두 번 진행하기 때문에 생산성이 떨어지는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 영역과 주변회로 영역의 게이트 패턴은 동시에 형성하고, 식각은 서로 독립적으로 형성함으로써, 상술한 문제점을 해결할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1e는 종래의 자기정렬 식각공정을 실시함으로 인해 발생하는 문제점을 나타낸 SEM 사진들이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판12 : 소자 분리막
14 : 터널 산화막16, 24 : 도전막
17 : 플로팅 게이트18 : 유전막
20, 22 : 게이트 산화막26 : 금속층
28 : 하드 마스크 층29 : 게이트 전극용 하드마스크 패턴
32, 34 : 포토레지스트 패턴
36, 38, 40 : 게이트 전극
상기의 기술적 과제를 달성하기 위한 본 발명은 셀 영역과 주변회로 영역으로 구분된 반도체 기판 상부에 터널 산화막 및 제 1 도전막을 순차적으로 증착한 다음 패터닝 공정을 실시하여 상기 셀 영역에 플로팅 게이트 전극을 형성 하는 단계와, 상기 셀 영역에 유전막을 형성하고, 상기 주변회로 영역에는 주변회로용 게이트 산화막을 형성하는 단계와, 전체 구조 상부에 제 2 도전막, 금속층 및 하드 마스크 층을 순차적으로 형성하는 단계와, 상기 하드 마스크 층을 패터닝 하여 상기 셀 영역과 상기 주변회로 영역에 각각 셀 게이트 전극패턴과 주변회로용 게이트 전극용 하드마스크 패턴을 형성하는 단계와, 상기 셀 영역의 상기 셀 게이트 전극용 하드마스크 패턴을 이용한 식각공정을 실시하여 금속층, 제 2 도전막, 유전막 및 제 1 도전막을 제거하여 셀 게이트 전극을 형성하는 단계 및 상기 주변회로 영역의 상기 주변회로용 게이트 전극용 하드마스크 패턴을 이용한 식각공정을 실시하여 금속층, 제 2 도전막을 제거하여 주변회로용 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀 영역(A)과 주변회로 영역(B)이 정의된 반도체 기판(10)에 소자 분리 공정을 실시하여 소자 분리막(12)을 형성한다. 이때, 셀 영역(A)과 주변회로 영역(B)의 경계부근에 두꺼운 산화막으로 식각 정지 베리어층(미도시)을 형성한다.
전체 구조 상부에 터널 산화막(14)과 플로팅 게이트용 제 1 도전막(16)을 증착한다. 셀 영역(A)의 제 1 도전막(16) 및 터널 산화막(14)을 패터닝 하여 플로팅 게이트 전극(17)을 형성한다. 이때 주변회로 영역(B)의 제 1 도전막(14)과 터널 산화막(16)을 제거한다.
셀 영역(A)에는 ONO(Oxide/Nitride/Oxide) 구조의 유전막(18)을 형성하고 주변회로 영역에는 고전압용 제 1 게이트 산화막(20)과 저전압용 제 2 게이트 산화막(22)과 같이 셀 영역(A)의 구동을 위한 주변회로소자용 게이트 산화막(20, 22)을 형성한다. 셀 영역(A)과 주변회로 영역(B)을 포함하는 전체 구조 상부에 제 2 도전막(24), 금속층(26) 및 하드 마스크 층(28)을 증착한다.
구체적으로, 제 1 및 제 2 전도막(16 및 24)으로는 도프드 폴리 실리콘(Doped Poly Si), 언도프드 폴리 실리콘(Undoped Poly Si), 도프드 비정질 실리콘(Doped Amorphous Si), 언도프트 비정질 실리콘(Undoped Amorphous Si) 중적어도 어느하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드(Implanted) 실리콘을 이용하여 형성한다. 또는 제 2 전도막(24)으로 금속층을 증착하여 형성한다. 유전막(18)은 140 내지 180Å의 두께로 형성하고, 고전압용 제 1 게이트 산화막(20)은 120 내지 160Å의 두께로 형성하며, 저전압용 제 2 게이트 산화막(22)은 40 내지 80Å의 두께로 형성한다. 금속층(26)은 WSix, TiSix 및 CoSix 계열의 실리사이드(Silicide) 또는 WN/W 및 WN/Ti 계열의 금속을 사용한다. 하드 마스크 층(28)으로는 산화막, ARC-옥시나이트라이드(ARC-Oxynitride) 및 질화막 중 적어도 어느 하나를 사용하여 반사 방지막 역할을 수행하도록 한다.
도 2b를 참조하면, 전체 구조 상부에 감광막을 회전 도포방식을 이용하여 도포한 다음 게이트 전극 형성을 위한 마스크를 이용한 노광과 현상공정을 실시하여 제 1 감광막 패턴(미도시)을 형성한다. 제 1 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 셀 영역(A)과 주변회로 영역(B)의 하드 마스크 층(28)만을 식각하여 게이트 전극용 하드마스크 패턴(29)을 형성한다. 구체적으로, 하드 마스크 층(28)의 식각은 ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), RIE(Reactive Ion Etching) 타입의 고밀도 플라즈마 에처(High Density Plasma Etcher)를 사용하여 식각한다. 이로써 감광막을 통한 게이트 전극 형성을 위한 패턴이 셀 영역(A)과 주변회로 영역(B)에 동시에 형성됨으로 인해 층간의 중첩문제를 해결할 수 있고, 셀 영역(A)과 주변회로 영역(B)의 전기적 연결을 게이트 라인을 통하여 형성할 수 있다. 또한, 하드 마스크 층(28)을 식각 마스크로 사용함으로써, 셀 영역(A)과 주변회로 영역(B)의 게이트 전극을 감광막 마스크를사용하지 않고도 독립적으로 형성할 수 있다.
도 2c를 참조하면, 제 1 감광막 패턴을 스트립(Strip)한 다음 웨이퍼 크리닝(Wafer Cleaning)을 실시한다. 다음으로, 전체 구조 상부에 감광막을 이용하여 셀 영역(A)을 개방하는 제 2 감광막 패턴(32)을 형성한다. 상기 제 2 감광막 패턴(32)에 의해 개방된 셀 영역(A)의 게이트 전극용 하드마스크 패턴(29)을 식각마스크로 하는 식각공정을 실시한다.
도 2d를 참조하면, 게이트 전극용 하드마스크 패턴(29)을 식각 마스크로 하는 식각공정을 실시하여 셀 영역(A)에 게이트 전극(36)을 형성한다. 구체적으로,금속층(26) 또는 도전막 상부에 생성되는 자연산화막은 브레이크 쓰루 스텝을 실시하여 제거하고, 금속층(26)은 주식각과 과도식각을 실시하여 제거하고, 제 2 전도막(24)은 주식각과 과도식각을 실시하여 제거하며, 유전막(18)은 브레이크 쓰루 스텝을 이용하여 제거하며, 제 1 전도막(16)은 주식각과 과도식각을 실시하여 제거한다.셀 영역(A)의 게이트 전극(36) 형성을 위한 식각은 ICP, ECR, RIE 타입의 고밀도 플라즈마 에처를 사용하여 식각한다. 이때 상기 제 2 감광막 패턴(32)에 의해 주변회로 영역(B)은 식각으로부터 보호를 받는다.
다음으로, 제 2 감광막 패턴(32)을 스트립한 다음 웨이퍼 크리닝을 실시한다. 전체 구조 상부에 감광막을 이용하여 주변회로 영역(B)을 개방하는 제 3 감광막 패턴(34)을 형성한다. 상기 제 3 감광막 패턴(34)에 의해 개방된 셀 영역(A)의 게이트 전극용 하드마스크 패턴(29)을 식각마스크로 하는 식각공정을 실시한다.
도 2e를 참조하면, 게이트 전극용 하드마스크 패턴(29)을 식각마스크로 하는식각공정을 실시하여 주변회로 영역(B)에 고전압용 게이트 전극(38) 및 저전압용 게이트 전극(40)을 포함하는 주변회로용 게이트 전극을 형성한다. 구체적으로, 브레이크 쓰루 스텝을 적용하여 자연산화막을 제거한다음, 금속층(26)은 주식각과 과도 식각을 실시하여 제거하고, 제 2 전도막(24) 또한 주 식각과 과도식각을 실시하여 제거한다. 주변회로 영역(B)의 고전압용 게이트 전극(38) 및 저전압용 게이트 전극(40) 형성을 위한 식각은 ICP, ECR, RIE 타입의 고밀도 플라즈마 에처를 사용하여 식각한다. 이때 상기 제 3 감광막 패턴(34)에 의해 셀 영역(A)은 식각으로부터 보호를 받는다.
또한, 제 2 감광막 패턴(32)과 제 3 감광막 패턴(34) 경계 부근에 60 내지 200Å의 간격(도 2c의 R과 도 2d의 L참조)을 둠으로써, 셀 영역(A)과 주변회로 영역(B)의 경계부근에 게이트막이 잔류되지 않도록 한다. 이로 인해, 제 2 감광막 패턴(32)과 제 3 감광막 패턴(34) 마스크의 간격부분은 두 번의 게이트 식각이 이루어짐으로 인해 두꺼운 산화막으로 식각 정지 베리어층을 형성한다.
상술한 바와 같이, 본 발명은 셀 영역과 주변회로 영역에 형성될 게이트 마스크 패턴을 동시에 형성한 다음 이를 이용한 식각을 셀 영역과 주변회로 영역 각각 독립적으로 실시함으로써 게이트 전극을 이루고 있는 각 층간의 중첩 문제를 해결할 수 있고, 셀 영역과 주변회로 영역의 전기적 연결을 게이트 라인을 통하여 형성할 수 있다.
또한, 셀 영역과 주변회로 영역의 게이트 전극의 패턴 밀도차를 고려하지 않음으로써, 게이트 식각 공정의 마진을 증대할 수 있고, 또한 주변회로 영역의 게이트 산화막의 손상을 방지할 수 있다.
또한, 셀 게이트 식각시 식각정치층이 되는 유전막의 두께가 두꺼워 식각타겟을 충분히 주어도 손상이 발생하지 않고, 이로인해 셀 영역의 플로팅 게이트 단차부에 존재하는 전도막의 잔류를 제거할 수 있다.
또한, 셀 영역과 주변회로 영역의 게이트 전극을 독립적으로 형성함으로써, 게이트 전극의 형상을 독립적으로 조절 가능하고, 이로써, 셀 영역과 주변회로 영역의 게이트 전극 형상을 모두 수직적인 형상으로 형성할 수 있다.
또한, 셀 영역의 플로팅 게이트 형성을 위한 자기정렬 식각공정을 실시하지 않음으로써 게이트 측벽 손상을 방지할 수 있다.
Claims (8)
- 셀 영역과 주변회로 영역으로 구분된 반도체 기판 상부에 터널 산화막 및 제 1 도전막을 순차적으로 증착한 다음 패터닝 공정을 실시하여 상기 셀 영역에 플로팅 게이트 전극을 형성 하는 단계;상기 셀 영역에 유전막을 형성하고, 상기 주변회로 영역에는 주변회로용 게이트 산화막을 형성하는 단계;전체 구조 상부에 제 2 도전막, 금속층 및 하드 마스크 층을 순차적으로 형성하는 단계;상기 하드 마스크 층을 패터닝 하여 상기 셀 영역과 상기 주변회로 영역에 각각 셀 게이트 전극패턴과 주변회로용 게이트 전극용 하드마스크 패턴을 형성하는 단계;상기 셀 영역의 상기 셀 게이트 전극용 하드마스크 패턴을 이용한 식각공정을 실시하여 금속층, 제 2 도전막, 유전막 및 제 1 도전막을 제거하여 셀 게이트 전극을 형성하는 단계; 및상기 주변회로 영역의 상기 주변회로용 게이트 전극용 하드마스크 패턴을 이용한 식각공정을 실시하여 금속층, 제 2 도전막을 제거하여 주변회로용 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,하드 마스크 층으로는 산화막, ARC-옥시나이트라이드 및 질화막 중 적어도 어느 하나를 사용하여 반사 방지막 역할을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드 마스크 층은 ICP, ECR, RIE 타입의 플라즈마 소스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 상기 게이트 전극용 하드마스크 패턴을 이용한 식각공정과 상기 주변회로 영역의 상기 게이트 전극용 하드마스크 패턴을 이용한 식각공정시 각기 상기 셀 영역 오픈 마스크와 상기 주변회로 영역 오픈 마스크를 형성하되 상기 셀 영역 오픈 마스크와 상기 주변회로 영역 오픈 마스크 경계면에 60 내지 200Å의 간격을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 셀 영역의 상기 셀 게이트 전극용 하드마스크 패턴을 이용한 식각공정은,금속층 상부에 생성되는 자연산화막은 브레이크 쓰루 스텝을 실시하여 제거하는 단계;금속층은 주식각과 과도식각을 실시하여 제거하는 단계;제 2 전도막은 주식각과 과도식각을 실시하여 제거하는 단계;유전막은 브레이크 쓰루 스텝을 이용하여 제거하는 단계; 및제 1 전도막은 주식각과 과도식각을 실시하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 주변회로 영역의 상기 주변회로용 게이트 전극용 하드마스크 패턴을 이용한 식각공정은,금속층 상부에 생성되는 자연산화막은 브레이크 쓰루 스텝을 실시하여 제거하는 단계;금속층은 주식각과 과도식각을 실시하여 제거하는 단계; 및제 2 전도막은 주식각과 과도식각을 실시하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 도전막은 도프드 폴리 실리콘, 언도프드 폴리 실리콘, 도프드 비정질 실리콘, 언도프트 비정질 실리콘 중 적어도 어느하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드 실리콘을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,금속층은 WSix, TiSix 및 CoSix 계열의 실리사이드 또는 WN/W 및 WN/Ti 계열의 금속을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713914B1 (ko) * | 2005-09-30 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100796505B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 플래시 기억 소자의 형성 방법 |
-
2002
- 2002-06-29 KR KR1020020037353A patent/KR20040002016A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713914B1 (ko) * | 2005-09-30 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100796505B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 플래시 기억 소자의 형성 방법 |
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