JPH05291211A - 半導体装置のコンタクトホールエッチング方法 - Google Patents
半導体装置のコンタクトホールエッチング方法Info
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- JPH05291211A JPH05291211A JP9405492A JP9405492A JPH05291211A JP H05291211 A JPH05291211 A JP H05291211A JP 9405492 A JP9405492 A JP 9405492A JP 9405492 A JP9405492 A JP 9405492A JP H05291211 A JPH05291211 A JP H05291211A
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Abstract
(57)【要約】
【目的】 半導体装置のコンタクトホールエッチング方
法において、導電膜との選択比を維持し、寸法変換差を
最小限に抑制しながら、コンタクトホールの底面積を十
分に得る。 【構成】 所定の径のポジレジスト５を形成し、サイド
エッチングが生じる高圧力のプラズマ生成条件下におい
てコンタクトホール径をマスクパターン径よりも大きく
エッチングする第１のエッチング工程〔図１（ｂ）〕
と、変換差が生じ難い低圧力でかつ堆積が生じ易いよう
なガス流量比を増加させた放電条件でエッチングする第
２のエッチング工程〔図１（ｃ）〕とを施す。
法において、導電膜との選択比を維持し、寸法変換差を
最小限に抑制しながら、コンタクトホールの底面積を十
分に得る。 【構成】 所定の径のポジレジスト５を形成し、サイド
エッチングが生じる高圧力のプラズマ生成条件下におい
てコンタクトホール径をマスクパターン径よりも大きく
エッチングする第１のエッチング工程〔図１（ｂ）〕
と、変換差が生じ難い低圧力でかつ堆積が生じ易いよう
なガス流量比を増加させた放電条件でエッチングする第
２のエッチング工程〔図１（ｃ）〕とを施す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のコンタク
トホールエッチング方法に係り、特に、半導体記憶装置
製造工程における配線層を接続するためのコンタクトホ
ールの形成方法に関するものである。
トホールエッチング方法に係り、特に、半導体記憶装置
製造工程における配線層を接続するためのコンタクトホ
ールの形成方法に関するものである。
【０００２】
【従来の技術】従来、半導体デバイス、特にＤＲＡＭに
代表されるＶＬＳＩでは、世代ごとの横方向の縮小率に
対して、膜厚方向の縮小率が小さいため、コンタクトホ
ールの孔径に対する深さの比率（アスペクト比）は、ま
すます大きくなる傾向にある。また、セル構造について
も、容量を増すためにスタックト型などの３次元的な構
造になることや、ワード線やビット線がオーバーラップ
することにより、段差が発生し、膜が一層厚くなってし
まう部分がでてきている。特に周辺アレイ部でのワード
線とビット線がオーバーラップするところでは、膜のフ
ロー形状によっては孔径０．６μｍで深さが２．０μｍ
〜２．２μｍにもなり、アスペクト比は３以上にもなっ
てしまう場合がある。
代表されるＶＬＳＩでは、世代ごとの横方向の縮小率に
対して、膜厚方向の縮小率が小さいため、コンタクトホ
ールの孔径に対する深さの比率（アスペクト比）は、ま
すます大きくなる傾向にある。また、セル構造について
も、容量を増すためにスタックト型などの３次元的な構
造になることや、ワード線やビット線がオーバーラップ
することにより、段差が発生し、膜が一層厚くなってし
まう部分がでてきている。特に周辺アレイ部でのワード
線とビット線がオーバーラップするところでは、膜のフ
ロー形状によっては孔径０．６μｍで深さが２．０μｍ
〜２．２μｍにもなり、アスペクト比は３以上にもなっ
てしまう場合がある。
【０００３】このような孔径が小さく、深いコンタクト
ホールを開孔する場合、従来のドライエッチング方法と
しては、例えば、平行平板型の放電方式のプラズマ処理
装置を用い、１．０Ｔｏｒｒ以下の低圧力のプラズマ
生成条件下で、イオンの入射方向をエッチングされる膜
表面に対して垂直に揃えるようにして、かつ、深いとこ
ろまでスムーズにイオンが入射されるようにしたエッチ
ング方法や、１．０Ｔｏｒｒ以上の高圧力のプラズマ
生成条件下で、深さの異なるホールを同時に開孔する場
合に懸念される、酸化シリコン系絶縁膜と導電膜との選
択比を十分にとりながらエッチングする方法がとられて
きた。ここで、上記、はいずれもワンステップのエ
ッチング方法がとられてきた。
ホールを開孔する場合、従来のドライエッチング方法と
しては、例えば、平行平板型の放電方式のプラズマ処理
装置を用い、１．０Ｔｏｒｒ以下の低圧力のプラズマ
生成条件下で、イオンの入射方向をエッチングされる膜
表面に対して垂直に揃えるようにして、かつ、深いとこ
ろまでスムーズにイオンが入射されるようにしたエッチ
ング方法や、１．０Ｔｏｒｒ以上の高圧力のプラズマ
生成条件下で、深さの異なるホールを同時に開孔する場
合に懸念される、酸化シリコン系絶縁膜と導電膜との選
択比を十分にとりながらエッチングする方法がとられて
きた。ここで、上記、はいずれもワンステップのエ
ッチング方法がとられてきた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来ののプラズマ生成条件でエッチングすると、図
２に示すように、シリコン基板１上の酸化シリコン系絶
縁膜２の側壁面にかなりテーパーがつき、２．０μｍも
の深さになると、ポジレジスト５からなるマスクのパタ
ーン径（０．６μｍ）に対し、シリコン基板１上でのボ
トム径（０．３μｍ）が半分以下になり、コンタクト面
積が十分得られずコンタクト抵抗が増大してしまった
り、深さの異なるホールを同時に開孔する場合に、導電
膜上で選択比が十分得られず、２．０μｍの深いホール
が開孔する前に導電膜が貫通してしまうという問題点が
あった。なお、３はワード線（下層３ａはｎ+ ポリシリ
コン、上層３ｂはタングステンシリサイド）、４はビッ
ト線（下層４ａはｎ+ ポリシリコン、上層４ｂはタング
ステンシリサイド）である。
た従来ののプラズマ生成条件でエッチングすると、図
２に示すように、シリコン基板１上の酸化シリコン系絶
縁膜２の側壁面にかなりテーパーがつき、２．０μｍも
の深さになると、ポジレジスト５からなるマスクのパタ
ーン径（０．６μｍ）に対し、シリコン基板１上でのボ
トム径（０．３μｍ）が半分以下になり、コンタクト面
積が十分得られずコンタクト抵抗が増大してしまった
り、深さの異なるホールを同時に開孔する場合に、導電
膜上で選択比が十分得られず、２．０μｍの深いホール
が開孔する前に導電膜が貫通してしまうという問題点が
あった。なお、３はワード線（下層３ａはｎ+ ポリシリ
コン、上層３ｂはタングステンシリサイド）、４はビッ
ト線（下層４ａはｎ+ ポリシリコン、上層４ｂはタング
ステンシリサイド）である。
【０００５】また、上記した従来ののようなプラズマ
生成条件下でエッチングすると、図３に示すように、シ
リコン基板１上の酸化シリコン系絶縁膜２のホール側壁
が弓型に膨らみ、マスクのパターン径に対して寸法変換
差が生じてしまう。そして、このように接近したビット
線４の間にホールを開孔する場合、ホトリソグラフィー
工程において、露光時に導電膜（ビット線）からの光の
反射により、左右にパターンがずれてしまう（この図の
場合は右側にずれている。）と側壁のボーイングによ
り、ホールがワード線３とビット線４に接触するという
問題点があった。
生成条件下でエッチングすると、図３に示すように、シ
リコン基板１上の酸化シリコン系絶縁膜２のホール側壁
が弓型に膨らみ、マスクのパターン径に対して寸法変換
差が生じてしまう。そして、このように接近したビット
線４の間にホールを開孔する場合、ホトリソグラフィー
工程において、露光時に導電膜（ビット線）からの光の
反射により、左右にパターンがずれてしまう（この図の
場合は右側にずれている。）と側壁のボーイングによ
り、ホールがワード線３とビット線４に接触するという
問題点があった。
【０００６】上記した問題点はいずれもデバイスの動作
不良の原因となっている。本発明は、以上述べたコンタ
クトホール底面積の減少によるコンタクト抵抗の増大
や、寸法変換差によるワード線とビット線のショート
や、導電膜との低選択比による導電膜の貫通等によりデ
バイスの動作不良が生じるといった問題点を除去するた
め、導電膜と選択比を維持し、寸法変換差を最小限に抑
制しながら、コンタクトホールの底面積を十分に得る半
導体装置のコンタクトホールエッチング方法を提供する
ことを目的とする。
不良の原因となっている。本発明は、以上述べたコンタ
クトホール底面積の減少によるコンタクト抵抗の増大
や、寸法変換差によるワード線とビット線のショート
や、導電膜との低選択比による導電膜の貫通等によりデ
バイスの動作不良が生じるといった問題点を除去するた
め、導電膜と選択比を維持し、寸法変換差を最小限に抑
制しながら、コンタクトホールの底面積を十分に得る半
導体装置のコンタクトホールエッチング方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体装置のコンタクトホールエッチン
グ方法において、所定の径のマスクパターンを形成する
工程と、サイドエッチングが生じる高圧力のプラズマ生
成条件下においてコンタクトホール径をマスクパターン
径よりも大きくエッチングする第１のエッチング工程
と、変換差が生じ難い低圧力でかつ堆積が生じ易いよう
なガス流量比を増加させた放電条件でエッチングする第
２のエッチング工程とを施すようにしたものである。
成するために、半導体装置のコンタクトホールエッチン
グ方法において、所定の径のマスクパターンを形成する
工程と、サイドエッチングが生じる高圧力のプラズマ生
成条件下においてコンタクトホール径をマスクパターン
径よりも大きくエッチングする第１のエッチング工程
と、変換差が生じ難い低圧力でかつ堆積が生じ易いよう
なガス流量比を増加させた放電条件でエッチングする第
２のエッチング工程とを施すようにしたものである。
【０００８】
【作用】本発明によれば、特に、半導体記憶装置の製造
プロセスにおける高アスペクト比のコンタクトホールを
開孔、あるいはこれと同時に下地に導電膜のある浅いコ
ンタクトホールを開孔するドライエッチング工程におい
て、エッチングの処理を２つの工程に分け、まず最初の
工程で高圧力のプラズマ生成条件下で、ホールの上部を
マスクのパターンより、やや大きめにビット線に接触し
ない程度にエッチングし、次の工程で低圧力、かつ導電
膜上で堆積（デポジション）の起こるようなプラズマ生
成条件でエッチングしても、ホールの側壁にテーパーが
つかないようにしている。
プロセスにおける高アスペクト比のコンタクトホールを
開孔、あるいはこれと同時に下地に導電膜のある浅いコ
ンタクトホールを開孔するドライエッチング工程におい
て、エッチングの処理を２つの工程に分け、まず最初の
工程で高圧力のプラズマ生成条件下で、ホールの上部を
マスクのパターンより、やや大きめにビット線に接触し
ない程度にエッチングし、次の工程で低圧力、かつ導電
膜上で堆積（デポジション）の起こるようなプラズマ生
成条件でエッチングしても、ホールの側壁にテーパーが
つかないようにしている。
【０００９】また、最初の工程での高圧力条件と次の工
程での導電膜上で堆積の起こるような条件により、深い
ホールが完全に開孔する前に、導電膜が貫通しないよう
にしている。
程での導電膜上で堆積の起こるような条件により、深い
ホールが完全に開孔する前に、導電膜が貫通しないよう
にしている。
【００１０】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置のコンタクトホールエッチング工程断面図であ
る。まず、図１（ａ）に示すように、通常のホトリソグ
ラフィー工程（レジスト塗布、露光、現像）により、シ
リコン基板１上に酸化シリコン系絶縁膜２が形成され、
その上にポジレジスト５からなるマスクのパターン径
（ｗ1 は０．６μｍ）を形成する。
がら詳細に説明する。図１は本発明の実施例を示す半導
体装置のコンタクトホールエッチング工程断面図であ
る。まず、図１（ａ）に示すように、通常のホトリソグ
ラフィー工程（レジスト塗布、露光、現像）により、シ
リコン基板１上に酸化シリコン系絶縁膜２が形成され、
その上にポジレジスト５からなるマスクのパターン径
（ｗ1 は０．６μｍ）を形成する。
【００１１】次に、図１（ｂ）に示すように、通常のド
ライエッチングを、まず最初のエッチング工程として、
例えば、平行平板型の放電方式のプラズマ処理装置を用
い、圧力１．７Ｔｏｒｒ、ガス流量比Ａｒ／ＣＨＦ3 ／
ＣＦ4 は８００／６０／６０（ＳＣＣＭ）、高周波電力
９００Ｗのプラズマ生成条件下で約１分間エッチングす
ると、ｗ2 約１．０μｍの間隔のビット線４（下層４ａ
はｎ+ ポリシリコン、上層４ｂはタングステンシリサイ
ド）の間に孔径ｗ4 約０．７μｍ、深さ約ｄ1１．０μ
ｍでホール底面の水平な第１段目のコンタクトホール６
を形成することができる。
ライエッチングを、まず最初のエッチング工程として、
例えば、平行平板型の放電方式のプラズマ処理装置を用
い、圧力１．７Ｔｏｒｒ、ガス流量比Ａｒ／ＣＨＦ3 ／
ＣＦ4 は８００／６０／６０（ＳＣＣＭ）、高周波電力
９００Ｗのプラズマ生成条件下で約１分間エッチングす
ると、ｗ2 約１．０μｍの間隔のビット線４（下層４ａ
はｎ+ ポリシリコン、上層４ｂはタングステンシリサイ
ド）の間に孔径ｗ4 約０．７μｍ、深さ約ｄ1１．０μ
ｍでホール底面の水平な第１段目のコンタクトホール６
を形成することができる。
【００１２】次に、図１（ｃ）に示すように、第２番目
のエッチング工程として、例えば圧力０．６Ｔｏｒｒ、
ガス流量比Ａｒ／ＣＨＦ3 ／ＣＦ4 は８００／１００／
６０（ＳＣＣＭ）、高周波電力は６５０Ｗのプラズマ生
成条件下で残りｄ2 約１．０μｍを約２分間エッチング
すると、ｗ3 約０．８μｍのワード線３（下層３ａはｎ
+ ポリシリコン、上層３ｂはタングステンシリサイド）
の間隔の間にシリコン基板１上でのボトム径ｗ5 が約
０．６〜０．６５μｍと、マスクパターン寸法にほぼ忠
実な第２のコンタクトホール７を開孔することができ
る。
のエッチング工程として、例えば圧力０．６Ｔｏｒｒ、
ガス流量比Ａｒ／ＣＨＦ3 ／ＣＦ4 は８００／１００／
６０（ＳＣＣＭ）、高周波電力は６５０Ｗのプラズマ生
成条件下で残りｄ2 約１．０μｍを約２分間エッチング
すると、ｗ3 約０．８μｍのワード線３（下層３ａはｎ
+ ポリシリコン、上層３ｂはタングステンシリサイド）
の間隔の間にシリコン基板１上でのボトム径ｗ5 が約
０．６〜０．６５μｍと、マスクパターン寸法にほぼ忠
実な第２のコンタクトホール７を開孔することができ
る。
【００１３】次に、図４は本発明の他の実施例を示す半
導体装置のコンタクトホールエッチング工程断面図であ
る。まず、図４（ａ）に示すように、孔径ｗ6 ０．６μ
ｍ、深さｄ4 約０．６μｍの酸化シリコン系層間絶縁膜
１０の浅いところに０．２μｍ厚の下地導電膜厚１１
（上層タングステンシリサイド１１ｂの厚さは０．１μ
ｍ、下層ｎ+ ポリシリコン１１ａの厚さは０．１μｍ）
が形成されている。
導体装置のコンタクトホールエッチング工程断面図であ
る。まず、図４（ａ）に示すように、孔径ｗ6 ０．６μ
ｍ、深さｄ4 約０．６μｍの酸化シリコン系層間絶縁膜
１０の浅いところに０．２μｍ厚の下地導電膜厚１１
（上層タングステンシリサイド１１ｂの厚さは０．１μ
ｍ、下層ｎ+ ポリシリコン１１ａの厚さは０．１μｍ）
が形成されている。
【００１４】次に、前記実施例と同様に、孔径ｗ6 ０．
６μｍ、深さｄ4 ０．６μｍのコンタクトホールを下地
導電膜１１を貫通することなく開孔する工程において
は、上述の２工程エッチングを施すと、まず、最初のス
テップの条件では酸化シリコン系層間絶縁膜１０のエッ
チングレートはホール中で約１０．０００Å／ｍｉｎ、
上層タングステンシリサイド１１ｂのエッチングレート
はホール中で約３００Å／ｍｉｎであるので、浅い方の
ホールが６０００Åエッチングされると、最初の工程が
終了するまでの残り約３５秒間、下地導電膜１１の上層
タングステンシリサイド１１ｂがエッチングされるが、
この時のタングステンシリサイドの削れ量は約１７０Å
である〔図４（ｂ）参照〕。
６μｍ、深さｄ4 ０．６μｍのコンタクトホールを下地
導電膜１１を貫通することなく開孔する工程において
は、上述の２工程エッチングを施すと、まず、最初のス
テップの条件では酸化シリコン系層間絶縁膜１０のエッ
チングレートはホール中で約１０．０００Å／ｍｉｎ、
上層タングステンシリサイド１１ｂのエッチングレート
はホール中で約３００Å／ｍｉｎであるので、浅い方の
ホールが６０００Åエッチングされると、最初の工程が
終了するまでの残り約３５秒間、下地導電膜１１の上層
タングステンシリサイド１１ｂがエッチングされるが、
この時のタングステンシリサイドの削れ量は約１７０Å
である〔図４（ｂ）参照〕。
【００１５】次に、第２工程の条件では、上層タングス
テンシリサイド１１ｂのエッチングレートは約４００Å
／ｍｉｎであるので、２分間のエッチング時間ではタン
グステンシリサイドは約８００Å削れる。従って、深い
ホール７が完全に開孔するまでの第１、第２両工程のエ
ッチング時間の合計３分間に、浅いホールの下地導電膜
のうちの上層膜である０．１μｍのタングステンシリサ
イド１１ｂ上でぎりぎりコンタクトホールの底面が止ま
り、十分にコンタクトのとれた状態となる〔図４（ｃ）
参照〕。
テンシリサイド１１ｂのエッチングレートは約４００Å
／ｍｉｎであるので、２分間のエッチング時間ではタン
グステンシリサイドは約８００Å削れる。従って、深い
ホール７が完全に開孔するまでの第１、第２両工程のエ
ッチング時間の合計３分間に、浅いホールの下地導電膜
のうちの上層膜である０．１μｍのタングステンシリサ
イド１１ｂ上でぎりぎりコンタクトホールの底面が止ま
り、十分にコンタクトのとれた状態となる〔図４（ｃ）
参照〕。
【００１６】また、仮に上層タングステンシリサイド１
１ｂが全部削れてしまったとしても、まだ下層ｎ+ ポリ
シリコン１１ａが０．１μｍあり、第２工程のエッチン
グ条件下では、ｎ+ ポリシリコンのエッチングレートは
約６００Å／ｍｉｎであるので、十分に余裕があり、貫
通することはない。なお、本発明は上記実施例に限定さ
れるものではなく、本発明の趣旨に基づき種々の変形が
可能であり、それらを本発明の範囲から排除するもので
はない。
１ｂが全部削れてしまったとしても、まだ下層ｎ+ ポリ
シリコン１１ａが０．１μｍあり、第２工程のエッチン
グ条件下では、ｎ+ ポリシリコンのエッチングレートは
約６００Å／ｍｉｎであるので、十分に余裕があり、貫
通することはない。なお、本発明は上記実施例に限定さ
れるものではなく、本発明の趣旨に基づき種々の変形が
可能であり、それらを本発明の範囲から排除するもので
はない。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、 （１）最初のステップで高圧力の放電条件を用いるよう
にしたので、浅い方のコンタクトホールの下地導電膜の
削れ量を少なくすることができる。また、サイドエッチ
ングによりマスクパターンより大きくエッチングでき、
次の工程のエッチングでのテーパー形状を抑制できる。 （２）第２の工程で低圧力及び堆積の起こりやすい流量
比のガスを用いることにより、異方性エッチングが可能
である。また、下地膜との選択比が維持できる。
よれば、 （１）最初のステップで高圧力の放電条件を用いるよう
にしたので、浅い方のコンタクトホールの下地導電膜の
削れ量を少なくすることができる。また、サイドエッチ
ングによりマスクパターンより大きくエッチングでき、
次の工程のエッチングでのテーパー形状を抑制できる。 （２）第２の工程で低圧力及び堆積の起こりやすい流量
比のガスを用いることにより、異方性エッチングが可能
である。また、下地膜との選択比が維持できる。
【００１８】これらにより、ワード線とビット線のショ
ートやシリコン基板上でのコンタクトホール底面積の減
少、導電膜の貫通が抑制され、半導体集積回路素子の製
造歩留まりや信頼性の向上を図ることができる。
ートやシリコン基板上でのコンタクトホール底面積の減
少、導電膜の貫通が抑制され、半導体集積回路素子の製
造歩留まりや信頼性の向上を図ることができる。
【図１】本発明の実施例を示す半導体装置のコンタクト
ホールエッチング工程断面図である。
ホールエッチング工程断面図である。
【図２】従来の半導体装置のコンタクトホールエッチン
グの断面図である。
グの断面図である。
【図３】従来の他の半導体装置のコンタクトホールエッ
チングの断面図である。
チングの断面図である。
【図４】本発明の他の実施例を示す半導体装置のコンタ
クトホールエッチング工程断面図である。
クトホールエッチング工程断面図である。
１ シリコン基板 ２，１０ 酸化シリコン系絶縁膜 ３ ワード線 ４ ビット線 ５ ポジレジスト ６，７ コンタクトホール １０ 酸化シリコン系層間絶縁膜 １１ 下地導電膜 １１ａ 下層ｎ+ ポリシリコン １１ｂ 上層タングステンシリサイド
Claims (3)
- 【請求項１】（ａ）所定の径のマスクパターンを形成す
る工程と、（ｂ）サイドエッチングが生じる高圧力のプ
ラズマ生成条件下においてコンタクトホール径をマスク
パターン径よりも大きくエッチングする第１のエッチン
グ工程と、（ｃ）変換差が生じ難い低圧力でかつ堆積が
生じ易いようなガス流量比を増加させた放電条件でエッ
チングする第２のエッチング工程とを施すことを特徴と
する半導体装置のコンタクトホールエッチング方法。 - 【請求項２】 前記第１のエッチング工程は、平行平板
型の放電方式のプラズマ処理装置を用い、圧力１．７Ｔ
ｏｒｒ、ガス流量比Ａｒ／ＣＨＦ3 ／ＣＦ4が８００／
６０／６０（ＳＣＣＭ）、高周波電力９００Ｗのプラズ
マ生成条件下で約１分間エッチングすることを特徴とす
る請求項１記載の半導体装置のコンタクトホールエッチ
ング方法。 - 【請求項３】 前記第２のエッチング工程は、平行平板
型の放電方式のプラズマ処理装置を用い、圧力０．６Ｔ
ｏｒｒ、ガス流量比Ａｒ／ＣＨＦ3 ／ＣＦ4が８００／
１００／６０（ＳＣＣＭ）、高周波電力６５０Ｗのプラ
ズマ生成条件下で残り約２分間エッチングすることを特
徴とする請求項１又は２記載の半導体装置のコンタクト
ホールエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09405492A JP3222187B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置のコンタクトホールエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09405492A JP3222187B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置のコンタクトホールエッチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291211A true JPH05291211A (ja) | 1993-11-05 |
| JP3222187B2 JP3222187B2 (ja) | 2001-10-22 |
Family
ID=14099836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09405492A Expired - Fee Related JP3222187B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置のコンタクトホールエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222187B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1048808A (ja) * | 1996-05-30 | 1998-02-20 | Hoya Corp | フォトマスクの製造方法 |
| JP2009267432A (ja) * | 2009-06-29 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路装置の製造方法 |
| CN103178002A (zh) * | 2011-12-22 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 空气隙、空气隙的形成方法及半导体器件 |
-
1992
- 1992-04-14 JP JP09405492A patent/JP3222187B2/ja not_active Expired - Fee Related
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