JPH05291211A - 半導体装置のコンタクトホールエッチング方法 - Google Patents
半導体装置のコンタクトホールエッチング方法Info
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- JPH05291211A JPH05291211A JP9405492A JP9405492A JPH05291211A JP H05291211 A JPH05291211 A JP H05291211A JP 9405492 A JP9405492 A JP 9405492A JP 9405492 A JP9405492 A JP 9405492A JP H05291211 A JPH05291211 A JP H05291211A
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Abstract
法において、導電膜との選択比を維持し、寸法変換差を
最小限に抑制しながら、コンタクトホールの底面積を十
分に得る。 【構成】 所定の径のポジレジスト5を形成し、サイド
エッチングが生じる高圧力のプラズマ生成条件下におい
てコンタクトホール径をマスクパターン径よりも大きく
エッチングする第1のエッチング工程〔図1(b)〕
と、変換差が生じ難い低圧力でかつ堆積が生じ易いよう
なガス流量比を増加させた放電条件でエッチングする第
2のエッチング工程〔図1(c)〕とを施す。
Description
トホールエッチング方法に係り、特に、半導体記憶装置
製造工程における配線層を接続するためのコンタクトホ
ールの形成方法に関するものである。
代表されるVLSIでは、世代ごとの横方向の縮小率に
対して、膜厚方向の縮小率が小さいため、コンタクトホ
ールの孔径に対する深さの比率(アスペクト比)は、ま
すます大きくなる傾向にある。また、セル構造について
も、容量を増すためにスタックト型などの3次元的な構
造になることや、ワード線やビット線がオーバーラップ
することにより、段差が発生し、膜が一層厚くなってし
まう部分がでてきている。特に周辺アレイ部でのワード
線とビット線がオーバーラップするところでは、膜のフ
ロー形状によっては孔径0.6μmで深さが2.0μm
〜2.2μmにもなり、アスペクト比は3以上にもなっ
てしまう場合がある。
ホールを開孔する場合、従来のドライエッチング方法と
しては、例えば、平行平板型の放電方式のプラズマ処理
装置を用い、1.0Torr以下の低圧力のプラズマ
生成条件下で、イオンの入射方向をエッチングされる膜
表面に対して垂直に揃えるようにして、かつ、深いとこ
ろまでスムーズにイオンが入射されるようにしたエッチ
ング方法や、1.0Torr以上の高圧力のプラズマ
生成条件下で、深さの異なるホールを同時に開孔する場
合に懸念される、酸化シリコン系絶縁膜と導電膜との選
択比を十分にとりながらエッチングする方法がとられて
きた。ここで、上記、はいずれもワンステップのエ
ッチング方法がとられてきた。
た従来ののプラズマ生成条件でエッチングすると、図
2に示すように、シリコン基板1上の酸化シリコン系絶
縁膜2の側壁面にかなりテーパーがつき、2.0μmも
の深さになると、ポジレジスト5からなるマスクのパタ
ーン径(0.6μm)に対し、シリコン基板1上でのボ
トム径(0.3μm)が半分以下になり、コンタクト面
積が十分得られずコンタクト抵抗が増大してしまった
り、深さの異なるホールを同時に開孔する場合に、導電
膜上で選択比が十分得られず、2.0μmの深いホール
が開孔する前に導電膜が貫通してしまうという問題点が
あった。なお、3はワード線(下層3aはn+ ポリシリ
コン、上層3bはタングステンシリサイド)、4はビッ
ト線(下層4aはn+ ポリシリコン、上層4bはタング
ステンシリサイド)である。
生成条件下でエッチングすると、図3に示すように、シ
リコン基板1上の酸化シリコン系絶縁膜2のホール側壁
が弓型に膨らみ、マスクのパターン径に対して寸法変換
差が生じてしまう。そして、このように接近したビット
線4の間にホールを開孔する場合、ホトリソグラフィー
工程において、露光時に導電膜(ビット線)からの光の
反射により、左右にパターンがずれてしまう(この図の
場合は右側にずれている。)と側壁のボーイングによ
り、ホールがワード線3とビット線4に接触するという
問題点があった。
不良の原因となっている。本発明は、以上述べたコンタ
クトホール底面積の減少によるコンタクト抵抗の増大
や、寸法変換差によるワード線とビット線のショート
や、導電膜との低選択比による導電膜の貫通等によりデ
バイスの動作不良が生じるといった問題点を除去するた
め、導電膜と選択比を維持し、寸法変換差を最小限に抑
制しながら、コンタクトホールの底面積を十分に得る半
導体装置のコンタクトホールエッチング方法を提供する
ことを目的とする。
成するために、半導体装置のコンタクトホールエッチン
グ方法において、所定の径のマスクパターンを形成する
工程と、サイドエッチングが生じる高圧力のプラズマ生
成条件下においてコンタクトホール径をマスクパターン
径よりも大きくエッチングする第1のエッチング工程
と、変換差が生じ難い低圧力でかつ堆積が生じ易いよう
なガス流量比を増加させた放電条件でエッチングする第
2のエッチング工程とを施すようにしたものである。
プロセスにおける高アスペクト比のコンタクトホールを
開孔、あるいはこれと同時に下地に導電膜のある浅いコ
ンタクトホールを開孔するドライエッチング工程におい
て、エッチングの処理を2つの工程に分け、まず最初の
工程で高圧力のプラズマ生成条件下で、ホールの上部を
マスクのパターンより、やや大きめにビット線に接触し
ない程度にエッチングし、次の工程で低圧力、かつ導電
膜上で堆積(デポジション)の起こるようなプラズマ生
成条件でエッチングしても、ホールの側壁にテーパーが
つかないようにしている。
程での導電膜上で堆積の起こるような条件により、深い
ホールが完全に開孔する前に、導電膜が貫通しないよう
にしている。
がら詳細に説明する。図1は本発明の実施例を示す半導
体装置のコンタクトホールエッチング工程断面図であ
る。まず、図1(a)に示すように、通常のホトリソグ
ラフィー工程(レジスト塗布、露光、現像)により、シ
リコン基板1上に酸化シリコン系絶縁膜2が形成され、
その上にポジレジスト5からなるマスクのパターン径
(w1 は0.6μm)を形成する。
ライエッチングを、まず最初のエッチング工程として、
例えば、平行平板型の放電方式のプラズマ処理装置を用
い、圧力1.7Torr、ガス流量比Ar/CHF3 /
CF4 は800/60/60(SCCM)、高周波電力
900Wのプラズマ生成条件下で約1分間エッチングす
ると、w2 約1.0μmの間隔のビット線4(下層4a
はn+ ポリシリコン、上層4bはタングステンシリサイ
ド)の間に孔径w4 約0.7μm、深さ約d11.0μ
mでホール底面の水平な第1段目のコンタクトホール6
を形成することができる。
のエッチング工程として、例えば圧力0.6Torr、
ガス流量比Ar/CHF3 /CF4 は800/100/
60(SCCM)、高周波電力は650Wのプラズマ生
成条件下で残りd2 約1.0μmを約2分間エッチング
すると、w3 約0.8μmのワード線3(下層3aはn
+ ポリシリコン、上層3bはタングステンシリサイド)
の間隔の間にシリコン基板1上でのボトム径w5 が約
0.6〜0.65μmと、マスクパターン寸法にほぼ忠
実な第2のコンタクトホール7を開孔することができ
る。
導体装置のコンタクトホールエッチング工程断面図であ
る。まず、図4(a)に示すように、孔径w6 0.6μ
m、深さd4 約0.6μmの酸化シリコン系層間絶縁膜
10の浅いところに0.2μm厚の下地導電膜厚11
(上層タングステンシリサイド11bの厚さは0.1μ
m、下層n+ ポリシリコン11aの厚さは0.1μm)
が形成されている。
6μm、深さd4 0.6μmのコンタクトホールを下地
導電膜11を貫通することなく開孔する工程において
は、上述の2工程エッチングを施すと、まず、最初のス
テップの条件では酸化シリコン系層間絶縁膜10のエッ
チングレートはホール中で約10.000Å/min、
上層タングステンシリサイド11bのエッチングレート
はホール中で約300Å/minであるので、浅い方の
ホールが6000Åエッチングされると、最初の工程が
終了するまでの残り約35秒間、下地導電膜11の上層
タングステンシリサイド11bがエッチングされるが、
この時のタングステンシリサイドの削れ量は約170Å
である〔図4(b)参照〕。
テンシリサイド11bのエッチングレートは約400Å
/minであるので、2分間のエッチング時間ではタン
グステンシリサイドは約800Å削れる。従って、深い
ホール7が完全に開孔するまでの第1、第2両工程のエ
ッチング時間の合計3分間に、浅いホールの下地導電膜
のうちの上層膜である0.1μmのタングステンシリサ
イド11b上でぎりぎりコンタクトホールの底面が止ま
り、十分にコンタクトのとれた状態となる〔図4(c)
参照〕。
1bが全部削れてしまったとしても、まだ下層n+ ポリ
シリコン11aが0.1μmあり、第2工程のエッチン
グ条件下では、n+ ポリシリコンのエッチングレートは
約600Å/minであるので、十分に余裕があり、貫
通することはない。なお、本発明は上記実施例に限定さ
れるものではなく、本発明の趣旨に基づき種々の変形が
可能であり、それらを本発明の範囲から排除するもので
はない。
よれば、 (1)最初のステップで高圧力の放電条件を用いるよう
にしたので、浅い方のコンタクトホールの下地導電膜の
削れ量を少なくすることができる。また、サイドエッチ
ングによりマスクパターンより大きくエッチングでき、
次の工程のエッチングでのテーパー形状を抑制できる。 (2)第2の工程で低圧力及び堆積の起こりやすい流量
比のガスを用いることにより、異方性エッチングが可能
である。また、下地膜との選択比が維持できる。
ートやシリコン基板上でのコンタクトホール底面積の減
少、導電膜の貫通が抑制され、半導体集積回路素子の製
造歩留まりや信頼性の向上を図ることができる。
ホールエッチング工程断面図である。
グの断面図である。
チングの断面図である。
クトホールエッチング工程断面図である。
Claims (3)
- 【請求項1】(a)所定の径のマスクパターンを形成す
る工程と、(b)サイドエッチングが生じる高圧力のプ
ラズマ生成条件下においてコンタクトホール径をマスク
パターン径よりも大きくエッチングする第1のエッチン
グ工程と、(c)変換差が生じ難い低圧力でかつ堆積が
生じ易いようなガス流量比を増加させた放電条件でエッ
チングする第2のエッチング工程とを施すことを特徴と
する半導体装置のコンタクトホールエッチング方法。 - 【請求項2】 前記第1のエッチング工程は、平行平板
型の放電方式のプラズマ処理装置を用い、圧力1.7T
orr、ガス流量比Ar/CHF3 /CF4が800/
60/60(SCCM)、高周波電力900Wのプラズ
マ生成条件下で約1分間エッチングすることを特徴とす
る請求項1記載の半導体装置のコンタクトホールエッチ
ング方法。 - 【請求項3】 前記第2のエッチング工程は、平行平板
型の放電方式のプラズマ処理装置を用い、圧力0.6T
orr、ガス流量比Ar/CHF3 /CF4が800/
100/60(SCCM)、高周波電力650Wのプラ
ズマ生成条件下で残り約2分間エッチングすることを特
徴とする請求項1又は2記載の半導体装置のコンタクト
ホールエッチング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09405492A JP3222187B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置のコンタクトホールエッチング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09405492A JP3222187B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置のコンタクトホールエッチング方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05291211A true JPH05291211A (ja) | 1993-11-05 |
JP3222187B2 JP3222187B2 (ja) | 2001-10-22 |
Family
ID=14099836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09405492A Expired - Fee Related JP3222187B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置のコンタクトホールエッチング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3222187B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1048808A (ja) * | 1996-05-30 | 1998-02-20 | Hoya Corp | フォトマスクの製造方法 |
JP2009267432A (ja) * | 2009-06-29 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路装置の製造方法 |
CN103178002A (zh) * | 2011-12-22 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 空气隙、空气隙的形成方法及半导体器件 |
-
1992
- 1992-04-14 JP JP09405492A patent/JP3222187B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH1048808A (ja) * | 1996-05-30 | 1998-02-20 | Hoya Corp | フォトマスクの製造方法 |
JP2009267432A (ja) * | 2009-06-29 | 2009-11-12 | Elpida Memory Inc | 半導体集積回路装置の製造方法 |
CN103178002A (zh) * | 2011-12-22 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 空气隙、空气隙的形成方法及半导体器件 |
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---|---|
JP3222187B2 (ja) | 2001-10-22 |
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