KR20010004177A - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 어스펙트 비가 서로 다르고 서로 다른 층간절연박막을 갖는 다수의 콘택홀을 형성할 때 기판의 데미지를 방지 또는 억제하면서 다수의 콘택홀을 정상적으로 오픈시킬 수 있는 반도체소자 제조방법을 제공하고자 하는 것으로, 이를 위한 본 발명의 반도체소자 제조방법은, 제1전도막 상에 산화막 계열의 제1절연막을 형성하는 단계; 상기 제1층간절연막 상의 소정부위에 자신의 상단에 질화막 계열의 제2절연막을 갖는 제2전도막 패턴을 형성하는 단계; 결과물 상에 산화막 계열의 제3절연막을 형성하는 단계; 상기 제2전도막 및 상기 제1전도막 상에 각각 콘택홀을 형성하기 위한 마스크패턴을 형성하는 단계; 상기 제2절연막이 일부두께 식각될때까지 C/F의 비율이 1/2 이상인 가스 플라즈마 사용하여 절연막들을 제1식각하는 단계; 상기 제2절연막이 모두 식각되어 상기 제2전도막이 노출될때까지 C/F의 비율이 1/4 이하인 가스 플라즈마 사용하여 절연막들을 제2식각하는 단계; 및 상기 제1전도막이 노출될때까지 C/F의 비율이 1/2 이상인 가스 플라즈마 사용하여 절연막들을 제3식각하는 단계를 포함하여 이루어진다.

Description

반도체소자 제조방법{Method for fabricating semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 서로 다른 어스펙트비(aspect ratio)를 가지는 다수의 콘택홀을 동시에 형성할때 층간절연막을 식각하는 방법에 관한 것이다.

반도체소자, 특히 DRAM 등의 메모리소자를 제조함에 있어서, 서로 다른 어스펙트 비를 갖는 두개 이상의 콘택홀을 동시에 형성하여야 하는 경우가 다수군데에서 발생된다.

도1a 내지 도1c에서는 DRAM 제조 공정시 비트라인 및 실리콘기판 상에 동시에 콘택홀을 형성할 경우, 종래기술 및 그 문제점을 설명하기 위한 단면도이다.

먼저 도1a는 실리콘기판(1)상에 제1층간절연막(2)를 포함한 하부 구조를 형성하고 폴리사이드 구조의 비트라인(3)과 비트라인 하드마스크 절연막(4)를 순차적으로 증착한 다음 이를 패터닝하여 비트라인 구조를 완성한 다음, 제2층간절연막(5)을 증착후 평탄화하고 비트라인(3) 및 실리콘기판(1) 상에 동시에 콘택홀을 형성하기 위하여 그 마스크패턴(6)을 형성한 후의 단면도이다. 여기서 비트라인상의 하드마스크 절연막(4)은 자기정렬 콘택에서의 식각정지층으로 사용되는 것으로, 제1 및 제2 층간절연막(2, 5)은 주로 BPSG 등의 산화막 계열을 사용하고, 하드마스크 절연막(4)은 질화막 계열 또는 산화질화막을 사용한다.

이어서, 상기 제1 및 제2 층간절연막(2, 5)과 상기 하드마스크 절연막(4)을 식각하여 비트라인(3)과 실리콘기판(1) 상에 각각 콘택홀을 형성하기 위해서는 플로로카아본(CF) 계열의 플라즈마를 사용하여 건식 식각하여야 한다.

그런데, 도1b에 나타난 것처럼 높은 어스펙트비를 갖는 실리콘기판 상의 층간절연막을 식각할 때, 마스크패턴(포토레지스트패턴)(6) 및 실리콘기판(1)의 소모없이 식각을 수행하기 위해서 C/F 비율이 큰 즉 카본-리치(Carbon-Rich) 폴리머를 많이 발생시키는 플라즈마를 사용하게 되면 실리콘기판(1)의 소모는 최소화하면서 실리콘기판(1)까지는 층간절연막의 식각이 용이하나, 비트라인 하드마스크 절연막(4)은 충분히 식각되지 못하여 비트라인상에는 콘택 오픈이 제대로 이루어지지 않는다.

또한 도1c에 나타낸 것처럼, C/F 비율이 작은 즉 카본-리치 폴리머를 거의 발생시키지 않는 플라즈마를 사용하게 되면 질화막 계열인 비트라인 하드마스크 절연막(4)에서는 식각이 잘되어 비트라인(3)이 노출되도록 콘택홀을 형성할 수 있으나 실리콘기판(1)의 소모가 심하여 소자의 접합누설이 매우 증대되어 소자의 불량을 야기하는 문제점이 있다.

본 발명은 상술한 바와같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 어스펙트 비가 서로 다르고 서로 다른 층간절연박막을 갖는 다수의 콘택홀을 형성할 때 기판의 데미지를 방지 또는 억제하면서 다수의 콘택홀을 정상적으로 오픈시킬 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도1a 내지 도1c는 비트라인 및 실리콘기판 상에 동시에 콘택홀을 형성할 경우의 종래기술 및 그 문제점을 설명하기 위한 단면도,

도2a 내지 도2d에는 비트라인 및 실리콘기판 상에 동시에 콘택홀을 형성할 경우의 본 발명의 일실시예를 보여주는 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 제1층간절연막

3 : 비트라인 4 : 하드마스크 절연막

5 : 제2층간절연막 6 : 마스크패턴

상기 목적을 달성하기 위하여 본 발명의 반도체소자 제조방법은, 제1전도막 상에 산화막 계열의 제1절연막을 형성하는 단계; 상기 제1층간절연막 상의 소정부위에 상단에 질화막 계열의 제2절연막을 갖는 제2전도막 패턴을 형성하는 단계; 결과물 상에 산화막 계열의 제3절연막을 형성하는 단계; 상기 제2전도막 및 상기 제1전도막 상에 각각 콘택홀을 형성하기 위한 마스크패턴을 형성하는 단계; 상기 제2절연막이 일부두께 식각될때까지 C/F의 비율이 1/2 이상인 가스 플라즈마 사용하여 절연막들을 제1식각하는 단계; 상기 제2절연막이 모두 식각되어 상기 제2전도막이 노출될때까지 C/F의 비율이 1/4 이하인 가스 플라즈마 사용하여 절연막들을 제2식각하는 단계; 및 상기 제1전도막이 노출될때까지 C/F의 비율이 1/2 이상인 가스 플라즈마 사용하여 절연막들을 제3식각하는 단계를 포함하여 이루어진다.

이와 같이 본 발명은, C/F 비율이 1/2 이상인 가스의 플라즈마를 사용하여 제2전도막 상의 질화막 계열 절연막이 소정두께 만큼 식각되도록 제1단계 식각을 실시하고, 이어서 C/F 비율이 1/4 이하인 가스의 플라즈마를 사용하여 제2전도막이 노출되도록 제2단계 식각을 실시한 다음, 다시 C/F 비율이 1/2 이상인 가스 플라즈마를 사용하여 제1전도막이 노출되도록 3단계 식각을 실시하는 것에 그 특징이 있는 것으로, 질화막 및 산화막의 식각은 용이하게 하면서 실리콘에 대해서는 고선택비를 얻을수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2c에는 역시 비트라인 및 실리콘기판 상에 동시에 콘택홀을 형성할 경우, 본 발명의 일실시예를 보여주는 단면도이다.

도2a는 실리콘기판(1)상에 산화막 계열인 제1층간절연막(2)를 포함한 하부 구조를 형성하고 예컨대 폴리사이드의 비트라인(3)과 질화막 계열의 비트라인 하드마스크 절연막(4)를 순차적으로 증착한 다음 이를 패터닝하여 비트라인 구조를 완성한다. 이어서, BPSG등의 산화막 계열인 제2층간절연막(5)을 증착한후 평탄화한 다음 비트라인(3) 및 실리콘기판(1) 상에 동시에 콘택홀을 형성하기 위하여 마스크패턴(6)을 형성한 후의 단면도이다.

상기 도2a의 상태에서 비트라인(3) 상부의 층간절연박막과 실리콘기판(1) 상의 층간절연막 박막을 식각하여 비트라인과 실리콘기판이 노출되는 콘택홀을 형성하여야 하는바, 이때 콘택 마스크패턴(6) 및 실리콘기판(1)의 소모는 최소화하면서 비트라인(3)및 실리콘기판(1)의 노출이 제대로 이루어져야 한다. 이를 위한 본 발명의 식각 방법은 다음과 같다.

먼저, 도2b는 1단계 식각이 완료된 상태를 보여주는 것으로, C₄F₈또는 C₄F₆등 C/F 비율이 1/2이상인 즉, 카본-리치 폴리머를 많이 발생시키는 플라즈마를 사용하여 질화막 계열인 비트라인 하드마스크 절연막(4)이 일부두께 식각될때까지 식각을 실시한다. 이에 의해 마스크패턴(6)인 포토레지스트는 그 소모가 최소화된다.

바람직한 1단계 식각 조건은 MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductively Coupled Plasma) 고밀도 플라즈마 건식 식각 장치에서 C₄F₈또는 C₄F₆가스의 플로우양은 10sccm 내지 20sccm, 압력은 20mT 내지 80mT 파워(Power)는 1500W 내지 2000W이다.

이어서, 도2c는 2단계 식각이 완료된 상태를 보여주는 것으로, NF₃또는 CF₄또는 CF₄+O₂등의 C/F 비율이 1/4 이하인, 즉 카본-리치 폴리머를 거의 발생시키지 않는 플라즈마를 사용하여 질화막 계열의 비트라인 하드마스크 절연막(4)를 식각하여 비트라인(3)이 노출되는 콘택홀을 형성한다. 이때 질화막과 산화막의 식각 선택비는 작기 때문에 실리콘기판(1) 상의 층간절연막은 완전히 식각되지 않고 소정두께가 잔류하게 된다.

바람직한 2단계 식각조건은, MERIE 또는 ICP형 고밀도 플라즈마 건식 식각 장치에서 NF₃또는 CF₄를 사용할 경우 그 가스 플로우 양은 5sccm 내지 50sccm, 압력은 20mT 내지 80mT, 파워는 300W 내지 800W이다. 또한 CF₄+O₂를 사용할 경우 CF₄플로우 양은 5sccm내지 50sccm, O₂플로우양은 5sccm 내지 30sccm, 압력은 20mT 내지 80mT, 파워는 300W 내지 800W로 조건을 주는 것이 바람직하다.

이어서, 도2d는 3단계 식각을 실시한 상태의 단면도로서, C₄F₈, C₄F₆등 C/F 비율이 큰 플라즈마를 사용하여 실리콘기판(1)까지 과도식각하게 되면 마스크패턴(6) 및 실리콘기판(1)의 소모는 최소화하면서 비트라인(3)및 실리콘기판(1) 상의 콘택홀은 안정적으로 형성된다. 3단계 식각시 바람직한 공정 조건은 1단계 식각시와 동일하다.

상기와 같이 이루어지는 3단계 식각은 서로 다른 챔버에서 실시할 수도 있으나, 동일 챔버내에서 진공파괴 없이 인-시튜(In-situ)로 실시하는 것이 바람직하다.

그리고, 비트라인 하드마스크 절연막(4)을 산화질화막(SiON)을 적용할 경우에도 본 발명은 동일하게 적용될 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

전술한 바와 같이 본 발명은 질화막 및 산화막 등으로 이루어진 다층 구조의 층간절연막에서 서로다른 어스펙트 비를 갖는 다수의 콘택홀을 형성하고자 할때, 식각 소스인 C와 F의 비율을 조절하여 식각을 실시하므로써 질화막 및 산화막의 식각은 용이하게 하면서 실리콘기판에 대해서는 고선택비를 얻을수 있으므로, 고집적 반도체소자의 신뢰성과 수율을 향상시키는 효과가 있다.

Claims (6)

1. 반도체소자 제조방법에 있어서,

   제1전도막 상에 산화막 계열의 제1절연막을 형성하는 단계;

   상기 제1층간절연막 상의 소정부위에 자신의 상단에 질화막 계열의 제2절연막을 갖는 제2전도막 패턴을 형성하는 단계;

   결과물 상에 산화막 계열의 제3절연막을 형성하는 단계;

   상기 제2전도막 및 상기 제1전도막 상에 각각 콘택홀을 형성하기 위한 마스크패턴을 형성하는 단계;

   상기 제2절연막이 일부두께 식각될때까지 C/F의 비율이 1/2 이상인 가스 플라즈마 사용하여 절연막들을 제1식각하는 단계;

   상기 제2절연막이 모두 식각되어 상기 제2전도막이 노출될때까지 C/F의 비율이 1/4 이하인 가스 플라즈마 사용하여 절연막들을 제2식각하는 단계; 및

   상기 제1전도막이 노출될때까지 C/F의 비율이 1/2 이상인 가스 플라즈마 사용하여 절연막들을 제3식각하는 단계

   를 포함하여 이루어진 반도체소자 제조방법.
2. 제1항에 있어서,

   상기 제2절연막은 질화막 또는 산화질화막이고, 상기 제1 및 제3 절연막은 산화막임을 특징으로 하는 반도체소자 제조방법.
3. 제1항 또는 제2항에 있어서,

   상기 제1식각과 상기 제3식각은 각각,

   MERIE 또는 ICP 형의 고밀도 플라즈마 건식식각 장치에서 C₄F₈또는 C₄F₆가스의 플로우양을 10sccm 내지 20sccm, 압력을 20mT 내지 80mT, 파워를 1500W 내지 2000W로 하여 실시하는 것을 특징으로 하는 반도체소자 제조방법.
4. 제1항 또는 제2항에 있어서,

   상기 제2식각은,

   MERIE 또는 ICP형 고밀도 플라즈마 건식 식각 장치에서 NF₃또는 CF₄가스의 플로우양을 5sccm 내지 50sccm, 압력을 20mT 내지 80mT, 파워를 300W 내지 800W로하여 실시하는 것을 특징으로 하는 반도체소자 제조방법.
5. 제1항 또는 제2항에 있어서,

   상기 제2식각은,

   CF₄가스의 플로우양을 5sccm내지 50sccm, O₂가스의 플로우양을 5sccm 내지 30sccm, 압력을 20mT 내지 80mT, 파워를 300W 내지 800W로 하여 실시하는 것을 특징으로 하는 반도체소자 제조방법.
6. 제1항 또는 제2항에 있어서,

   상기 제1식각, 제2식각 및 제3식각을 인-시튜로 실시하는 것을 특징으로 하는 반도체소자 제조방법.