KR20010003687A - 반도체소자에서의 개선된 듀얼 대머신 공정 - Google Patents

Abstract

본 발명은 리소그래피 공정 및 식각 공정의 난이도를 경감시켜 공정의 수율 및 소자 특성의 안정화를 기할 수 있는 개선된 듀얼 대머신 공정의 반도체소자 제조방법을 제공하는데 그 목적이 있는 것으로, 이를 위한 본 발명은 반도체소자 제조방법에 있어서, 제1전도막 상에 제1절연막, 제1식각방지막, 제2층간절연막, 제2식각방지막을 차례로 적층하는 제1단계; 상기 제2식각방지막 상에 배선의 콘택 영역을 정의하는 제1마스크패턴을 형성하는 제2단계; 상기 제2식각방지막을 식각하고 상기 제1마스크패턴을 제거하는 제3단계; 상기 제3단계가 완료된 결과물 상에 배선이 형성될 영역을 정의하는 제2마스크패턴을 형성하는 제4단계; 상기 제4단계 수행에 의해 노출된 제2식각방지막과 제1식각방지막을 식각하는 제5단계; 상기 제5단계 수행에 의해 형성된 노출된 상기 제2층간절연막과 상기 제1층간절연막을 식각하는 제6단계; 및 상기 제6단계 수행에 의해 형성된 홀 내에 배선용 제2전도막을 매립하는 제7단계를 포함하여 이루어진다.

Description

반도체소자에서의 개선된 듀얼 대머신 공정{Improved dual damascene process in semiconductor device}

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 개선된 듀얼 대머신 공정(Dual Damascene Process)에 관한 것이다.

잘 알려진 바와 같이, 메모리소자는 집적도가 매 3년을 주기로 4배씩 증가하다 근래에 이르러 그 집적도의 증가 주기가 더욱 짧아지고 있으며, 이에 대응하여 0.2㎛ 이하의 디자인 룰(Design Rule)을 요구하는 1Gbit 디램(Dynamic Random Access Memory, 이하 DRAM이라 칭함)을 위한 리소그래피 기술이 소개되었다. 그러나 리소그래피 기술은 근본적으로 해상력이 한계를 갖게되는 바, 이는 해상력이 노광장비의 광원 파장과 개수구(Numerical Aperture)에 의해 제약받기 때문이다. 한편 화학적기계적연마(Chemical Mechanical Polishing, 이하 CMP라 한다)를 이용한 평탄화의 진보와, PSM(Phase Shift Mask) 및 변형조명 기법 등 초해상기술이 계속 소개되어, 리소그래피 측면에서의 제약요인이 상당히 완화되었다. 그러나, 이러한 성과에도 불구하고 콘택 패턴은 고집적화가 진행될 수록 더작고 더깊은 형태를 요구하게되어 종횡비(Aspect Ratio), 즉, 콘택 너비에 대한 콘택 깊이에 대한 비가 크게 증가하게 되었다. 일예로 1Gbit DRAM의 경우 3층 배선 기술을 적용하더라도 금속콘택에 요구되는 종횡비가 5 이상이 된다. 따라서, 보다 더 종횡비를 줄이기 위해서는 3층 또는 그 이상의 배선 공정이 필요한 바, 이는 공정수의 증가에 따른 많은 문제점이 나타나게 된다.

듀얼 대머신 공정은 이러한 어려움들을 해결할 수 있는 좋은 기술로 대두되고 있다. 다른 한편으로는 금속 전극의 형성 공정에서는, 고속 동작을 위해 전도성이 좋은 구리(Cu) 박막의 필요성이 제기되고 있는데, 식각 공정이나 절연막과의 반응 등의 문제로 인하여 듀얼 대머신 공정이 필수적인 것으로 판단되고 있다.

그런데, 듀얼 대머신 공정을 사용하는 경우, 금속전극 부분과 금속 콘택 부분의 정의 및 절연막 식각 공정이 순차적으로 이루어짐에 따른 공정상 어려움이 있다.

도1a는 듀얼 대머신 공정(Dual Damascene process)에 의해 형성된 더블(double) 금속배선을 나타내는 레이아웃이고, 도1b는 도1a의 A-A' 선에 따른 단면도로서, 도면부호 1은 소정공정이 완료된 구조물의 기판, 2은 제1금속층, 3은 제1층간절연막, 4는 식각방지막, 5는 제2층간절연막, 6은 제2금속층을 각각 나타낸다.

도2a 내지 도2f는 종래기술에 따른 듀얼 대머신 공정을 나타내는 것이다.

먼저, 도2a를 참조하면, 소정공정이 완료된 구조물의 기판(1) 상에 제1금속층(2)을 형성하고, 결과물 전면에 제1층간절연막(3), 식각방지막(4) 및 제2층간절연막(5)을 차례로 형성하는데, 제2층간절연막(5)의 두께는 상부 금속전극의 두께에 의해 결정된다.

이어서, 도2b를 참조하면, 제2층간절연막(5) 상에 리소그래피 공정에 의해 금속콘택 영역을 정의하는 제1마스크패턴(7)(통상 포토레지스트패턴이 됨)을 형성하고, 제2층간절연막(5)과 식각방지막(25)을 식각한다.

이어서, 도2c를 참조하면, 상기 마스크패턴(7)을 제거하고 다시 포토리소그래피 공정에 의해 금속전극 영역을 정의하는 마스크패턴(8)을 형성한다. 이때, 금속전극이 형성될 부분에 존재하는 금속콘택 영역에도 감광막이 형성되므로 금속콘택 영역의 두꺼운 감광막을 충분히 현상해 낼 수 있는 노광 및 현상 공정이 요구된다.

이어서, 도2d를 참조하면, 금속전극 영역의 제2층간절연막(5)과 금속콘택 영역의 제1층간절연막(3)을 식각한다. 이때, 금속콘택 영역 이외의 제1층간절연막(3)은 식각방지막(4)에 의해 식각이 방지된다.

이어서, 도2e와 같이 마스크패턴(8)을 제거하고 결과물 전면에 제2금속층(6)을 형성하고, 도2f와 같이 참조하면, CMP 공정이나 에치백(etch-back) 공정에 의해 금속전극 영역에만 제2금속층(6)을 남김으로써, 듀얼 대머신 공정을 완성한다.

그런데, 이러한 종래기술에서는 금속 콘택 영역이 먼저 형성됨에 따라, 금속 콘택 영역에 형성되는 감광막을 충분히 현상해 낼 수 있는 리소그래피 공정이 필요한데, 이는 충분한 노광 및 현상 공정이 필요하다는 것인데, 노광 공정에 사용되는 에너지가 패턴(Pattern)의 크기 조절 이외의 변수에 의해 영향을 받으므로 미세 패턴의 형성에 어려움이 생기게 된다. 더구나, 미세 패턴의 형성을 위해 포토레지스트의 두께를 줄이는 경우, 금속 콘택 영역에서의 포토레지스트 두께와 그 이외의 지역에서의 포토레지스트 상대적 두께 차이는 더욱 커져서 공정상 난이도는 더 증가하게 된다.

도3a 내지 도3f는 다른 종래기술의 듀얼 대머신 공정을 나타내는 것이다.

도3a를 참조하면, 소정공정이 완료된 구조물의 기판(1) 상에 제1금속층(2)을 형성하고, 결과물 전면에 제1층간절연막(3), 식각방지막(4) 및 제2층간절연막(5)을 차례로 형성하는데, 제2층간절연막(5)의 두께는 상부 금속전극의 두께에 의해 결정된다.

이어서, 도3b를 참조하면, 포토리소그래피 공정에 의해 금속 전극이 형성될 영역을 정의하는 마스크패턴(8)을 형성하고, 제2층간절연막(5)을 식각한다.

이어서, 도3c와 같이 마스크패턴(8)을 제거하고 리소그래피 공정에 의해 금속 콘택이 형성될 영역을 정의하는 마스크패턴(9)을 형성한다. 이때, 금속 전극이 형성될 부분의 일부분이 마스킹되어야 금속 콘택의 식각 공정이 가능하다.

이어서, 도3d와 같이 금속 콘택 영역의 식각방지막(4)과 제1층간절연막(3)을 식각하고, 도3e와 같이 마스크패턴(9)을 제거한 다음 그 결과물의 전면에 제2금속층(6)을 형성한다.

이어서, 도3f와 같이 연마 공정이나 에치백 공정에 의해 금속 전극 영역에만 제2금속층(6)을 남김으로써, 듀얼 대머신 공정을 완료한다.

그런데, 이러한 다른 종래기술에서는, 금속 영역이 먼저 형성됨에 따라, 금속 콘택 영역을 정의할 때 금속 전극 영역 내부에 포토레지스트(즉, 마스크패턴)를 형성하여야 하는 리소그래피 공정이 필요하다. 이때, 포토레지스트의 두께가 금속막의 두께만큼 두꺼워지는데, 이는 미세 패턴 형성 공정의 난이도를 증가시키게 된다. 더구나, 금속 콘택과 금속 전극의 겹침 정도(Overlap)이 작을 경우에는 포토레지스트패턴이 제2층간절연막(5) 옆에 얇게 형성되어야 하는 어려움이 있으며, 식각된 제2층간절연막(5)의 모서리에서의 빛의 반사에 의한 패턴 불량이 발생하게 된다.

본 발명은 상기 종래기술의 문제점들을 해결하기 위하여 안출된 것으로써, 리소그래피 공정 및 식각 공정의 난이도를 경감시켜 공정의 수율 및 소자 특성의 안정화를 기할 수 있는 개선된 듀얼 대머신 공정의 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도1a 및 도1b는 듀얼 대머신 공정(Dual Damascene process)에 의해 형성된 금속 전극의 레이아웃 및 단면도,

도2a 내지 도2f는 종래기술에 의한 듀얼 대머신 공정을 나타내는 공정 단면도,

도3a 내지 도3f는 다른 종래기술에 의한 듀얼 대머신 공정을 나타내는 공정 단면도,

도4a 내지 도4h는 본 발명의 일실시예에 따른 듀얼 대머신 공정을 나타내는 공정 단면도.

* 도면의 주요 부분에 대한 부호의 명칭

1 : 소정공정이 완료된 구조물의 기판

2, 6 : 금속층

3, 5 : 층간절연막

4, 10 : 식각방지막

7, 8, 9 : 마스크패턴

상기 목적을 달성하기 위하여 본 발명은 반도체소자 제조방법에 있어서, 제1전도막 상에 제1절연막, 제1식각방지막, 제2층간절연막, 제2식각방지막을 차례로 적층하는 제1단계; 상기 제2식각방지막 상에 배선의 콘택 영역을 정의하는 제1마스크패턴을 형성하는 제2단계; 상기 제2식각방지막을 식각하고 상기 제1마스크패턴을 제거하는 제3단계; 상기 제3단계가 완료된 결과물 상에 배선이 형성될 영역을 정의하는 제2마스크패턴을 형성하는 제4단계; 상기 제4단계 수행에 의해 노출된 제2식각방지막과 제1식각방지막을 식각하는 제5단계; 상기 제5단계 수행에 의해 형성된 노출된 상기 제2층간절연막과 상기 제1층간절연막을 식각하는 제6단계; 및 상기 제6단계 수행에 의해 형성된 홀 내에 배선용 제2전도막을 매립하는 제7단계를 포함하여 이루어진다.

바람직하게, 상기 제1 및 제2 식각방지막은 질화막이거나 질산화막인 것으로 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

본 실시예에서는 더블 금속배선이 예로써 설명되고 있으나 하부의 금속층이 없는 상태에서 바로 실리콘기판에 금속배선이 형성될 때, 또는 금속배선이 아닌 다른 전도막의 콘택 및 배선 형성에도 본 발명은 적용될 수 있을 것이다.

도4a 내지 도4h는 본 발명의 일실시예에 따른 듀얼 대머신 공정을 보여주는 단면도이다.

도4a를 참조하면, 소정공정이 완료된 구조물의 기판(1) 상에 제1금속층(2)을 형성하고, 결과물 전면에 제1층간절연막(3), 제1식각방지막(4), 제2층간절연막(5) 및 제2식각방지막(10)을 차례로 형성하는데, 제2층간절연막(5)의 두께는 상부 금속전극의 두께에 의해 결정된다. 층간절연막들은 통상 산화막이 적용되므로 제1 및 제2 식각방지막은 상기 산화막과 식각선택비를 갖는 물질을 사용하면 된다.

이어서, 도4b를 참조하면, 리소그래피 공정에 의해 금속 콘택 영역을 정의하는, 즉 금속 콘택 영역이 오픈된 마스크패턴으로서 감광막패턴(7)을 상기 제2식각방지막(10) 상에 형성하고, 상기 제2식각방지막(10)을 식각한다.

이어서, 도4c와 같이 상기 감과막패턴(7)을 제거하고, 금속 전극이 형성될 영역을 정의하는 다른 감광막패턴(8)을 형성하고, 상기 강광막 패턴 및 상기 제2식각방지막을 식각마스크로하여 제2층간절연막(5)을 식각한다.

이어서, 도4d를 참조하면, 상기 감광막패턴(8)을 식각마스크로하여 노출된 제2식각방지막(10)과 제1식각방지막(4)을 식각한다.

이어서, 도4e를 참조하면, 상기 감광막패턴(8) 및 제1식각방지막(4)을 식각마스크로하여 제2층간절연막(5) 및 제1층간절연막(3)을 식각한다.

이어서, 도4f와 같이, 상기 감광막패턴(8)을 제거하고 그 결과물의 전면에 제2금속층(6)을 형성하고, 도4g와 같이 제2식각방지막이(10)이 드러나도록 CMP 공정이나 에치백 공정에 의해 금속 전극 영역에만 제1금속층(6)을 남김으로써, 듀얼 대머신 공정을 완성한다.

도4h는 도4f의 상태에서 상기 제2금속층(6)을 화학적기계적연마나 에치백을 실시할 때, 상기 제2식각방지막(10)도 모두 제거되도록, 즉 상기 제2층간절연막(5)이 드러날때까지 연마 또는 에치백을 실시한 것을 보여준다.

종래기술인 도2a 내지 도2f 및 도3a 내지 도3f와 본 발명에 의한 금속 전극 형성 방법인 도4a 내지 도4h를 비교해보면,

도2c에 도시된 종래기술에서는, 제2층간절연막(5)이 식각된 금속 콘택 영역에 형성되는 마스크패턴(감광막패턴)을 리도그래피 공정에 의해 제거해야 하는 문제점이 있다. 이는 금속 콘택 영역에 형성되는 마스크의 두께가 두꺼워지기 때문에 공정상 여러움을 가져온다. 다른 한편으로는 금속 콘택 영역에 인접한 지역에서 마스크패턴의 두께가 얇아지는 경우가 발생하여 금속 콘택이 형성되는 부분에 정의되는 금속 전극 영역의 크기를 조절하는데 어려움이 있다.

또한, 도3c에 도시된 종래 기술에서는 금속 콘택 영역을 정의하는 마스크패턴이 금속 전극 영역 내부에 형성되는데, 제2층간절연막(5)의 옆면을 따라 얇게 형성되어야 하는 문제점이 있다. 이는 소자의 크기가 작아짐에 따라 금속 전극과 금속 콘택의 겹침 정도에 작아지면 더욱 공정 난이도가 증가하는 문제점을 가지게 된다. 다른 한편으로는 제2층간절연막(5)의 모서리에서의 빛의 반사 등으로 인하여 금속 콘택 정의시에 패턴 불량이 발생할 수도 있다.

이에 반하여, 도4b 내지 도4c에 도시된 바와같이 본 발명의 일실시예에서는 제2식각방지막(10)을 얇게 형성할 수 있기 때문에, 제1c도에서 나타나는 공정의 난이도가 경감되게 된다. 한편 제2식각방지막(10)은 공정 진행상 반드시 새로운 식각방지막의 도입을 의미하지는 않는다. 왜나하면, 소자의 크기가 작아짐에 따라 리소그래피 공정의 난이도를 경감시키기 위해 도입되는 무반사막(ARC :Anti-Reflection Coating, Anti-Reflection Layer)을 제2식각 방지막으로 이용할 수 있기 때문이다. 무반사막으로 질산화막을 사용할 경우, 일반적으로 층간절연막으로 사용하는 산화막과의 식각 선택비를 조절하여 식각방지막으로 이용할 수 있는 것이다. 제2식각방지막으로는 전도막을 사용할 수도 있다. 금속막 등을 사용한 후 금속막의 연마 공정 등에서 같이 제거할 수 가 있기 때문이다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이 본 발명은 듀얼 대머신 공정에서 발생하는 리소그래피 공정 및 식각 공정의 난이도를 경감시켜 주어, 소자의 집적도 증가의 장애 요인을 완화시켜 줌으로써, 고집적 공정 및 고집적 소자 개발을 용이하게 해 준다.

또한, 전도성이 우수한 금속막의 채용을 용이하게 하여줌에 따라, 특성이 우수한 저비용 고부가가치 반도체소자 제조의 기반 기술로 이용될 수 있다.

Claims (7)

1. 제1전도막 상에 제1절연막, 제1식각방지막, 제2층간절연막, 제2식각방지막을 차례로 적층하는 제1단계;

   상기 제2식각방지막 상에 배선의 콘택 영역을 정의하는 제1마스크패턴을 형성하는 제2단계;

   상기 제2식각방지막을 식각하고 상기 제1마스크패턴을 제거하는 제3단계;

   상기 제3단계가 완료된 결과물 상에 배선이 형성될 영역을 정의하는 제2마스크패턴을 형성하는 제4단계;

   상기 제4단계 수행에 의해 노출된 제2층간절연막을 식각하는 제5단계;

   상기 제5단계 수행에 의해 노출된 제2식각방지막과 제1식각방지막을 식각하는 제6단계;

   상기 제6단계 수행에 의해 노출된 상기 제2층간절연막과 상기 제1층간절연막을 식각하는 제7단계; 및

   상기 제7단계 수행에 의해 형성된 홀 내에 배선용 제2전도막을 매립하는 제8단계

   를 포함하여 이루어진 반도체소자 제조방법.
2. 제1항에 있어서,

   상기 제1 및 제2 식각방지막은 질화막이거나 질산화막인 것으로 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서,

   상기 제2식각방지막은 전도막인 것으로 특징으로 하는 반도체소자 제조방법.
4. 제1항에 있어서,

   상기 제8단계는,

   상기 제7단계가 완료된 결과물의 전면에 상기 제2전도막을 증착하는 단계;

   상기 제2전도막을 상기 제2식각방지막이 드러나도록 화학적기계적연마 또는 에치백하는 단계로 이루어짐을 특징으로 반도체소자 제조방법.
5. 제3항에 있어서,

   상기 제8단계는,

   상기 제7단계가 완료된 결과물의 전면에 상기 제2전도막을 증착하는 단계;

   상기 제2전도막을 상기 제2층간절연막이 드러나도록 화학적기계적연마 또는 에치백하는 단계로 이루어짐을 특징으로 반도체소자 제조방법.
6. 제1항에 있어서,

   상기 제1 및 제2전도막은 금속막임을 특징으로 하는 반도체소자 제조방법.
7. 제1항에 있어서,

   상기 제1 및 제2 마스크패턴은 각각 제1 및 제2 감광막패턴이며,

   리소그래피 공정 여유도의 확보 또는 공정 단순화를 위하여 제2 감광막패턴의 두께를 얇게하여 제6단계 내지 제7단계 수행중에 상기 제2감광막패턴이 제거되도록 하는 것을 특징으로 하는 반도체소자 제조방법.