JPH0691199B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0691199B2 JPH0691199B2 JP32124988A JP32124988A JPH0691199B2 JP H0691199 B2 JPH0691199 B2 JP H0691199B2 JP 32124988 A JP32124988 A JP 32124988A JP 32124988 A JP32124988 A JP 32124988A JP H0691199 B2 JPH0691199 B2 JP H0691199B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- conductivity
- region
- gate electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にMOSトランジスタ
とバイポーラトランジスタをと含むBi−MOS型の半導体
集積回路に関する。
とバイポーラトランジスタをと含むBi−MOS型の半導体
集積回路に関する。
従来、MOSトランジスタの大きな入力インピーダンスと
バイポーラトランジスタの高い電流駆動能力とを併せも
つように、MOSトランジスタとバイポーラトランジスタ
とを一つの半導体チップに集積したBi−MOS型の半導体
集積回路が用いられてきた。
バイポーラトランジスタの高い電流駆動能力とを併せも
つように、MOSトランジスタとバイポーラトランジスタ
とを一つの半導体チップに集積したBi−MOS型の半導体
集積回路が用いられてきた。
従来のBi−MOS型半導体集積回路の多くは、バイポーラ
トランジスタとMOSトランジスタとは絶縁分離層で電気
的に絶縁された島領域にそれぞれ形成され、配線により
接続されていた。このため、チップ占有面積が大きくな
るという欠点があった。また、パイボーラトランジスタ
とMOSトランジスタのもつ特性の利点と欠点とはそのま
ま維持され、欠点の方が改善されないという問題もあっ
た。
トランジスタとMOSトランジスタとは絶縁分離層で電気
的に絶縁された島領域にそれぞれ形成され、配線により
接続されていた。このため、チップ占有面積が大きくな
るという欠点があった。また、パイボーラトランジスタ
とMOSトランジスタのもつ特性の利点と欠点とはそのま
ま維持され、欠点の方が改善されないという問題もあっ
た。
本発明の半導体集積回路は、半導体基板に形成された一
導電型埋込層と、前記半導体基板上に形成された逆導電
型半導体層と、前記埋込層に接触して前記逆導電型半導
体層内に設けられた逆導電型高濃度領域と、前記逆導電
型半導体層表面に絶縁膜を介して設けられたゲート電極
と、該ゲート電極の両側の下方の前記逆導電型半導体層
内に形成され一方の領域が前記逆導電型高濃度領域に接
触する二つの一導電型領域とを有し、前記ゲート電極と
その両側下方に存在する前記二つの一導電型領域とで構
成されるMOSトランジスタと、前記埋込層と前記逆導電
型高濃度領域と該逆導電型高濃度領域に接触する一導電
型領域とで構成されるバイポーラトランジスタとを含ん
で構成される。
導電型埋込層と、前記半導体基板上に形成された逆導電
型半導体層と、前記埋込層に接触して前記逆導電型半導
体層内に設けられた逆導電型高濃度領域と、前記逆導電
型半導体層表面に絶縁膜を介して設けられたゲート電極
と、該ゲート電極の両側の下方の前記逆導電型半導体層
内に形成され一方の領域が前記逆導電型高濃度領域に接
触する二つの一導電型領域とを有し、前記ゲート電極と
その両側下方に存在する前記二つの一導電型領域とで構
成されるMOSトランジスタと、前記埋込層と前記逆導電
型高濃度領域と該逆導電型高濃度領域に接触する一導電
型領域とで構成されるバイポーラトランジスタとを含ん
で構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の断面図である。
比抵抗10Ω・cmのＰ型シリコン基板１に濃度が５×1015
/cm3のＮ型拡散層２を形成し、その上に比抵抗１Ω・cm
のＰ型エピタキシャル層３を１μｍの厚さに形成する。
このエピタキシャル層３内にＮ型埋込層２に接触するＰ
型ベース領域４をイオン注入技術を用いて形成する。エ
ピタキシャル層３の表面に厚さ50nmのゲート酸化膜５を
形成し、その上にリンを1021cm-3以上含有する多結晶シ
リコンからなるゲート電極６を形成する。ゲート電極長
は１μｍである。このゲート電極６をマスクにしてヒ素
をイオン注入して接合深さが0.5μｍ、濃度が2021/cm3
以上のＮ型領域7,8を形成する。Ｎ型領域７はＰ型ベー
ス領域７と接触するように形成する。CVD法により膜厚
0.5μｍの層間絶縁膜９を堆積し、ホトリソグラフィに
よりコンタクト孔をあけ、膜厚１μｍのAl−１％Siで電
源電極10、出力取出し用の出力電極11を形成する。
/cm3のＮ型拡散層２を形成し、その上に比抵抗１Ω・cm
のＰ型エピタキシャル層３を１μｍの厚さに形成する。
このエピタキシャル層３内にＮ型埋込層２に接触するＰ
型ベース領域４をイオン注入技術を用いて形成する。エ
ピタキシャル層３の表面に厚さ50nmのゲート酸化膜５を
形成し、その上にリンを1021cm-3以上含有する多結晶シ
リコンからなるゲート電極６を形成する。ゲート電極長
は１μｍである。このゲート電極６をマスクにしてヒ素
をイオン注入して接合深さが0.5μｍ、濃度が2021/cm3
以上のＮ型領域7,8を形成する。Ｎ型領域７はＰ型ベー
ス領域７と接触するように形成する。CVD法により膜厚
0.5μｍの層間絶縁膜９を堆積し、ホトリソグラフィに
よりコンタクト孔をあけ、膜厚１μｍのAl−１％Siで電
源電極10、出力取出し用の出力電極11を形成する。
Ｎ型埋込層２とＰ型ベース領域４とＮ型領域７とでNPN
トランジスタが構成され、ゲート電極６とＮ型領域7,8
とでＮチャネルMOSトランジスタが構成される。
トランジスタが構成され、ゲート電極６とＮ型領域7,8
とでＮチャネルMOSトランジスタが構成される。
このようにしてMOSトランジスタにバイポーラトランジ
スタを組合せることができた。
スタを組合せることができた。
この組合せにり、MOSトランジスタのチャネル長が短く
なった時、MOSトランジスタの基板電流は非常に大きな
ものとなり、MOSトランジスタのもつ欠点が解消され、
しかも従来から有していた利点は維持される。
なった時、MOSトランジスタの基板電流は非常に大きな
ものとなり、MOSトランジスタのもつ欠点が解消され、
しかも従来から有していた利点は維持される。
以上説明したように、本発明は、MOSトランジスタのソ
ース領域と下方の埋込層との間にベース領域を設けるこ
とによりMOSトランジスタにバイポーラトランジスタを
組合せたので、高い入力インピーダンスと、大きい電流
駆動能力を有する能動素子を実現できるという効果があ
る。
ース領域と下方の埋込層との間にベース領域を設けるこ
とによりMOSトランジスタにバイポーラトランジスタを
組合せたので、高い入力インピーダンスと、大きい電流
駆動能力を有する能動素子を実現できるという効果があ
る。
また、バイポーラトランジスタのコレクタ（またはエミ
ッタ）とMOSトランジスタのドレインとを共用させてMOS
トランジスタとバイポーラトランジスタとを同一島領域
内に形成したので、絶縁分離層を必要とせず、占有面積
を大幅に低減でき、集積密度を向上できるという効果も
ある。
ッタ）とMOSトランジスタのドレインとを共用させてMOS
トランジスタとバイポーラトランジスタとを同一島領域
内に形成したので、絶縁分離層を必要とせず、占有面積
を大幅に低減でき、集積密度を向上できるという効果も
ある。
第１図は本発明の一実施例の断面図である。 １……Ｐ型シリコン基板、２……Ｎ型埋込層、３……Ｐ
型エピタキシャル層、４……Ｐ型ベース領域、５……ゲ
ート酸化膜、６……ゲート電極、7,8……Ｎ型領域、９
……層間絶縁膜、10……電源電極、11……出力電極。
型エピタキシャル層、４……Ｐ型ベース領域、５……ゲ
ート酸化膜、６……ゲート電極、7,8……Ｎ型領域、９
……層間絶縁膜、10……電源電極、11……出力電極。
Claims (1)
- 【請求項１】半導体基板に形成された一導電型埋込層
と、前記半導体基板上に形成された逆導電型半導体層
と、前記埋込層に接触して前記逆導電型半導体層内に設
けられた逆導電型高濃度領域と、前記逆導電型半導体層
表面に絶縁膜を介して設けられたゲート電極と、該ゲー
ト電極の両側の下方の前記逆導電型半導体層内に形成さ
れ一方の領域が前記逆導電型高濃度領域に接触する二つ
の一導電型領域とを有し、前記ゲート電極とその両側下
方に存在する前記二つの一導電型領域とで構成されるMO
Sトランジスタと、前記埋込層と前記逆導電型高濃度領
域と該逆導電型高濃度領域に接触する一導電型領域とで
構成されるバイポーラトランジスタとを含むことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124988A JPH0691199B2 (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32124988A JPH0691199B2 (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02164060A JPH02164060A (ja) | 1990-06-25 |
| JPH0691199B2 true JPH0691199B2 (ja) | 1994-11-14 |
Family
ID=18130473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32124988A Expired - Fee Related JPH0691199B2 (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691199B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100326236B1 (ko) * | 1998-12-30 | 2002-05-09 | 박종섭 | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 |
-
1988
- 1988-12-19 JP JP32124988A patent/JPH0691199B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02164060A (ja) | 1990-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| US5031020A (en) | Semiconductor device having two different active elements whose partial area is commonly used | |
| JPH0691199B2 (ja) | 半導体集積回路 | |
| US5008724A (en) | Semiconductor device | |
| JPS6230704B2 (ja) | ||
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH0235736A (ja) | 半導体装置 | |
| JPS61265859A (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2680846B2 (ja) | 半導体記憶装置 | |
| JP3158404B2 (ja) | 半導体装置の製造方法 | |
| JPH0432754Y2 (ja) | ||
| JP2968640B2 (ja) | 半導体装置 | |
| JP3040211B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0425711B2 (ja) | ||
| JPH05864B2 (ja) | ||
| KR20010068223A (ko) | 반도체소자 | |
| JPH079385Y2 (ja) | 半導体集積回路装置 | |
| JPH04267554A (ja) | ＢｉＭＯＳ半導体装置及びその製造方法 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPH0521446A (ja) | 半導体装置およびその製造方法 | |
| JPH0613394A (ja) | 半導体装置 | |
| JPS59186359A (ja) | 半導体装置 | |
| JPH0380565A (ja) | 半導体装置 | |
| JPS59189667A (ja) | 半導体装置の製造方法 | |
| JPH0241171B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |