JPH1027859A - Composite semiconductor device - Google Patents
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- JPH1027859A JPH1027859A JP17947596A JP17947596A JPH1027859A JP H1027859 A JPH1027859 A JP H1027859A JP 17947596 A JP17947596 A JP 17947596A JP 17947596 A JP17947596 A JP 17947596A JP H1027859 A JPH1027859 A JP H1027859A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、バイポーラトラ
ンジスタとＭＯＳトランジスタを一体に形成して構成さ
れる複合半導体素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a composite semiconductor device formed by integrally forming a bipolar transistor and a MOS transistor.
【０００２】[0002]
【従来の技術】半導体集積回路（ＬＳＩ）に用いられる
能動素子には、よく知られているように、バイポーラト
ランジスタとＭＯＳトランジスタとがある。バイポーラ
トランジスタは電流制御型、ＭＯＳトランジスタは電圧
制御型であって、素子構造及び製造プロセスが異なるか
ら、一般には両者が同時に集積されることはなく、ＭＯ
Ｓ型ＬＳＩ、バイポーラ型ＬＳＩとして構成される。特
殊な例として、ＭＯＳ型ＬＳＩのなかに、大電流駆動に
適したバイポーラトランジスタを組み込んだＢｉＭＯＳ
あるいはＢｉＣＭＯＳ構造と呼ばれるものがある。2. Description of the Related Art As well known, active elements used in a semiconductor integrated circuit (LSI) include a bipolar transistor and a MOS transistor. A bipolar transistor is a current control type, and a MOS transistor is a voltage control type. Since the element structure and the manufacturing process are different, in general, the two are not integrated at the same time.
It is configured as an S-type LSI or a bipolar type LSI. As a special case, a BiMOS incorporating a bipolar transistor suitable for driving large currents in a MOS LSI
Alternatively, there is a so-called BiCMOS structure.
【０００３】[0003]
【発明が解決しようとする課題】ＢｉＭＯＳあるいはＢ
ｉＣＭＯＳ構造は、ＭＯＳトランジスタとバイポーラト
ランジスタを集積しているとはいえ、これらは別々の素
子として別々の領域に形成される。従って構造も製造プ
ロセスも複雑になる。この発明は、使用目的に応じて切
替えてあるいは混合して使うことが可能なＭＯＳトラン
ジスタとバイポーラトランジスタとをそれらの素子領域
を共用して形成した複合半導体素子を提供することを目
的としている。SUMMARY OF THE INVENTION BiMOS or B
Although the iCMOS structure integrates MOS transistors and bipolar transistors, they are formed as separate elements in separate regions. Therefore, the structure and the manufacturing process are complicated. SUMMARY OF THE INVENTION It is an object of the present invention to provide a composite semiconductor device in which a MOS transistor and a bipolar transistor which can be switched or mixed according to the purpose of use are formed by sharing their device regions.
【０００４】[0004]
【課題を解決するための手段】この発明に係る複合半導
体素子は、第１導電型のエミッタ層，第２導電型のベー
ス層及び第１導電型のコレクタ層を有するバイポーラト
ランジスタと、前記エミッタ層及びコレクタ層をそれぞ
れソース層及びドレイン層とし、前記ベース層にゲート
絶縁膜を介してゲート電極が形成されたＭＯＳトランジ
スタとを有し、かつ前記エミッタ層兼ソース層から第１
の主電極端子、前記コレクタ層兼ドレイン層から第２の
主電極端子、前記ベース層から第１の制御端子をそれぞ
れ取り出し、前記ゲート電極を第２の制御端子とした４
端子構造を有することを特徴としている。According to the present invention, there is provided a composite semiconductor device comprising: a bipolar transistor having an emitter layer of a first conductivity type, a base layer of a second conductivity type, and a collector layer of a first conductivity type; A MOS transistor having a gate electrode formed on the base layer with a gate insulating film interposed therebetween, and a first layer from the emitter layer and the source layer.
The main electrode terminal, the second main electrode terminal from the collector layer / drain layer, and the first control terminal from the base layer were taken out, and the gate electrode was used as a second control terminal.
It has a terminal structure.
【０００５】この発明に係る複合半導体素子は、第１導
電型の半導体基板と、この基板の素子形成領域に他から
分離されて形成されたバイポーラトランジスタのコレク
タ層となる第２導電型ウェルと、この第２導電型ウェル
内に選択的に拡散形成された、前記バイポーラトランジ
スタのベース層兼ＭＯＳトランジスタのバルク層となる
第１導電型ウェルと、この第１導電型ウェルの端部表面
にゲート絶縁膜を介して形成されたゲート電極と、この
ゲート電極に自己整合されて形成された、前記第１導電
型ウェルの領域に含まれる第２導電型のエミッタ層兼ソ
ース層及び前記第２導電型ウェルの領域に重なる第２導
電型のコレクタコンタクト層兼ドレイン層とを有し、か
つ前記エミッタ層兼ソース層から第１の主電極端子、前
記コレクタコンタクト層兼ドレイン層から第２の主電極
端子、前記ベース層から第１の制御端子をそれぞれ取り
出し、前記ゲート電極を第２の制御端子とした４端子構
造を有することを特徴としている。A composite semiconductor device according to the present invention includes a semiconductor substrate of a first conductivity type, a second conductivity type well serving as a collector layer of a bipolar transistor formed separately from others in an element formation region of the substrate, A first conductivity type well selectively diffused and formed in the second conductivity type well and serving as a base layer of the bipolar transistor and a bulk layer of the MOS transistor; and a gate insulating material provided on an end surface of the first conductivity type well. A gate electrode formed through a film, a second conductive type emitter / source layer included in the region of the first conductive type well and formed in self alignment with the gate electrode, and the second conductive type A collector contact layer / drain layer of a second conductivity type overlapping a well region, and a first main electrode terminal from the emitter layer / source layer; The second main electrode terminal from coat layer and drain layer, is taken out respectively the first control terminal from said base layer is characterized by having a 4-terminal structure of the gate electrode and the second control terminal.
【０００６】この発明によると、ＭＯＳトランジスタと
バイポーラトランジスタとが素子領域を共用してコンパ
クトに形成された４端子構造の複合半導体素子が得られ
る。この複合半導体素子を用いてＬＳＩを作れば、複合
半導体素子は使用目的に応じてＭＯＳトランジスタ又は
バイポーラトランジスタとして切替えて使用することも
できるし、あるいは同時に使用することもでき、ＬＳＩ
の多用途化が可能である。例えば、高入力インピーダン
スが要求される回路では複合半導体素子をＭＯＳトラン
ジスタとして使用し、大きな電流駆動能力が要求される
バッファ等ではバイポーラトランジスタとして使用する
といった用い方ができる。According to the present invention, there is provided a composite semiconductor device having a four-terminal structure in which a MOS transistor and a bipolar transistor share an element region and are formed compactly. If an LSI is manufactured using this composite semiconductor device, the composite semiconductor device can be used by switching as a MOS transistor or a bipolar transistor according to the purpose of use, or can be used simultaneously.
Versatility is possible. For example, it is possible to use a composite semiconductor element as a MOS transistor in a circuit that requires a high input impedance, and use it as a bipolar transistor in a buffer or the like that requires a large current driving capability.
【０００７】[0007]
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１（ａ）（ｂ）は、この発明の
一実施例によるＬＳＩにおける複合半導体素子の構造を
示す平面図とそのＡ−Ａ′断面図である。図では金属配
線は省略している。この実施例では、第１導電型がｐ
型、第２導電型がｎ型である。ｐ-型シリコン基板１に
この実施例では、例えばＬＯＣＯＳ法による素子分離絶
縁膜２が形成され、この素子分離絶縁膜２で囲まれた素
子形成領域にｎ型ウェル３が形成されている。このｎ型
ウェル３は、ｎｐｎトランジスタのコレクタ層となる。Embodiments of the present invention will be described below with reference to the drawings. 1A and 1B are a plan view showing a structure of a composite semiconductor device in an LSI according to an embodiment of the present invention and a sectional view taken along the line AA '. In the figure, metal wiring is omitted. In this embodiment, the first conductivity type is p
The type and the second conductivity type are n-type. In this embodiment, an element isolation insulating film 2 is formed on a p − type silicon substrate 1 by, for example, a LOCOS method, and an n-type well 3 is formed in an element forming region surrounded by the element isolation insulating film 2. This n-type well 3 becomes a collector layer of the npn transistor.
【０００８】ｎ型ウェル３には、図の左側の素子分離絶
縁膜２に接する状態で選択的にｐ型ウェル４が拡散形成
されている。このｐ型ウェル４は、ｎｐｎトランジスタ
のベース層兼ｎチャネルＭＯＳトランジスタのバルク層
となる。このｐ型ウェル４の右側の端部上に、ゲート絶
縁膜５を介してゲート電極６が形成され、このゲート電
極６に自己整合されてｎ+型のエミッタ層兼ソース層
（以下、単にソース層という）７及びコレクタコンタク
ト層兼ドレイン層（以下、単にドレイン層という）８が
形成されている。ソース層７は、ｐ型ウェル４の領域内
に形成され、ドレイン層８はｐ型ウェル４の端部からｎ
型ウェル３の領域に重なるように形成されている。In the n-type well 3, a p-type well 4 is selectively formed by diffusion in contact with the element isolation insulating film 2 on the left side of FIG. The p-type well 4 serves as a base layer of the npn transistor and a bulk layer of the n-channel MOS transistor. A gate electrode 6 is formed on the right end of the p-type well 4 with a gate insulating film 5 interposed therebetween, and is self-aligned with the gate electrode 6 to form an n + -type emitter / source layer (hereinafter simply referred to as a source layer). 7) and a collector contact layer / drain layer (hereinafter simply referred to as a drain layer) 8 are formed. The source layer 7 is formed in the region of the p-type well 4, and the drain layer 8 is n
It is formed so as to overlap the region of the mold well 3.
【０００９】図１（ｂ）では、ＭＯＳトランジスタはＬ
ＤＤ（Lightly Doped Drain）構造とした例を示してい
る。この構造は、ゲート電極６をマスクとして浅く低濃
度のｎ型不純物をドープし、更にゲート電極６の側壁に
側壁絶縁膜１０を形成して深く高濃度のｎ型不純物をド
ープして得られる。ソース層７に隣接してｐ型ウェル４
にはｐ+型のベースコンタクト層９が形成されている。In FIG. 1B, the MOS transistor is L
An example of a DD (Lightly Doped Drain) structure is shown. This structure is obtained by doping a shallow, low-concentration n-type impurity using the gate electrode 6 as a mask, further forming a side wall insulating film 10 on the side wall of the gate electrode 6, and deeply doping a high-concentration n-type impurity. P-type well 4 adjacent to source layer 7
Is formed with ap + type base contact layer 9.
【００１０】ソース層７からは、エミッタ（Ｅ）兼ソー
ス（Ｓ）端子となる第１の主電極端子１１が取り出さ
れ、ドレイン層８からは、コレクタ（Ｃ）兼ドレイン
（Ｄ）端子となる第２の主電極端子１２が取り出され、
ベースコンタクト層９からは第１の制御端子であるベー
ス（Ｂ）端子１４が取り出され、ゲート電極６は第２の
制御端子であるゲート（Ｇ）端子１３となる。即ち、二
つの制御端子を有する４端子の複合半導体素子となる。A first main electrode terminal 11 serving as an emitter (E) / source (S) terminal is taken out from the source layer 7, and a collector (C) / drain (D) terminal is taken out from the drain layer 8. The second main electrode terminal 12 is taken out,
A base (B) terminal 14 as a first control terminal is taken out from the base contact layer 9, and the gate electrode 6 becomes a gate (G) terminal 13 as a second control terminal. That is, it becomes a four-terminal composite semiconductor device having two control terminals.
【００１１】図２（ａ）〜（ｄ）に、この実施例の複合
半導体素子の製造工程を示す。図２（ａ）に示すよう
に、ｐ-型シリコン基板１にＣＭＯＳ型ＬＳＩにおいて
周知の工程で、ｎ型ウェル３を形成し、ＬＯＣＯＳ法等
により素子分離絶縁膜２を形成する。次に、ｎ型ウェル
４内に選択的なイオン注入によってｐ型ウェル４を形成
する。FIGS. 2A to 2D show the steps of manufacturing the composite semiconductor device of this embodiment. As shown in FIG. 2A, an n-type well 3 is formed in a p - type silicon substrate 1 by a known process in a CMOS LSI, and an element isolation insulating film 2 is formed by a LOCOS method or the like. Next, the p-type well 4 is formed in the n-type well 4 by selective ion implantation.
【００１２】次に、図２（ｂ）に示すように、高温熱酸
化によりゲート絶縁膜５を形成し、この上に多結晶シリ
コン膜の堆積とパターニングによってゲート電極６を形
成する。そして、ゲート電極６をマスクとしてＰをイオ
ン注入して、低濃度で浅いｎ型層７ａ，８ａを形成す
る。続いて、ＣＶＤ絶縁膜を堆積しこれをＲＩＥ等によ
りエッチングして、図２（ｃ）に示すようにゲート電極
６の側壁に側壁絶縁膜１０を形成する。そして、ＭＯＳ
トランジスタのソース、ドレイン領域の外側にレジスト
等のマスク２１をパターン形成してＰをイオン注入し、
高濃度で深いｎ+型のソース層７及びドレイン層８を形
成する。Next, as shown in FIG. 2B, a gate insulating film 5 is formed by high-temperature thermal oxidation, and a gate electrode 6 is formed thereon by depositing and patterning a polycrystalline silicon film. Then, P ions are implanted using the gate electrode 6 as a mask to form low-concentration and shallow n-type layers 7a and 8a. Subsequently, a CVD insulating film is deposited and etched by RIE or the like to form a sidewall insulating film 10 on the sidewall of the gate electrode 6 as shown in FIG. And MOS
A mask 21 such as a resist is patterned outside the source and drain regions of the transistor, and P ions are implanted.
A high concentration and deep n + type source layer 7 and drain layer 8 are formed.
【００１３】その後マスク２１を除去して、改めてマス
ク（図示しない）をパターン形成し、Ｂをイオン注入し
て、図２（ｄ）に示すように、ソース層７に隣接するｐ
型ウェル層４内にｐ+型のベースコンタクト層９を形成
する。その後、全体にＣＶＤ絶縁膜２２を堆積し、これ
にコンタクト孔を開けて、Ａｌ膜により各電極端子１１
〜１４を形成して完成する。ゲート端子１３となるＡｌ
膜は、素子領域の外でゲート電極６にコンタクトさせる
ので、図２（ｄ）の断面には示していない。After that, the mask 21 is removed, a mask (not shown) is patterned again, and B is ion-implanted to form a p-layer adjacent to the source layer 7 as shown in FIG.
A p + -type base contact layer 9 is formed in the mold well layer 4. Thereafter, a CVD insulating film 22 is deposited on the entire surface, a contact hole is formed in the CVD insulating film 22, and each electrode terminal 11 is formed of an Al film.
To 14 are completed. Al to be the gate terminal 13
Since the film contacts the gate electrode 6 outside the element region, it is not shown in the cross section of FIG.
【００１４】この実施例による複合半導体素子は、その
基本構造を示すと図３のように、ｎｐｎトランジスタの
ベース層にＭＯＳ構造のゲート電極を形成して、ｎ型エ
ミッタ及びコレクタをそれぞれソース及びドレインとし
て共用したものとなる。これを等価回路で示すと、図４
に示すように、ｎｐｎトランジスタＱ１とｎチャネルＭ
ＯＳトランジスタＱ２とが併設された４端子素子とな
る。FIG. 3 shows the basic structure of the composite semiconductor device according to this embodiment. As shown in FIG. 3, a gate electrode having a MOS structure is formed on a base layer of an npn transistor, and an n-type emitter and a collector are connected to a source and a drain, respectively. Will be shared. If this is shown by an equivalent circuit, FIG.
As shown in the figure, an npn transistor Q1 and an n-channel M
This is a four-terminal element provided with the OS transistor Q2.
【００１５】図５（ａ）〜（ｃ）は、この実施例の複合
半導体素子の使用態様例を示している。図５（ａ）は、
コレクタ兼ドレイン端子を負荷抵抗Ｒを介して電源ＶDD
に接続し、ベース端子を接地し、ゲート端子を信号入力
端子ＶINとして用いた例、即ちＭＯＳトランジスタＱ２
のみを使用した例である。図５（ｂ）は、ゲート端子を
接地（又は開放）し、ベース端子を信号入力端子ＶINと
して用いた例、即ちバイポーラトランジスタＱ１のみを
使用した例である。図５（ｃ）は、ゲート端子，ベース
端子をそれぞれ信号入力端子ＶIN1 ，ＶIN2 として用い
た例、即ちＭＯＳトランジスタＱ２とバイポーラトラン
ジスタＱ１を同時に使用した例である。FIGS. 5A to 5C show an example of usage of the composite semiconductor device of this embodiment. FIG. 5 (a)
The collector / drain terminal is connected to the power supply VDD via the load resistor R.
, The base terminal is grounded, and the gate terminal is used as the signal input terminal VIN, ie, the MOS transistor Q2
This is an example using only. FIG. 5B shows an example in which the gate terminal is grounded (or opened) and the base terminal is used as the signal input terminal VIN, that is, an example in which only the bipolar transistor Q1 is used. FIG. 5C shows an example in which a gate terminal and a base terminal are used as signal input terminals VIN1 and VIN2, respectively, that is, an example in which a MOS transistor Q2 and a bipolar transistor Q1 are used simultaneously.
【００１６】以上のようにこの実施例によれば、ＭＯＳ
トランジスタとバイポーラトランジスタとをそれらの素
子領域を共用して小さい面積に一体に集積形成した複合
半導体素子が得られる。ＭＯＳトランジスタとバイポー
ラトランジスタとは使用目的に応じて切替えて、あるい
は同時に使用することができるから、ＬＳＩの多用途化
が図られる。図２の説明から明らかなように、製造プロ
セスは基本的にＭＯＳＬＳＩのプロセスを利用すること
ができ、僅かなプロセスの追加で実現することができ
る。As described above, according to this embodiment, the MOS
A composite semiconductor device in which a transistor and a bipolar transistor are integrally formed in a small area by sharing their device regions can be obtained. Since the MOS transistor and the bipolar transistor can be switched according to the purpose of use or can be used at the same time, versatility of the LSI is achieved. As is clear from the description of FIG. 2, the manufacturing process can basically use a MOS LSI process, and can be realized by adding a few processes.
【００１７】図６は、第１導電型をｎ型、第２導電型を
ｐ型として、各部の導電型を先の実施例と逆にした実施
例の複合半導体素子について、図１（ｂ）に対応させて
示した断面図である。図１とは互いに逆導電型で対応す
る部分を含めて、図１と同じ符号を付して詳細な説明を
省くが、これによりｐチャネルＭＯＳトランジスタとｐ
ｎｐトランジスタとを一体化した複合半導体素子が得ら
れる。また図１の複合半導体素子と図６の複合半導体素
子を同じ半導体基板に集積すれば、コンプリメンタリー
回路を構成することができる。FIG. 6 shows a composite semiconductor device of an embodiment in which the first conductivity type is n-type and the second conductivity type is p-type, and the conductivity type of each part is reversed from that of the previous embodiment. FIG. 3 is a cross-sectional view corresponding to FIG. The same reference numerals as those in FIG. 1 denote the same parts as those in FIG. 1 including portions corresponding to the opposite conductivity types, and a detailed description thereof will be omitted.
A composite semiconductor element in which the np transistor is integrated is obtained. Further, if the composite semiconductor device of FIG. 1 and the composite semiconductor device of FIG. 6 are integrated on the same semiconductor substrate, a complementary circuit can be formed.
【００１８】ここまでの実施例は、主としてＭＯＳ型Ｌ
ＳＩのプロセスを踏襲した場合を説明したが、バイポー
ラ型ＬＳＩのプロセスを主体にしてこの発明の複合半導
体素子を作ることもできる。The embodiment described so far mainly uses the MOS type L
Although the case of following the process of SI has been described, the composite semiconductor device of the present invention can also be manufactured mainly by the process of bipolar LSI.
【００１９】図７は、バイポーラ型ＬＳＩのプロセスを
利用した実施例の複合半導体素子の断面図である。この
実施例では、ｐ-型シリコン基板３１の素子形成領域に
ｎ+型埋め込み層３２を形成した後、ｎ型層３３をエピ
タキシャル成長させたウェハを用いて、基板３１に達す
る深さの素子分離絶縁膜３４を形成して、素子分離を行
っている。そして素子形成領域のｎ型層３３に、先の実
施例と同様に、バイポーラトランジスタのベース層兼Ｍ
ＯＳトランジスタのバルク層となるｐ型ウェル３５が形
成される。FIG. 7 is a sectional view of a composite semiconductor device according to an embodiment utilizing a bipolar LSI process. In this embodiment, an n + -type buried layer 32 is formed in an element formation region of a p − -type silicon substrate 31, and then an n-type layer 33 is epitaxially grown on a wafer, and an element isolation insulating layer having a depth reaching the substrate 31 is used. A film 34 is formed to perform element isolation. Then, as in the previous embodiment, the n-type layer 33 in the element formation region has the base layer M
A p-type well 35 serving as a bulk layer of the OS transistor is formed.
【００２０】ｐ型ウェル３５の一方の端部上にはゲート
絶縁膜３６を介してゲート電極３７が形成され、ゲート
電極３７を挟んでｎ+型のソース層３８及びドレイン層
３９が形成され、ソース層３８に隣接する位置にはｐ+
型のベースコンタクト層４１が形成される。ｎ型層３３
のドレイン層３９と重なる位置には、予めｎ+型埋め込
み層３２に達する深さのｎ+型コレクタ取り出し層４０
が形成される。これにより、ｎチャネルＭＯＳトランジ
スタとｎｐｎトランジスタを一体に集積した４端子型の
複合素子が得られる。On one end of the p-type well 35, a gate electrode 37 is formed via a gate insulating film 36, and an n + type source layer 38 and a drain layer 39 are formed with the gate electrode 37 interposed therebetween. At the position adjacent to the source layer 38, p +
A mold base contact layer 41 is formed. n-type layer 33
Of the n + -type collector extraction layer 40 having a depth reaching the n + -type buried layer 32 in advance at a position overlapping with the drain layer 39 of FIG.
Is formed. As a result, a four-terminal composite element in which the n-channel MOS transistor and the npn transistor are integrated integrally is obtained.
【００２１】この実施例によると、主要部にバイポーラ
ＬＳＩプロセスを用いているため、バイポーラトランジ
スタの特性が優れたものとなる。その他、先の実施例と
同様の効果が得られる。この発明は上記実施例に限られ
ず、その趣旨を逸脱しない範囲で種々変形して実施する
ことが可能である。According to this embodiment, the characteristics of the bipolar transistor are improved because the main part uses the bipolar LSI process. In addition, the same effects as in the previous embodiment can be obtained. The present invention is not limited to the above-described embodiment, and can be variously modified and implemented without departing from the spirit thereof.
【００２２】[0022]
【発明の効果】以上述べたようにこの発明によれば、Ｍ
ＯＳトランジスタとバイポーラトランジスタとが素子領
域を共用してコンパクトに形成された４端子の複合半導
体素子が得られる。この複合半導体素子を用いてＬＳＩ
を作れば、複合半導体素子は使用目的に応じてＭＯＳト
ランジスタ又はバイポーラトランジスタとして切替えて
使用することもできるし、あるいは同時に使用すること
もでき、ＬＳＩの多用途化が可能となる。As described above, according to the present invention, M
An OS transistor and a bipolar transistor share an element region, thereby obtaining a compact four-terminal composite semiconductor element. LSI using this composite semiconductor device
In this case, the composite semiconductor element can be switched and used as a MOS transistor or a bipolar transistor according to the purpose of use, or can be used at the same time, which enables versatility of the LSI.
【図１】 この発明の一実施例による複合半導体素子の
構造を示す。FIG. 1 shows a structure of a composite semiconductor device according to one embodiment of the present invention.
【図２】 同実施例による複合半導体素子の製造工程を
示す。FIG. 2 shows a manufacturing process of the composite semiconductor device according to the embodiment.
【図３】 同実施例による複合半導体素子の等価構造を
示す。FIG. 3 shows an equivalent structure of the composite semiconductor device according to the embodiment.
【図４】 同実施例による複合半導体素子の等価回路を
示す。FIG. 4 shows an equivalent circuit of the composite semiconductor device according to the embodiment.
【図５】 同実施例による複合半導体素子の使用態様例
を示す。FIG. 5 shows a usage example of the composite semiconductor device according to the embodiment.
【図６】 他の実施例による複合半導体素子の構造を示
す。FIG. 6 shows a structure of a composite semiconductor device according to another embodiment.
【図７】 他の実施例による複合半導体素子の構造を示
す。FIG. 7 shows a structure of a composite semiconductor device according to another embodiment.
１…ｐ-型シリコン基板、２…素子分離絶縁膜、３…ｎ
型ウェル、４…ｐ型ウェル（ベース層兼バルク層）、５
…ゲート絶縁膜、６…ゲート電極、７…ｎ+型エミッタ
層兼ソース層、８…ｎ+型コレクタ層兼ドレイン層、９
…ｐ+型ベースコンタクト層、１０…側壁絶縁膜、１１
…第１の主電極端子、１２…第２の主電極端子、１３…
ゲート端子（第２の制御端子）、１４…ベース端子（第
１の制御端子）。1 ... p - type silicon substrate, 2 ... element isolation insulating film, 3 ... n
Type well, 4 ... p type well (base layer and bulk layer), 5
... gate insulating film, 6 ... gate electrode, 7 ... n + type emitter layer and source layer, 8 ... n + type collector layer and drain layer, 9
... p + -type base contact layer, 10 ... sidewall insulating film, 11
... first main electrode terminal, 12 ... second main electrode terminal, 13 ...
Gate terminal (second control terminal), 14... Base terminal (first control terminal).
Claims (2)
ベース層及び第１導電型のコレクタ層を有するバイポー
ラトランジスタと、 前記エミッタ層及びコレクタ層をそれぞれソース層及び
ドレイン層とし、前記ベース層にゲート絶縁膜を介して
ゲート電極が形成されたＭＯＳトランジスタとを有し、
かつ前記エミッタ層兼ソース層から第１の主電極端子、
前記コレクタ層兼ドレイン層から第２の主電極端子、前
記ベース層から第１の制御端子をそれぞれ取り出し、前
記ゲート電極を第２の制御端子とした４端子構造を有す
ることを特徴とする複合半導体素子。A bipolar transistor having an emitter layer of a first conductivity type, a base layer of a second conductivity type, and a collector layer of the first conductivity type, wherein the emitter layer and the collector layer are a source layer and a drain layer, respectively. A MOS transistor having a gate electrode formed on a base layer via a gate insulating film;
A first main electrode terminal from the emitter layer and the source layer;
A composite semiconductor having a four-terminal structure in which a second main electrode terminal is taken out from the collector / drain layer and a first control terminal is taken out from the base layer, and the gate electrode is used as a second control terminal. element.
バイポーラトランジスタのコレクタ層となる第２導電型
ウェルと、 この第２導電型ウェル内に選択的に拡散形成された、前
記バイポーラトランジスタのベース層兼ＭＯＳトランジ
スタのバルク層となる第１導電型ウェルと、 この第１導電型ウェルの端部表面にゲート絶縁膜を介し
て形成されたゲート電極と、 このゲート電極をマスクとして不純物をドープして形成
された、前記第１導電型ウェルの領域に含まれる第２導
電型のエミッタ層兼ソース層及び前記第２導電型ウェル
の領域に重なる第２導電型のコレクタコンタクト層兼ド
レイン層とを有し、かつ前記エミッタ層兼ソース層から
第１の主電極端子、前記コレクタコンタクト層兼ドレイ
ン層から第２の主電極端子、前記ベース層から第１の制
御端子をそれぞれ取り出し、前記ゲート電極を第２の制
御端子とした４端子構造を有することを特徴とする複合
半導体素子。2. A semiconductor substrate of a first conductivity type; a second conductivity type well serving as a collector layer of a bipolar transistor formed separately from others in an element formation region of the substrate; A first conductivity type well that is selectively diffused and formed as a base layer of the bipolar transistor and a bulk layer of the MOS transistor; and formed on the end surface of the first conductivity type well via a gate insulating film. A gate electrode; and a second conductive type emitter / source layer included in the first conductive type well region and the second conductive type well region, which are formed by doping impurities using the gate electrode as a mask. A collector contact layer / drain layer of an overlapping second conductivity type; and a first main electrode terminal, a collector contact layer / drain from the emitter layer / source layer. The second main electrode terminal from emission layer is taken out respectively the first control terminal from the base layer, the composite semiconductor device characterized by having a 4-terminal structure of the gate electrode and the second control terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947596A JPH1027859A (en) | 1996-07-09 | 1996-07-09 | Composite semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17947596A JPH1027859A (en) | 1996-07-09 | 1996-07-09 | Composite semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027859A true JPH1027859A (en) | 1998-01-27 |
Family
ID=16066504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17947596A Pending JPH1027859A (en) | 1996-07-09 | 1996-07-09 | Composite semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027859A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031709A (en) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | Semiconductor device and method for manufacturing the same |
| JPWO2004088750A1 (en) * | 2003-03-31 | 2006-07-06 | 財団法人大阪産業振興機構 | Lateral bipolar CMOS integrated circuit |
| US9318548B2 (en) | 2014-09-12 | 2016-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017505530A (en) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | Dual mode transistor |
-
1996
- 1996-07-09 JP JP17947596A patent/JPH1027859A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031709A (en) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | Semiconductor device and method for manufacturing the same |
| JPWO2004088750A1 (en) * | 2003-03-31 | 2006-07-06 | 財団法人大阪産業振興機構 | Lateral bipolar CMOS integrated circuit |
| JP4691624B2 (en) * | 2003-03-31 | 2011-06-01 | 学校法人近畿大学 | Lateral bipolar CMOS integrated circuit |
| JP2017505530A (en) * | 2013-11-27 | 2017-02-16 | クアルコム，インコーポレイテッド | Dual mode transistor |
| US9318548B2 (en) | 2014-09-12 | 2016-04-19 | Kabushiki Kaisha Toshiba | Semiconductor device |
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