JPH10261944A - データ信号切換装置 - Google Patents
データ信号切換装置Info
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- JPH10261944A JPH10261944A JP31078697A JP31078697A JPH10261944A JP H10261944 A JPH10261944 A JP H10261944A JP 31078697 A JP31078697 A JP 31078697A JP 31078697 A JP31078697 A JP 31078697A JP H10261944 A JPH10261944 A JP H10261944A
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Electronic Switches (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】 冗長信号間の無瞬断切り換え用の方法及び装
置の提供。 【解決手段】 データパルス列セット間の切り換えを行
うデータ信号切換装置１３０が、クロックパルス列及び
同期パルス列からなるデータパルス列セットを複数のデ
ータパルス列セットから選択するマルチプレクサ２０２
と、選択されたクロックパルス列からパルスを選択的に
間引く第１のパルス間引き手段２０４と、位相検出器２
０８と、フィルタ２１０と、制御発振器２１２と、制御
発振器の出力パルス列からパルスを選択的に間引く第２
のパルス間引き手段２０６と、制御発振器パルス列の各
Ｎ個のパルスごとに１個のパルスを出力するＮ分割手段
２１４と、パルス位相整合器２１６と、からなり、パル
ス位相整合器２１６がマルチプレクサ２０２出力パルス
とＮ分割手段２１４の出力パルスとの位相差を感知しそ
の差が小さくなるまでこれらパルス間引き手段によりパ
ルスの間引きを行う。
置の提供。 【解決手段】 データパルス列セット間の切り換えを行
うデータ信号切換装置１３０が、クロックパルス列及び
同期パルス列からなるデータパルス列セットを複数のデ
ータパルス列セットから選択するマルチプレクサ２０２
と、選択されたクロックパルス列からパルスを選択的に
間引く第１のパルス間引き手段２０４と、位相検出器２
０８と、フィルタ２１０と、制御発振器２１２と、制御
発振器の出力パルス列からパルスを選択的に間引く第２
のパルス間引き手段２０６と、制御発振器パルス列の各
Ｎ個のパルスごとに１個のパルスを出力するＮ分割手段
２１４と、パルス位相整合器２１６と、からなり、パル
ス位相整合器２１６がマルチプレクサ２０２出力パルス
とＮ分割手段２１４の出力パルスとの位相差を感知しそ
の差が小さくなるまでこれらパルス間引き手段によりパ
ルスの間引きを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長タイミング信
号を有するシステムに関し、特に異なる位相位置を有す
るクロック信号及び同期信号の冗長セット間の精密な切
り換え、特に非同期転送モード（ＡＴＭ）システムにお
ける冗長なクロック信号及び同期信号間の切り換えを行
う方法及び装置に関する。
号を有するシステムに関し、特に異なる位相位置を有す
るクロック信号及び同期信号の冗長セット間の精密な切
り換え、特に非同期転送モード（ＡＴＭ）システムにお
ける冗長なクロック信号及び同期信号間の切り換えを行
う方法及び装置に関する。
【０００２】
【従来の技術】規模の大きいＡＴＭシステムでは、アベ
イラビリティに関する電気通信業界の規格において、重
要なタイミング信号の冗長セットを用いることが要求さ
れる。ＡＴＭシステムについては、これら重要なシステ
ムとは、データクロック信号（以下簡単に、クロック信
号とも称する）及びデータ同期（ＳＹＮＣ）信号（同期
信号）である。これらの信号は、周波数及びデューティ
サイクルについて厳格な要件があるだけでなく、位相互
に緊密な時間関係を有する。
イラビリティに関する電気通信業界の規格において、重
要なタイミング信号の冗長セットを用いることが要求さ
れる。ＡＴＭシステムについては、これら重要なシステ
ムとは、データクロック信号（以下簡単に、クロック信
号とも称する）及びデータ同期（ＳＹＮＣ）信号（同期
信号）である。これらの信号は、周波数及びデューティ
サイクルについて厳格な要件があるだけでなく、位相互
に緊密な時間関係を有する。
【０００３】これらのタイミング要件が守られないと、
データ誤り（データエラー）又はデータ伝送の中断（本
技術分野では、瞬断、と称する）をもたらすことにな
る。この用語を用いると、完全な切り換えは、データエ
ラーなし、又は「無瞬断」である、と表現できる。この
ようなシステムの一例として、米国ルーセント・テクノ
ロジー社（Lucent Technologies） のＡＴＭスイッチ
（the GCNS-2000, ReleaseII of the Globe View 200
0）がある。
データ誤り（データエラー）又はデータ伝送の中断（本
技術分野では、瞬断、と称する）をもたらすことにな
る。この用語を用いると、完全な切り換えは、データエ
ラーなし、又は「無瞬断」である、と表現できる。この
ようなシステムの一例として、米国ルーセント・テクノ
ロジー社（Lucent Technologies） のＡＴＭスイッチ
（the GCNS-2000, ReleaseII of the Globe View 200
0）がある。
【０００４】このようなシステムの機能に対しては無瞬
断のクロック信号及び同期信号の供給が極めて重要であ
るので、故障又はルーチンのオンライン保守点検によっ
て生じるクロック信号及び同期信号の別のセットへの切
り換えの間、クロック信号及び同期信号の無瞬断供給を
確保する必要がある。
断のクロック信号及び同期信号の供給が極めて重要であ
るので、故障又はルーチンのオンライン保守点検によっ
て生じるクロック信号及び同期信号の別のセットへの切
り換えの間、クロック信号及び同期信号の無瞬断供給を
確保する必要がある。
【０００５】
【発明が解決しようとする課題】このような冗長分を含
むシステムにおいては通常、クロック信号及び同期信号
の２重又は複数のセットがシステム内の異なる経路を介
して分配される。故障の場合に別の信号セットのうちの
１個のセットへの切り換えが即座に行われるように、シ
ステム内の無数の箇所に交叉接続部が設けられている。
異なる経路を介しているため、信号セットが異なるとそ
れぞれの切り換わり時間が異なる。
むシステムにおいては通常、クロック信号及び同期信号
の２重又は複数のセットがシステム内の異なる経路を介
して分配される。故障の場合に別の信号セットのうちの
１個のセットへの切り換えが即座に行われるように、シ
ステム内の無数の箇所に交叉接続部が設けられている。
異なる経路を介しているため、信号セットが異なるとそ
れぞれの切り換わり時間が異なる。
【０００６】信号セット間の単純な切り換えで不可避的
に位相跳躍が発生し、このことが更に、計数瞬断及び／
又は転送瞬断を生じさせることになる。タイミング信号
を精密に分配する在来の手段は、分配すべき信号を位相
同期ループ（以下簡単に、ＰＬＬとも称する）内で生成
することであり、分配すべく選択された信号がこのルー
プの入力となる。ＰＬＬは、個々の短命なエラーによっ
て少々機能が害されはするが、それにも拘わらず間隙の
ない出力信号を生成する。
に位相跳躍が発生し、このことが更に、計数瞬断及び／
又は転送瞬断を生じさせることになる。タイミング信号
を精密に分配する在来の手段は、分配すべき信号を位相
同期ループ（以下簡単に、ＰＬＬとも称する）内で生成
することであり、分配すべく選択された信号がこのルー
プの入力となる。ＰＬＬは、個々の短命なエラーによっ
て少々機能が害されはするが、それにも拘わらず間隙の
ない出力信号を生成する。
【０００７】もしＰＬＬにおいてある１個の入力信号か
ら、別の類似信号で周波数は同一であるが位相位置の異
なる信号への切り換えが行われる場合、位相跳躍（ジャ
ンプ）は防止される。しかし、得られる結果は、その代
わり、新しい入力信号の位相位置の過渡発振が長くな
る。新しい位相位置のこの発振は有利なデータセットア
ップ条件を示し、瞬断が発生する。クロックパルス列は
これらの種類の瞬断に特に敏感であり、位相におけるこ
の種の変化は避けるべきである。
ら、別の類似信号で周波数は同一であるが位相位置の異
なる信号への切り換えが行われる場合、位相跳躍（ジャ
ンプ）は防止される。しかし、得られる結果は、その代
わり、新しい入力信号の位相位置の過渡発振が長くな
る。新しい位相位置のこの発振は有利なデータセットア
ップ条件を示し、瞬断が発生する。クロックパルス列は
これらの種類の瞬断に特に敏感であり、位相におけるこ
の種の変化は避けるべきである。
【０００８】同期型の電気通信システムについての記述
が米国特許第５,４７５,７１９号（issued to Guertle
r,et al.） にある。そのシステムのタイミング要件
は、ＡＴＭ（非同期モード）システムの場合の要件ほど
厳しくない。更に、それらの同期型システムは単一の分
配回線を用いるので、ＡＴＭシステムの切り換え問題を
解決できない構成である。
が米国特許第５,４７５,７１９号（issued to Guertle
r,et al.） にある。そのシステムのタイミング要件
は、ＡＴＭ（非同期モード）システムの場合の要件ほど
厳しくない。更に、それらの同期型システムは単一の分
配回線を用いるので、ＡＴＭシステムの切り換え問題を
解決できない構成である。
【０００９】したがって、本発明の１つの目的は、冗長
信号セット間の、予定された切り換えの際にクロック信
号及び同期信号の、信頼性ある無瞬断分配を提供するこ
とにある。
信号セット間の、予定された切り換えの際にクロック信
号及び同期信号の、信頼性ある無瞬断分配を提供するこ
とにある。
【００１０】更に本発明の別の１つの目的は、冗長信号
セット間の、故障に起因する予定されていない切り換え
の際にクロック信号及び同期信号の、信頼性ある無瞬断
分配を提供することにある。
セット間の、故障に起因する予定されていない切り換え
の際にクロック信号及び同期信号の、信頼性ある無瞬断
分配を提供することにある。
【００１１】
【課題を解決するための手段】簡単には、本発明によれ
ば上記の目的が、基準クロックパルス列信号（又は簡単
に、基準クロックパルス列、又は基準クロック）間の切
り換えを行うマルチプレクサを有する位相同期ループ
（ＰＬＬ）回路を設けることによって達成される。ＰＬ
Ｌ回路の特性は、制御発振器（制御によって発振周波数
を変化させる発振器）がその基準入力パルス列の変化に
極めて遅く応答するように選択される。この応答が遅い
ことによって、極めて安定したクロックパルス出力が得
られるが、第２の基準入力パルス列へ急速に変化するこ
とがない。
ば上記の目的が、基準クロックパルス列信号（又は簡単
に、基準クロックパルス列、又は基準クロック）間の切
り換えを行うマルチプレクサを有する位相同期ループ
（ＰＬＬ）回路を設けることによって達成される。ＰＬ
Ｌ回路の特性は、制御発振器（制御によって発振周波数
を変化させる発振器）がその基準入力パルス列の変化に
極めて遅く応答するように選択される。この応答が遅い
ことによって、極めて安定したクロックパルス出力が得
られるが、第２の基準入力パルス列へ急速に変化するこ
とがない。
【００１２】本発明のＰＬＬの応答性を改善するため
に、基準入力パルス列と制御発振器クロック出力パルス
列との一致、すなわち同期、の状態を点検するためのパ
ルス同期検出器を追加する。
に、基準入力パルス列と制御発振器クロック出力パルス
列との一致、すなわち同期、の状態を点検するためのパ
ルス同期検出器を追加する。
【００１３】もし入力パルス列と出力パルス列との間の
同期ずれが１サイクルを超える場合、位相検出器によっ
て感知されたエラーを強調するために、２種類のパルス
抑止手段を用い、基準入力パルスを１個以上間引いてエ
ラー電圧を強調し制御発振器出力パルスの周波数を減少
させ（すなわちパルスを減速し）、又は１個以上の制御
発振器出力パルスを間引いてエラー電圧を強調し制御発
振器出力パルスの周波数を増大させる（すなわちパルス
を増速する）。
同期ずれが１サイクルを超える場合、位相検出器によっ
て感知されたエラーを強調するために、２種類のパルス
抑止手段を用い、基準入力パルスを１個以上間引いてエ
ラー電圧を強調し制御発振器出力パルスの周波数を減少
させ（すなわちパルスを減速し）、又は１個以上の制御
発振器出力パルスを間引いてエラー電圧を強調し制御発
振器出力パルスの周波数を増大させる（すなわちパルス
を増速する）。
【００１４】同期ずれが１サイクル以内になると、いず
れのパルス阻止手段も起動停止され、パルスは阻止され
ず全て通過し、正常のＰＬＬ動作が行われる。このよう
にして、変化に応答性がよく且つ変化の遅いＰＬＬが得
られる。本無瞬断切換装置は、次の同期パルスの状態に
なるまで、基準パルス列間の切換を禁止することによっ
て、この、高い応答性と安定性とを有するＰＬＬ回路を
完全利用するように構成されている。
れのパルス阻止手段も起動停止され、パルスは阻止され
ず全て通過し、正常のＰＬＬ動作が行われる。このよう
にして、変化に応答性がよく且つ変化の遅いＰＬＬが得
られる。本無瞬断切換装置は、次の同期パルスの状態に
なるまで、基準パルス列間の切換を禁止することによっ
て、この、高い応答性と安定性とを有するＰＬＬ回路を
完全利用するように構成されている。
【００１５】この手法で、安定したクロックパルス列が
実現され、この安定したクロックパルス列から導出され
た安定した同期パルス列が達成され、この禁止回路によ
って同期パルス間に、固定個数の安定クロックパルスが
保証される。
実現され、この安定したクロックパルス列から導出され
た安定した同期パルス列が達成され、この禁止回路によ
って同期パルス間に、固定個数の安定クロックパルスが
保証される。
【００１６】
【発明の実施の形態】図１に、ＡＴＭシステム１００を
示す。ＡＴＭシステム１００は２重冗長である。そして
２個の同等な系、すなわち系０及び系１から構成され
る。ＡＴＭシステム１００は「熱予備」構成の一例であ
る。ここに、熱予備（ホットスペア）とは、いずれの系
も又いずれの系のいずれの構成モジュールも、必要とさ
れるシステム機能の動作に必要な全エネルギーの供給を
受けていて、いつでもすぐその動作を行うことのできる
ような待機冗長状態にあることを意味する。
示す。ＡＴＭシステム１００は２重冗長である。そして
２個の同等な系、すなわち系０及び系１から構成され
る。ＡＴＭシステム１００は「熱予備」構成の一例であ
る。ここに、熱予備（ホットスペア）とは、いずれの系
も又いずれの系のいずれの構成モジュールも、必要とさ
れるシステム機能の動作に必要な全エネルギーの供給を
受けていて、いつでもすぐその動作を行うことのできる
ような待機冗長状態にあることを意味する。
【００１７】本発明においては、関心対象のシステム機
能は、平常の、予定された保守又は故障回避作業であ
る。
能は、平常の、予定された保守又は故障回避作業であ
る。
【００１８】ＡＴＭシステム１００を構成する各系は、
クロック復元モジュール１１０、１１１（又は、クロッ
ク復元回路、とも称する）を有する。クロック復元モジ
ュール１１０は、系０のクロック分配モジュール１２０
（又は、クロック分配回路、とも称する）に、又系１の
クロック分配モジュール１２１にも接続されている。同
様に、クロック復元モジュール１１１が、系１のクロッ
ク分配モジュール１２１に、又系０のクロック分配モジ
ュール１２０にも接続されている。これは、冗長システ
ムに関して前に述べた交叉接続の形式の１つである。
クロック復元モジュール１１０、１１１（又は、クロッ
ク復元回路、とも称する）を有する。クロック復元モジ
ュール１１０は、系０のクロック分配モジュール１２０
（又は、クロック分配回路、とも称する）に、又系１の
クロック分配モジュール１２１にも接続されている。同
様に、クロック復元モジュール１１１が、系１のクロッ
ク分配モジュール１２１に、又系０のクロック分配モジ
ュール１２０にも接続されている。これは、冗長システ
ムに関して前に述べた交叉接続の形式の１つである。
【００１９】クロック分配モジュール１２０は、系０の
無瞬断切換装置１３０に又系１の無瞬断切換装置１３１
にも接続されている。同様に、クロック分配モジュール
１２１は、系１の無瞬断切換装置１３１に又系０の無瞬
断切換装置１３０にも接続されている。無瞬断切換装置
１３０は基盤ハードウエア１４０に接続され、同様に無
瞬断切換装置１３１が基盤ハードウエア１４１に接続さ
れている。
無瞬断切換装置１３０に又系１の無瞬断切換装置１３１
にも接続されている。同様に、クロック分配モジュール
１２１は、系１の無瞬断切換装置１３１に又系０の無瞬
断切換装置１３０にも接続されている。無瞬断切換装置
１３０は基盤ハードウエア１４０に接続され、同様に無
瞬断切換装置１３１が基盤ハードウエア１４１に接続さ
れている。
【００２０】一推奨実施例においては、無瞬断切換装置
１３０及び１３１は、それぞれ基盤ハードウエア１４０
及び１４１の一部分を構成する。基盤ハードウエア１４
０及び１４１は、切換基本構造インタフェース、低速デ
ータインタフェース、回線カード、又はその他の切換回
路パックである（図示しない）。
１３０及び１３１は、それぞれ基盤ハードウエア１４０
及び１４１の一部分を構成する。基盤ハードウエア１４
０及び１４１は、切換基本構造インタフェース、低速デ
ータインタフェース、回線カード、又はその他の切換回
路パックである（図示しない）。
【００２１】無瞬断切換装置１３０、１３１は各々、系
０又は１それぞれの基盤ハードウエア１４０、１４１へ
のタイミング信号の無瞬断切り換えを行う。無瞬断切換
装置１３０、１３１は各々、継ぎ目のないクロック及び
同期出力信号セットを基盤ハードウエア１４０、１４１
に供給しながら、クロック分配モジュール１２０、１２
１のクロック及び同期信号のセット間の切り換えを行う
ことができる。
０又は１それぞれの基盤ハードウエア１４０、１４１へ
のタイミング信号の無瞬断切り換えを行う。無瞬断切換
装置１３０、１３１は各々、継ぎ目のないクロック及び
同期出力信号セットを基盤ハードウエア１４０、１４１
に供給しながら、クロック分配モジュール１２０、１２
１のクロック及び同期信号のセット間の切り換えを行う
ことができる。
【００２２】ＡＴＭの基盤ハードウエア１４０、１４１
は、精密なタイミング及び同期情報を必要とする。この
情報はＡＴＭシステム１００に、安定した、追跡可能な
外部基準情報として供給される。クロック復元モジュー
ル１１０、１１１は、冗長外部ソース（図示しない）へ
のインタフェースの機能を提供し、外部ソースからタイ
ミング情報を導出する。
は、精密なタイミング及び同期情報を必要とする。この
情報はＡＴＭシステム１００に、安定した、追跡可能な
外部基準情報として供給される。クロック復元モジュー
ル１１０、１１１は、冗長外部ソース（図示しない）へ
のインタフェースの機能を提供し、外部ソースからタイ
ミング情報を導出する。
【００２３】クロック復元モジュール１１０、１１１は
協力して、外部クロック入力のうちから一方を活動状態
の基準情報として選択し、外部クロック入力のうちから
他方を待機状態の基準情報として選択する。冗長作業を
行うために、タイミング及び制御情報がクロック復元モ
ジュール１１０、１１１の間で共用される。
協力して、外部クロック入力のうちから一方を活動状態
の基準情報として選択し、外部クロック入力のうちから
他方を待機状態の基準情報として選択する。冗長作業を
行うために、タイミング及び制御情報がクロック復元モ
ジュール１１０、１１１の間で共用される。
【００２４】クロック復元モジュール１１０、１１１の
出力信号は、クロック分配モジュール１２０、１２１に
接続される。ＡＴＭシステム１００の多重棚構造を通し
て配置されるクロック分配モジュールの個数は２個より
多くてもよいが、図１の実施例においては、２個だけを
示す。両方のクロック復元モジュール１１０、１１１か
らのタイミング情報が、クロック分配モジュール１２
０、１２１の各々に接続される。
出力信号は、クロック分配モジュール１２０、１２１に
接続される。ＡＴＭシステム１００の多重棚構造を通し
て配置されるクロック分配モジュールの個数は２個より
多くてもよいが、図１の実施例においては、２個だけを
示す。両方のクロック復元モジュール１１０、１１１か
らのタイミング情報が、クロック分配モジュール１２
０、１２１の各々に接続される。
【００２５】クロック分配モジュール１２０、１２１の
各々が、このタイミング情報を変換して究極的に、ＡＴ
Ｍシステム１００の全ての棚上の回線カード、切換イン
タフェース、及びその他の回路パックへのタイミング情
報の分配を行う。平常、棚当たり２個のクロック分配モ
ジュールが用いられ、これらのクロック分配モジュール
はその棚上の各回線カード又は切換基本構造インタフェ
ースに接続される。
各々が、このタイミング情報を変換して究極的に、ＡＴ
Ｍシステム１００の全ての棚上の回線カード、切換イン
タフェース、及びその他の回路パックへのタイミング情
報の分配を行う。平常、棚当たり２個のクロック分配モ
ジュールが用いられ、これらのクロック分配モジュール
はその棚上の各回線カード又は切換基本構造インタフェ
ースに接続される。
【００２６】冗長接続部はＡＴＭシステム１００の同期
アーキテクチャにとって肝要な構成部分である。この冗
長には、データエラーを生じさせずにタイミング基準情
報を切り換える能力が要求される。基準情報間のこのよ
うな切り換えが、無瞬断切り換えである。
アーキテクチャにとって肝要な構成部分である。この冗
長には、データエラーを生じさせずにタイミング基準情
報を切り換える能力が要求される。基準情報間のこのよ
うな切り換えが、無瞬断切り換えである。
【００２７】基準情報間の切り換えで発生する可能性が
あるのは、診断試験による切り換え（保守切り換え）及
び上流段の故障による切り換え（故障に対する保護切り
換え）である。いずれの場合にも、両入力基準情報間
の、継ぎ目のない位相遷移が得られるように、必要な制
御を無瞬断切換装置１３０、１３１が行う。
あるのは、診断試験による切り換え（保守切り換え）及
び上流段の故障による切り換え（故障に対する保護切り
換え）である。いずれの場合にも、両入力基準情報間
の、継ぎ目のない位相遷移が得られるように、必要な制
御を無瞬断切換装置１３０、１３１が行う。
【００２８】次に、系０の無瞬断切換装置１３０を図２
に示す。他方の無瞬断切換装置１３１及びその他の無線
瞬断切換装置（図示しない）も設計及び動作は、ここに
代表として述べる無瞬断切換装置１３０と同一であるの
で、説明を簡単にするため別には記述しない。無瞬断切
換装置１３０は、等しい平均周波数のクロック信号及び
同期信号のタイミング特性を維持しながらこれら２個の
信号間の切り換えを行う。
に示す。他方の無瞬断切換装置１３１及びその他の無線
瞬断切換装置（図示しない）も設計及び動作は、ここに
代表として述べる無瞬断切換装置１３０と同一であるの
で、説明を簡単にするため別には記述しない。無瞬断切
換装置１３０は、等しい平均周波数のクロック信号及び
同期信号のタイミング特性を維持しながらこれら２個の
信号間の切り換えを行う。
【００２９】これらクロック信号と同期信号との間に要
求されるタイミング関係は、同期信号の立ち上がり端
が、同時に発生しこれに対応するクロック信号の立ち上
がり端に合せて刻時（クロック）されるという関係であ
る。
求されるタイミング関係は、同期信号の立ち上がり端
が、同時に発生しこれに対応するクロック信号の立ち上
がり端に合せて刻時（クロック）されるという関係であ
る。
【００３０】ＡＴＭシステム１００内の装置及びケーブ
ル伝搬の遅れから、タイミングに数ナノ秒（ｎｓ）のず
れが生じ得る。標準ＡＴＭクロック速度（レート）の１
５５.５２ＭＨｚ（６.４３ｎｓ）又は９２.１６ＭＨｚ
（１０.８５ｎｓ）に関していえば、これらの遅れは１
サイクルよりも少ない。
ル伝搬の遅れから、タイミングに数ナノ秒（ｎｓ）のず
れが生じ得る。標準ＡＴＭクロック速度（レート）の１
５５.５２ＭＨｚ（６.４３ｎｓ）又は９２.１６ＭＨｚ
（１０.８５ｎｓ）に関していえば、これらの遅れは１
サイクルよりも少ない。
【００３１】もしクロック信号と同期信号とのセット間
で選択を行うのに、単純なマルチプレクサ型の装置が用
いられると仮定した場合には、結果として出力されるタ
イミング信号は、変動するデューティサイクル、２重パ
ルス、又は矮小パルスをもたらすこととなる。デューテ
ィサイクル幅の変動が約２００ｐｓを超えるとタイミン
グ信号の瞬断が発生する。タイミング信号の瞬断は、同
期パルス間のクロックサイクルの個数が切り換え中およ
び切り換え後に一定値に留まらない場合にも発生する。
で選択を行うのに、単純なマルチプレクサ型の装置が用
いられると仮定した場合には、結果として出力されるタ
イミング信号は、変動するデューティサイクル、２重パ
ルス、又は矮小パルスをもたらすこととなる。デューテ
ィサイクル幅の変動が約２００ｐｓを超えるとタイミン
グ信号の瞬断が発生する。タイミング信号の瞬断は、同
期パルス間のクロックサイクルの個数が切り換え中およ
び切り換え後に一定値に留まらない場合にも発生する。
【００３２】無瞬断切換装置１３０は、単純ユニット乗
算のＰＬＬ及びパルス生成器を用いて、基準信号からク
ロック及び同期の両方の出力信号を導出する。サイクル
検出回路によって、入力同期信号を出力同期信号に位相
合わせするための位相粗調整が行われる。この粗調整
は、同期信号間の位相ずれが１クロックサイクルよりも
小さくなるまでＰＬＬに一連の制御サイクルスリップを
与えることによって行われる。
算のＰＬＬ及びパルス生成器を用いて、基準信号からク
ロック及び同期の両方の出力信号を導出する。サイクル
検出回路によって、入力同期信号を出力同期信号に位相
合わせするための位相粗調整が行われる。この粗調整
は、同期信号間の位相ずれが１クロックサイクルよりも
小さくなるまでＰＬＬに一連の制御サイクルスリップを
与えることによって行われる。
【００３３】この位相調整によって位相ずれが上記程度
に小さくなると、位相の精密調整が行われる。この精密
調整では、位相ずれが数百ピコ秒（ｐｓ）以内になるよ
うに、ＰＬＬの、信号端を検知して位相を検出する方式
（信号端起動式）の位相検出器が、クロック信号と同期
信号とを位相合わせする。
に小さくなると、位相の精密調整が行われる。この精密
調整では、位相ずれが数百ピコ秒（ｐｓ）以内になるよ
うに、ＰＬＬの、信号端を検知して位相を検出する方式
（信号端起動式）の位相検出器が、クロック信号と同期
信号とを位相合わせする。
【００３４】無瞬断切換装置１３０は入力マルチプレク
サ２０２を有し、入力マルチプレクサ２０２はクロック
分配モジュール１２０、１２１に接続され、これらクロ
ック分配モジュールからの系０のクロック及び同期信号
セット及び系１のクロック及び同期信号セットを受信す
る能力を有する。入力マルチプレクサ２０２は、系０か
らと系１からとのこれらクロック信号及び同期信号の間
の選択を行う。この切換選択は、入力故障モニタ又は手
作業コマンド（図示しない）によって制御される。
サ２０２を有し、入力マルチプレクサ２０２はクロック
分配モジュール１２０、１２１に接続され、これらクロ
ック分配モジュールからの系０のクロック及び同期信号
セット及び系１のクロック及び同期信号セットを受信す
る能力を有する。入力マルチプレクサ２０２は、系０か
らと系１からとのこれらクロック信号及び同期信号の間
の選択を行う。この切換選択は、入力故障モニタ又は手
作業コマンド（図示しない）によって制御される。
【００３５】第１のパルス阻止（すなわちパルス間引
き）手段としてのパルス阻止回路２０４及び第２のパル
ス阻止（すなわちパルス間引き）手段としてのパルス阻
止回路２０６が、使用可能化されたときに、パルスを交
互（１個おき）に阻止し又は削除する。パルス阻止回路
２０４、２０６は、入力クロック又は出力クロックの周
波数をそれぞれ１／２に減少させるのに用いられる。こ
のような削除によって、ＰＬＬ内のエラーの量を変える
ことができ、又ＰＬＬ内の制御発振器２１２を励起して
増速又は減速させることができる。
き）手段としてのパルス阻止回路２０４及び第２のパル
ス阻止（すなわちパルス間引き）手段としてのパルス阻
止回路２０６が、使用可能化されたときに、パルスを交
互（１個おき）に阻止し又は削除する。パルス阻止回路
２０４、２０６は、入力クロック又は出力クロックの周
波数をそれぞれ１／２に減少させるのに用いられる。こ
のような削除によって、ＰＬＬ内のエラーの量を変える
ことができ、又ＰＬＬ内の制御発振器２１２を励起して
増速又は減速させることができる。
【００３６】図３に、パルス阻止回路２０４の一例を示
す。パルス阻止回路は、データ入力端子（Ｄ）を逆（否
定）出力（ＮＯＴＱ）端子に接続したＤフリップフロッ
プ３０２を有する。制御信号が、Ｄフリップフロップ３
０２の非同期リセット端子（Ｒ）に接続される。タイミ
ング信号入力がインバータ３０４の入力端子とＡＮＤゲ
ート３０６の入力端子とに接続される。インバータ３０
４の出力がＤフリップフロップ３０２のクロック入力端
子に接続される。
す。パルス阻止回路は、データ入力端子（Ｄ）を逆（否
定）出力（ＮＯＴＱ）端子に接続したＤフリップフロッ
プ３０２を有する。制御信号が、Ｄフリップフロップ３
０２の非同期リセット端子（Ｒ）に接続される。タイミ
ング信号入力がインバータ３０４の入力端子とＡＮＤゲ
ート３０６の入力端子とに接続される。インバータ３０
４の出力がＤフリップフロップ３０２のクロック入力端
子に接続される。
【００３７】Ｄフリップフロップ３０２の逆出力がＡＮ
Ｄゲート３０６の第２の入力端子に接続される。パルス
阻止回路２０４の出力はＡＮＤゲート３０６の出力であ
る。Ｄフリップフロップ３０２のクロックリセット入力
端子に供給される制御信号が論理値１であるときクロッ
クアウト信号とクロックイン信号とは同一である。
Ｄゲート３０６の第２の入力端子に接続される。パルス
阻止回路２０４の出力はＡＮＤゲート３０６の出力であ
る。Ｄフリップフロップ３０２のクロックリセット入力
端子に供給される制御信号が論理値１であるときクロッ
クアウト信号とクロックイン信号とは同一である。
【００３８】この制御信号が論理値０であるときには、
入力パルス列信号の交互入力パルスが削除され、結果と
して、パルス阻止回路２０４からの出力信号がその入力
信号よりも少ない個数のパルスを有することとなる。パ
ルス阻止回路２０４の動作及びその波形を図５に示す。
パルス阻止回路２０６は、論理及び阻止動作においてパ
ルス阻止回路２０４と同一である。
入力パルス列信号の交互入力パルスが削除され、結果と
して、パルス阻止回路２０４からの出力信号がその入力
信号よりも少ない個数のパルスを有することとなる。パ
ルス阻止回路２０４の動作及びその波形を図５に示す。
パルス阻止回路２０６は、論理及び阻止動作においてパ
ルス阻止回路２０４と同一である。
【００３９】図２に戻って、位相検出器２０８は、信号
端起動式の位相検出器で、その種類の多くがＰＬＬの技
術分野で周知である。位相検出器２０８は、第１のパル
ス阻止回路２０４の出力端子に接続された第１の入力端
子と、パルス阻止（間引き）回路２０６の出力端子に接
続された第２の入力端子とを有する。位相検出器２０８
の出力は、その２個の入力信号間の差を表す。これは一
種のエラー信号で、ＰＬＬが周波数及び／又は位相調整
を行うのに用いられる。
端起動式の位相検出器で、その種類の多くがＰＬＬの技
術分野で周知である。位相検出器２０８は、第１のパル
ス阻止回路２０４の出力端子に接続された第１の入力端
子と、パルス阻止（間引き）回路２０６の出力端子に接
続された第２の入力端子とを有する。位相検出器２０８
の出力は、その２個の入力信号間の差を表す。これは一
種のエラー信号で、ＰＬＬが周波数及び／又は位相調整
を行うのに用いられる。
【００４０】位相検出器２０８の出力端子は、フィルタ
２１０の入力端子に接続される。フィルタ２１０は、実
施例においては２次の能動低域フィルタである。フィル
タ２１０は、望む動的ループ動作が得られるように特別
に調整されている。ループ動作に必要な利得はフィルタ
２１０の一部分を構成する機能によって得られる。フィ
ルタらしいフィルタ２１０の設計に一般に勘案される重
要なＰＬＬパラメータは、位相検出器利得定数、ＶＣＯ
利得定数、帰還ディバイダ、自然周波数及び減衰定数
（Zeta）である。これらＰＬＬパラメータは技術的に周
知である。
２１０の入力端子に接続される。フィルタ２１０は、実
施例においては２次の能動低域フィルタである。フィル
タ２１０は、望む動的ループ動作が得られるように特別
に調整されている。ループ動作に必要な利得はフィルタ
２１０の一部分を構成する機能によって得られる。フィ
ルタらしいフィルタ２１０の設計に一般に勘案される重
要なＰＬＬパラメータは、位相検出器利得定数、ＶＣＯ
利得定数、帰還ディバイダ、自然周波数及び減衰定数
（Zeta）である。これらＰＬＬパラメータは技術的に周
知である。
【００４１】フィルタ２１０の出力端子は制御発振器２
１２の制御端子に接続される。推奨実施例においては、
制御発振器２１２は、制御電圧によって発振周波数を変
化させる電圧制御発振器で、特定の中心周波数（例えば
１５５.５２ＭＨｚ又は９２.１６ＭＨｚ）に同調でき、
引込現象による周波数変動範囲(引込周波数変動範囲)の
最小値は±２０ｐｐｍである。制御発振器２１２の出力
は、無瞬断切換装置１３０の出力である。
１２の制御端子に接続される。推奨実施例においては、
制御発振器２１２は、制御電圧によって発振周波数を変
化させる電圧制御発振器で、特定の中心周波数（例えば
１５５.５２ＭＨｚ又は９２.１６ＭＨｚ）に同調でき、
引込現象による周波数変動範囲(引込周波数変動範囲)の
最小値は±２０ｐｐｍである。制御発振器２１２の出力
は、無瞬断切換装置１３０の出力である。
【００４２】制御発振器２１２の出力は、位相検出器２
０８第２の入力端子にも位相阻止回路２０６を通して帰
還される。これによってＰＬＬのループが閉じられる。
このＰＬＬは、パルス阻止回路２０４及び２０６の動作
の点で、又パルス阻止回路２０４及び２０６の制御回路
の点で、通常のＰＬＬと異なる。パルス阻止回路２０４
及び２０６の制御回路は、パルス位相整合器２１６の一
部分を構成する。
０８第２の入力端子にも位相阻止回路２０６を通して帰
還される。これによってＰＬＬのループが閉じられる。
このＰＬＬは、パルス阻止回路２０４及び２０６の動作
の点で、又パルス阻止回路２０４及び２０６の制御回路
の点で、通常のＰＬＬと異なる。パルス阻止回路２０４
及び２０６の制御回路は、パルス位相整合器２１６の一
部分を構成する。
【００４３】制御発振器２１２の出力端子には、Ｎ分割
手段としての１／Ｎパルス回路２１４の入力端子も接続
される。１／Ｎパルス回路２１４は、Ｎ個のサイクルの
制御発振器出力の後に１個の同期パルスを出力する。Ｎ
は、１／Ｎパルス回路２１４がその出力端子に８ＫＨｚ
の同期パルス信号を生成するように選択される。
手段としての１／Ｎパルス回路２１４の入力端子も接続
される。１／Ｎパルス回路２１４は、Ｎ個のサイクルの
制御発振器出力の後に１個の同期パルスを出力する。Ｎ
は、１／Ｎパルス回路２１４がその出力端子に８ＫＨｚ
の同期パルス信号を生成するように選択される。
【００４４】したがって、クロックレート１５５.５２
ＭＨｚ に対しては Ｎ＝１９,４４０、クロックレート
９２.１６ＭＨｚ に対しては Ｎ＝１１,５２０となる。
もし他の同期パルスレート、例えば２ＫＨｚが用いられ
ると仮定した場合には、Ｎはクロックレート１５５.５
２ＭＨｚ に対しては Ｎ＝７７,７６０、クロックレー
ト９２.１６ＭＨｚ に対しては Ｎ＝４６,０８０ とな
る。
ＭＨｚ に対しては Ｎ＝１９,４４０、クロックレート
９２.１６ＭＨｚ に対しては Ｎ＝１１,５２０となる。
もし他の同期パルスレート、例えば２ＫＨｚが用いられ
ると仮定した場合には、Ｎはクロックレート１５５.５
２ＭＨｚ に対しては Ｎ＝７７,７６０、クロックレー
ト９２.１６ＭＨｚ に対しては Ｎ＝４６,０８０ とな
る。
【００４５】実施例においては、１／Ｎパルス回路はＮ
分割機能を行うカウンタを有する。このカウンタには、
加算計数又は減算計数のいずれの方式のカウンタを用い
てもよい。１／Ｎパルス回路によって生成される同期パ
ルスの幅は、対応するクロック周波数の１クロック時間
長さに等しくなるように制御される。加えて、精密なク
ロック及び同期タイミングをとるために、この同期パル
ス信号は、１／Ｎパルス回路２１４の出力において制御
発振器２１２からの出力クロック信号に合せて刻時され
る。
分割機能を行うカウンタを有する。このカウンタには、
加算計数又は減算計数のいずれの方式のカウンタを用い
てもよい。１／Ｎパルス回路によって生成される同期パ
ルスの幅は、対応するクロック周波数の１クロック時間
長さに等しくなるように制御される。加えて、精密なク
ロック及び同期タイミングをとるために、この同期パル
ス信号は、１／Ｎパルス回路２１４の出力において制御
発振器２１２からの出力クロック信号に合せて刻時され
る。
【００４６】１／Ｎパルス回路２１４の出力は、同期パ
ルス出力となるほかにパルス位相整合器２１６の入力端
子にも接続される。パルス位相整合器２１６は、パルス
位相整合器２１６への入力同期信号と１／Ｎパルス回路
２１４からの出力同期信号との間の差を感知して、両信
号間の位相差が１クロックサイクルよりも小さくなるよ
うにＰＬＬの周波数を調整する。位相差は、図５に示
す、パルス位相整合器２１６の一部分を構成する感知回
路５００（先行パルス検出器）によって感知される。
ルス出力となるほかにパルス位相整合器２１６の入力端
子にも接続される。パルス位相整合器２１６は、パルス
位相整合器２１６への入力同期信号と１／Ｎパルス回路
２１４からの出力同期信号との間の差を感知して、両信
号間の位相差が１クロックサイクルよりも小さくなるよ
うにＰＬＬの周波数を調整する。位相差は、図５に示
す、パルス位相整合器２１６の一部分を構成する感知回
路５００（先行パルス検出器）によって感知される。
【００４７】１／Ｎパルス回路２１４は第２の出力端子
を有し、この出力端子は回線２１５によってマルチプレ
クサ２０２に戻って接続される。回線２１５上の信号
は、現在のＮ分割作業が完了するまでマルチプレクサ２
０２による基準信号セット間の切り換えを禁止する制御
信号である。これは、２個の同期パルス間の切り換えを
そして起こり得る問題を防止することによって、保守目
的で信号間の切り換えを行う際に瞬断が発生するのを防
止するものである。
を有し、この出力端子は回線２１５によってマルチプレ
クサ２０２に戻って接続される。回線２１５上の信号
は、現在のＮ分割作業が完了するまでマルチプレクサ２
０２による基準信号セット間の切り換えを禁止する制御
信号である。これは、２個の同期パルス間の切り換えを
そして起こり得る問題を防止することによって、保守目
的で信号間の切り換えを行う際に瞬断が発生するのを防
止するものである。
【００４８】回線２１５上の禁止信号は、故障時にマル
チプレクサが非同期で可及的急速に行う切り換えには影
響しない。故障時に急速に切り換えを行う理由は、デー
タ破壊の可能性をできるだけ減少させたいためである。
チプレクサが非同期で可及的急速に行う切り換えには影
響しない。故障時に急速に切り換えを行う理由は、デー
タ破壊の可能性をできるだけ減少させたいためである。
【００４９】次に、図２及び図５を参照して感知回路５
００の動作を説明する。感知回路５００は、いずれの同
期信号が他方の同期信号に先行するかによって、信号を
Ａ’又はＢ’出力端子に供給する。もしマルチプレクサ
２０２からの入力同期信号が１／Ｎパルス回路２１４か
らの出力同期信号に先行する場合、制御発振器周波数が
増大する必要があり、このことはＰＬＬの増速を要する
ことを意味する。
００の動作を説明する。感知回路５００は、いずれの同
期信号が他方の同期信号に先行するかによって、信号を
Ａ’又はＢ’出力端子に供給する。もしマルチプレクサ
２０２からの入力同期信号が１／Ｎパルス回路２１４か
らの出力同期信号に先行する場合、制御発振器周波数が
増大する必要があり、このことはＰＬＬの増速を要する
ことを意味する。
【００５０】同様に、もしマルチプレクサ２０２からの
入力同期信号が１／Ｎパルス回路２１４からの出力同期
信号に遅れる場合には、制御発振器周波数が減少する必
要があり、このことはＰＬＬの減速を要することを意味
する。Ａ’又はＢ’出力端子上の信号は、位相差の存在
する期間中は活動状態にある。この、感知回路５００の
動作を図６の波形図によって示す。
入力同期信号が１／Ｎパルス回路２１４からの出力同期
信号に遅れる場合には、制御発振器周波数が減少する必
要があり、このことはＰＬＬの減速を要することを意味
する。Ａ’又はＢ’出力端子上の信号は、位相差の存在
する期間中は活動状態にある。この、感知回路５００の
動作を図６の波形図によって示す。
【００５１】パルス位相整合器２１６の別の一部分を構
成する、符号５００とは別の感知回路７００（サイクル
スリップ制御器）を図７に示す。感知回路７００は、図
５の感知回路５００からのＡ’及びＢ’出力信号に接続
されこれらの信号を用い、パルス阻止回路２０４、２０
６を制御する。ＰＬＬの順供給（フィードフォワード）
方向でのパルス阻止の起動、すなわちパルス阻止回路２
０４の起動によって、ＰＬＬの周波数が減少する。
成する、符号５００とは別の感知回路７００（サイクル
スリップ制御器）を図７に示す。感知回路７００は、図
５の感知回路５００からのＡ’及びＢ’出力信号に接続
されこれらの信号を用い、パルス阻止回路２０４、２０
６を制御する。ＰＬＬの順供給（フィードフォワード）
方向でのパルス阻止の起動、すなわちパルス阻止回路２
０４の起動によって、ＰＬＬの周波数が減少する。
【００５２】同様に、ＰＬＬの帰還（フィードバック）
方向でのパルス阻止の起動、すなわちパルス阻止回路２
０６の起動によって、ＰＬＬの周波数が増大する。この
動作によって、無瞬断切換装置１３０のＰＬＬが、基準
クロック信号及び同期信号のうちの、ループが接続され
る方の信号に位相を合わせるように第１の仕方でループ
の周波数を調整することができる。
方向でのパルス阻止の起動、すなわちパルス阻止回路２
０６の起動によって、ＰＬＬの周波数が増大する。この
動作によって、無瞬断切換装置１３０のＰＬＬが、基準
クロック信号及び同期信号のうちの、ループが接続され
る方の信号に位相を合わせるように第１の仕方でループ
の周波数を調整することができる。
【００５３】感知回路７００は又、マルチプレクサ２０
２からの入力クロック信号と制御発振器２１２からの出
力クロック信号との相対的位相を監視する。もし増速又
は減速制御が活動状態になった場合、マルチプレクサ２
０２からの入力クロック信号と制御発振器２１２からの
出力クロック信号との間に１個のサイクルスリップが発
生するか又はその増速又は減速制御が不活動状態になる
まで、Ａ”及びＢ”出力に適切な制御が適用されること
になる。
２からの入力クロック信号と制御発振器２１２からの出
力クロック信号との相対的位相を監視する。もし増速又
は減速制御が活動状態になった場合、マルチプレクサ２
０２からの入力クロック信号と制御発振器２１２からの
出力クロック信号との間に１個のサイクルスリップが発
生するか又はその増速又は減速制御が不活動状態になる
まで、Ａ”及びＢ”出力に適切な制御が適用されること
になる。
【００５４】（注：増速及び減速は、活動状態の時は２
進補集合であって、両動作が同時に活動状態にあること
は、もしあり得るとしても短い過渡時間の間しかな
い。）
進補集合であって、両動作が同時に活動状態にあること
は、もしあり得るとしても短い過渡時間の間しかな
い。）
【００５５】感知回路７００の動作の一例を図８の波形
図に示す。このようにして、無瞬断切換装置１３０のＰ
ＬＬが、基準クロック信号及び同期信号のうちの、ルー
プが接続される方の信号に位相を合わせるように第２の
仕方でループの周波数を調整することができる。パルス
位相整合器２１６の動作においては、感知回路５００及
び感知回路７００の両方を用いて、活動状態の基準クロ
ック信号及び同期信号のセットと、無瞬断切換装置１３
０から出力されたクロック信号及び同期信号のセットと
の位相差が感知され修正される。
図に示す。このようにして、無瞬断切換装置１３０のＰ
ＬＬが、基準クロック信号及び同期信号のうちの、ルー
プが接続される方の信号に位相を合わせるように第２の
仕方でループの周波数を調整することができる。パルス
位相整合器２１６の動作においては、感知回路５００及
び感知回路７００の両方を用いて、活動状態の基準クロ
ック信号及び同期信号のセットと、無瞬断切換装置１３
０から出力されたクロック信号及び同期信号のセットと
の位相差が感知され修正される。
【００５６】図９及び図１０に、無瞬断切換装置１３０
の一例を詳細論理図で示す。マルチプレクサ２０２及び
１／Ｎパルス回路２１４の詳細を除き、同図のこれら詳
細については上に述べた。したがって、図９及び図１０
は、無瞬断切換装置の機能を得るために、前に述べた全
ての回路を一体化した状態を示す。
の一例を詳細論理図で示す。マルチプレクサ２０２及び
１／Ｎパルス回路２１４の詳細を除き、同図のこれら詳
細については上に述べた。したがって、図９及び図１０
は、無瞬断切換装置の機能を得るために、前に述べた全
ての回路を一体化した状態を示す。
【００５７】［システムの動作］無瞬断切換装置は、定
義された２つの動作モード、すなわちサイクル取得モー
ド及び定常状態モードを有する。
義された２つの動作モード、すなわちサイクル取得モー
ド及び定常状態モードを有する。
【００５８】サイクル取得モードの間、出力同期信号の
位相が、入力同期信号との位相ずれが１クロックサイク
ル以内になるまで調整される。サイクル取得モードは、
入力同期信号と出力同期信号との位相差が１クロックサ
イクルを超えるような、最初のループ始動中又は切換過
渡期後に生じる。
位相が、入力同期信号との位相ずれが１クロックサイク
ル以内になるまで調整される。サイクル取得モードは、
入力同期信号と出力同期信号との位相差が１クロックサ
イクルを超えるような、最初のループ始動中又は切換過
渡期後に生じる。
【００５９】位相調整は主として、パルス位相整合器２
１６によって制御され、パルス阻止回路２０４、２０６
によって実行される。前述のように、入力クロック信号
と出力クロック信号との間に位相差がある間、パルス位
相整合器２１６が適切なパルス阻止回路２０４、２０６
を起動して、入力クロック信号と出力クロック信号との
間に少なくとも１個のサイクルスリップを発生させる。
１６によって制御され、パルス阻止回路２０４、２０６
によって実行される。前述のように、入力クロック信号
と出力クロック信号との間に位相差がある間、パルス位
相整合器２１６が適切なパルス阻止回路２０４、２０６
を起動して、入力クロック信号と出力クロック信号との
間に少なくとも１個のサイクルスリップを発生させる。
【００６０】パルス阻止動作によって、ＰＬＬの順供給
路（パス）又は帰還路のいずれかにおいてクロックパル
スが交互に削除され、ＰＬＬの制御発振器の周波数が増
大又は減少される。入力クロック信号と出力クロック信
号との間の位相差が１クロックサイクル以内になると、
パルス阻止回路は交互パルスの阻止すなわち削除を終止
し、ＰＬＬを安定させる。
路（パス）又は帰還路のいずれかにおいてクロックパル
スが交互に削除され、ＰＬＬの制御発振器の周波数が増
大又は減少される。入力クロック信号と出力クロック信
号との間の位相差が１クロックサイクル以内になると、
パルス阻止回路は交互パルスの阻止すなわち削除を終止
し、ＰＬＬを安定させる。
【００６１】定常状態モードは、入力クロック信号と出
力クロック信号とが、位相差が１クロックサイクル以内
になるように位相合わせされたときに生じる。定常状態
モードになると、全てのループ制御は信号端起動式の位
相検出器によって行われる。このモードにおいいては、
パルス阻止回路２０４、２０６は交互パルス削除を行わ
ない。
力クロック信号とが、位相差が１クロックサイクル以内
になるように位相合わせされたときに生じる。定常状態
モードになると、全てのループ制御は信号端起動式の位
相検出器によって行われる。このモードにおいいては、
パルス阻止回路２０４、２０６は交互パルス削除を行わ
ない。
【００６２】したがって、定常状態モードの間、ＰＬＬ
はパルス阻止回路２０４、２０６又はパルス位相整合器
２１６の影響を受けず、在来のループのような動作を行
う。前に述べたように２次フィルタは、適切なフィルタ
の一例である。
はパルス阻止回路２０４、２０６又はパルス位相整合器
２１６の影響を受けず、在来のループのような動作を行
う。前に述べたように２次フィルタは、適切なフィルタ
の一例である。
【００６３】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので、この技術分野の当業者であれば、本発明の種々
の変形例を考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００６４】
【発明の効果】以上述べたごとく、本発明によれば、特
別なＰＬＬを用いることにより、非同期転送モード（Ａ
ＴＭ）システムにおける、１つのタイミング信号セット
から別の冗長タイミング信号セットへの切り換えに必要
な安定性とタイミング機能とが得られる。その結果、周
期的保守点検及び予定しない故障の際に必要とされる、
上記タイミング信号セット間の実時間切り換えを、本発
明の装置によりデータエラーをもたらさずに行うことが
可能となる。したがって、冗長信号セット間の、予定さ
れた切り換え及び故障に起因する予定されていない切り
換えの際にクロック信号及び同期信号からなるタイミン
グ信号の、信頼性ある無瞬断分配を実現でき、ＡＴＭシ
ステム運用の効率が改善される。
別なＰＬＬを用いることにより、非同期転送モード（Ａ
ＴＭ）システムにおける、１つのタイミング信号セット
から別の冗長タイミング信号セットへの切り換えに必要
な安定性とタイミング機能とが得られる。その結果、周
期的保守点検及び予定しない故障の際に必要とされる、
上記タイミング信号セット間の実時間切り換えを、本発
明の装置によりデータエラーをもたらさずに行うことが
可能となる。したがって、冗長信号セット間の、予定さ
れた切り換え及び故障に起因する予定されていない切り
換えの際にクロック信号及び同期信号からなるタイミン
グ信号の、信頼性ある無瞬断分配を実現でき、ＡＴＭシ
ステム運用の効率が改善される。
【図１】或るＡＴＭシステムのタイミング・アーキテク
チャのブロック図である。
チャのブロック図である。
【図２】無瞬断切換装置の一例についての機能ブロック
図である。
図である。
【図３】図２中に示す制御パルス阻止器の論理図であ
る。
る。
【図４】図３の制御パルス阻止器の動作を表す波形図で
ある。
ある。
【図５】図２中に示すパルス整合器の一部である先行パ
ルス検出器（感知回路）の論理図である。
ルス検出器（感知回路）の論理図である。
【図６】図５に示す先行パルス検出器の動作を表す波形
図である。
図である。
【図７】図２中に示すパルス整合器の同じく一部である
サイクルスリップ制御器（感知回路）の論理図である。
サイクルスリップ制御器（感知回路）の論理図である。
【図８】図７に示すサイクルスリップ制御器の動作を表
す波形図である。
す波形図である。
【図９】図１１に示すように図１０と組み合わされ一体
となって、図２に示す無瞬断切換装置の詳細論理図を形
成する、同詳細論理図の一部である。
となって、図２に示す無瞬断切換装置の詳細論理図を形
成する、同詳細論理図の一部である。
【図１０】図１１に示すように図９と組み合わされ一体
となって、図２に示す無瞬断切換装置の詳細論理図を形
成する、同詳細論理図の残部である。
となって、図２に示す無瞬断切換装置の詳細論理図を形
成する、同詳細論理図の残部である。
【図１１】互いに組み合わされ一体となって図２に示す
無瞬断切換装置の詳細論理図を形成する図９と図１０と
の組み合わせ状態を示す。
無瞬断切換装置の詳細論理図を形成する図９と図１０と
の組み合わせ状態を示す。
１００ ＡＴＭシステム １１０、１１１ クロック復元モジュール １２０、１２１ クロック分配モジュール １３０、１３１ 無瞬断切換装置 １４０、１４１ 基盤ハードウエア ２０２ 入力マルチプレクサ ２０４、２０６ パルス阻止（間引き）回路 ２０８ 位相検出器 ２１０ フィルタ ２１２ 制御発振器 ２１４ １／Ｎパルス回路 ２１５ 回線 ２１６ パルス位相整合器 ３０２ Ｄフリップフロップ ３０４ インバータ ３０６ ＡＮＤゲート ５００、７００ 感知回路
フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ.
Claims (11)
- 【請求項１】 データエラーをもたらすことなく複数の
データパルス列セット間の切り換えを行うためのデータ
信号切換装置であって、 マルチプレクサの出力端子のセットに接続するように該
複数のデータパルス列セットから１個のデータパルス列
セットを選択するための該マルチプレクサであって、該
選択されたデータパルス列セットが、クロック出力端子
及び同期出力端子にそれぞれ送達されるクロックパルス
列及び同期パルス列からなるような、該マルチプレクサ
と、 前記クロック出力端子に接続された入力端子と、出力端
子とを有し、前記選択されたクロックパルス列の少なく
とも１個のパルスを選択的に間引くための第１のパルス
間引き手段と、 該第１のパルス間引き手段の該出力端子に接続された第
１の入力端子と、第２の入力端子と、出力端子とを有す
る、位相検出器と、 前記位相検出器の前記出力端子に接続された入力端子
と、出力端子とを有する、フィルタと、 前記フィルタの前記出力端子に接続された制御入力端子
と、出力端子とを有する、制御発振器と、 前記制御発振器の前記出力端子に接続され、前記制御発
振器の各Ｎ個のパルスごとに前記制御発振器パルスの１
つに極めて類似のパルスを自らの出力端子に出力するた
めの、Ｎ分割手段（ここにＮは整数）と、 前記制御発振器出力端子に接続されたクロック入力端子
と、制御入力端子と、前記位相検出器の前記第２の入力
端子に接続された出力端子とを有する、第２のパルス間
引き手段と、 前記Ｎ分割手段の前記出力端子に接続された第１の入力
端子と、前記マルチプレクサの前記同期出力端子に接続
された第２の入力端子と、前記第１のパルス間引き手段
に接続された第１の出力端子と、前記第２のパルス間引
き手段に接続された第２の出力端子とを有する、パルス
位相整合器と、からなり、 前記パルス位相整合器が、前記マルチプレクサから得ら
れた前記同期パルス列と前記Ｎ分割手段の前記出力端子
の出力との差を感知し、前記差が極めて小さい値になる
まで、前記第１及び第２のパルス間引き手段を制御し
て、前記第１及び第２のパルス間引き手段をしてそれら
手段のそれぞれのパルス列からのパルスの間引きを行わ
せ、前記位相検出器を駆動して前記位相検出器をして前
記制御発振器を制御させて前記パルス位相整合器によっ
て感知された差を縮小させ、 前記パルス位相整合器によって感知された差が前記極め
て小さい値に達すると、前記第１及び第２のパルス間引
き手段が作動不能化され本質的に閉スイッチとなって、
前記位相検出器が前記制御発振器を一般的な位相同期ル
ープ動作を行うように駆動することを可能にする、こと
を特徴とする、データ信号切換装置。 - 【請求項２】 前記制御発振器出力端子の出力が無瞬断
クロック信号出力であり、前記Ｎ分割手段の出力が無瞬
断の同期信号出力であることを特徴とする請求項１の装
置。 - 【請求項３】 前記装置が更に、 前記マルチプレクサの制御入力端子に制御され、次の無
瞬断同期信号出力の発生まで前記複数のデータパルス列
セットのうちの別のセットへの切換を禁止するためのＮ
分割手段の第２の出力端子からなる、ことを特徴とする
請求項２の装置。 - 【請求項４】 データエラーをもたらすことなく２個の
データパルス列セット間の切り換えを行うためのデータ
信号切換装置であって、 マルチプレクサの出力端子のセットに接続するように複
数のデータパルス列セットから１個のデータパルス列セ
ットを選択するための該マルチプレクサであって、該選
択されたデータパルス列セットが、クロック出力端子及
び同期出力端子にそれぞれ送達されるクロックパルス列
及び同期パルス列からなるような、該マルチプレクサ
と、 前記クロック出力端子に接続された入力端子と、出力端
子とを有し、前記選択されたクロックパルス列の少なく
とも１個のパルスを選択的に間引くための第１のパルス
間引き手段と、 該第１のパルス間引き手段の該出力端子に接続された第
１の入力端子と、第２の入力端子と、出力端子とを有す
る、位相検出器と、 前記位相検出器の前記出力端子に接続された入力端子
と、出力端子とを有する、フィルタと、 制御発振器であって、呼び動作周波数と、該制御発振器
の出力パルス列の出力周波数がその範囲で制御されるよ
うな該呼び動作周波数からの周波数変動域とを有すると
ともに、前記フィルタの前記出力端子に接続された制御
入力端子と、出力端子とを有するような、制御発振器
と、 前記制御発振器の前記出力端子に接続された入力端子と
前記位相検出器の第２の入力端子に接続された出力端子
とを有し、前記制御発振器の前記出力パルス列の少なく
とも１個のパルスを選択的に間引くための第２のパルス
間引き手段と、 前記制御発振器の前記出力端子に同じく接続され、前記
制御発振器パルス列の各Ｎ個のパルスごとに１個のパル
スを自らの出力端子に出力するＮ分割手段と、 前記Ｎ分割手段の前記出力端子に接続された１個の入力
端子と、前記マルチプレクサの前記同期出力端子に接続
された第２の入力端子と、前記第１のパルス間引き手段
に接続された第１の出力端子と、１個の増速出力端子と
１個の減速出力端子とからなる１対の出力端子とを有す
る、パルス位相整合器と、からなり、前記増速出力端子
が、前記入力パルス列のうちの間引くべきパルスを選択
するために前記第１のパルス間引き器の制御入力端子に
接続され、 前記減速出力端子が、前記制御発振器パルス列のうちの
間引くべきパルスを選択するために前記第２のパルス間
引き器の制御入力端子に接続され、 ２個のパルス列セット間の切り換え中でさえも、前記制
御発振器からの前記制御発振器パルス列と前記Ｎ分割手
段によって生成された前記パルス列とが、データエラー
のないデータ伝送のためのクロック及び同期パルス列と
して作動するのに十分なほど安定したパルス列セットを
形成する、ことを特徴とする、データ信号切換装置。 - 【請求項５】 前記フィルタが２次低域フィルタである
ことを特徴とする請求項４の装置。 - 【請求項６】 前記制御発振器が電圧制御発振器である
ことを特徴とする請求項４の装置。 - 【請求項７】 前記パルス間引き手段の各々が、そのよ
うに選択された場合に、パルスを１個おきに間引くこと
を特徴とする請求項４の装置。 - 【請求項８】 前記マルチプレクサが、或るクロックパ
ルス列と同期パルス列とからなる第１のパルス列セット
と、別のクロックパルス列と同期パルス列とからなる第
２のパルス列セットとのうちから前記１個のパルス列セ
ットを選択することを特徴とする請求項４の装置。 - 【請求項９】 前記第１及び第２のパルス間引き手段
と、前記位相検出器と、前記フィルタと、前記制御発振
器と、前記Ｎ分割手段と、前記パルス位相整合器とが一
体となって一種の位相同期ループを形成することを特徴
とする請求項４の装置。 - 【請求項１０】 前記位相同期ループが前記フィルタが
２次低域フィルタであり、前記制御発振器が、引き込み
周波数変動範囲を最小に抑えながら望む中心周波数に同
調できる、ような特性を有することを特徴とする請求項
９の装置。 - 【請求項１１】 直列ループと２個の入力端子を備えた
位相検出器とフィルタと制御発振器と該制御発振器の出
力端子から該位相検出器の該２個の入力端子のうちの１
個への帰還路とを有する位相同期ループと、 前記位相検出器の前記２個の入力端子のうちの他方の１
個に接続された１個の出力と基準クロックパルス列信号
に接続された１個の入力端子とを有する第１のパルス阻
止手段と、 第２のパルス阻止手段であって、前記制御発振器出力端
子が該第２のパルス阻止手段の入力端子に接続され前記
パルス阻止手段の出力端子が該第２のパルス阻止手段の
入力端子に接続され該第２のパルス阻止手段の出力端子
が前記位相検出器の前記１個の入力端子に接続されるよ
うに前記帰還路内に接続された、該第２のパルス阻止手
段と、 調整手段であって、前記基準クロックパルス列信号と前
記制御発振器出力信号とを比較して、もし前記制御発振
器出力信号が速すぎる場合には前記第１のパルス阻止手
段を起動して前記基準クロックパルス列信号のうちの少
なくとも１個のパルスが前記位相検出器に到達するのを
阻止させることにより前記制御発振器出力信号を減速
し、もし前記制御発振器出力信号が遅すぎる場合には前
記第２のパルス阻止手段を起動して前記制御発振器出力
信号のうちの少なくとも１個のパルスが前記位相検出器
に帰還されるのを阻止させることにより前記制御発振器
出力信号を増速し、もし前記制御発振器出力信号が前記
基準クロックパルス列信号とほぼ同じ周波数である場合
には前記第１及び第２のいずれのパルス阻止手段に対し
てもパルス阻止動作を起動しない、ような調整手段と、
からなるパルス位相整合回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/745,540 US5740211A (en) | 1996-11-12 | 1996-11-12 | Method and apparatus for a hitless switch-over between redundant signals |
| US08/745540 | 1996-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261944A true JPH10261944A (ja) | 1998-09-29 |
| JP3274639B2 JP3274639B2 (ja) | 2002-04-15 |
Family
ID=24997116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31078697A Expired - Fee Related JP3274639B2 (ja) | 1996-11-12 | 1997-11-12 | データ信号切換装置 |
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|---|---|
| US (1) | US5740211A (ja) |
| EP (1) | EP0841834B1 (ja) |
| JP (1) | JP3274639B2 (ja) |
| DE (1) | DE69737903T2 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JP2011510554A (ja) * | 2008-01-22 | 2011-03-31 | プロヴィジェント リミテッド | 多重モード無線通信リンク |
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-
1996
- 1996-11-12 US US08/745,540 patent/US5740211A/en not_active Expired - Lifetime
-
1997
- 1997-11-04 DE DE69737903T patent/DE69737903T2/de not_active Expired - Lifetime
- 1997-11-04 EP EP97308845A patent/EP0841834B1/en not_active Expired - Lifetime
- 1997-11-12 JP JP31078697A patent/JP3274639B2/ja not_active Expired - Fee Related
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| EP0841834B1 (en) | 2007-07-11 |
| US5740211A (en) | 1998-04-14 |
| DE69737903T2 (de) | 2008-03-13 |
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