JP2978884B1 - クロック交絡分配装置 - Google Patents

Abstract

【要約】 【課題】 安価でハードウエア規模の小さい上、クロッ
ク切り替え時に処理停止時間を短縮化した情報処理シス
テムを具現するクロック交絡分配装置およびクロック交
絡分配方法を実現する。 【解決手段】 二重化したクロックを交絡して使用する
情報処理装置間の交絡クロックには低周波数を用い、そ
の後にクロック周波数を上げてクロック分配を行った後
に、さらにクロック周波数を上げて前記情報処理装置を
構成する各処理ユニットに供給し、情報処理装置の処理
停止時間を最適化するので、安価でハードウエア規模の
小さい上、クロック切り替え時に処理停止時間を短縮化
した情報処理システムを具現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、二重化された情報
処理システムに用いて好適なクロック交絡分配装置に関
する。

【０００２】

【従来の技術】従来、情報処理装置を二重化した情報処
理システムにクロック信号を交絡分配する技術として、
例えば、特開平７−１７７０２５号公報、特開平６−２
６６４６４号公報および特開平５−１３００９３号公報
等にそれぞれ開示されている。特開平７−１７７０２５
号公報に開示の技術は、入力する基準クロックと他系か
ら送出されるクロックとのいずれかを選択する選択部
と、その選択切り替えを制御する切り替え制御部と、選
択されたクロックに同期したクロックを作る位相同期手
段および分周回路とを有するクロック装置を二重化構成
し、両者の出力クロックの一方を選択出力する出力手段
を備えるようになっている。

【０００３】一方、特開平６−２６６４６４号公報に開
示の技術は、クロック入力信号を受け、複数の機能単位
へ同時に到達するように、信号伝送遅延を等しくする長
さ等化手段と、クロックドライブするバッファ手段とか
ら構成されている。また、特開平５−１３００９３号公
報に開示のものは、システムクロック発生部と、両系の
システムクロックの同期をとる制御部と、どちらか一方
のシステムクロックを選択するセレクタと、システムク
ロックを外部へ出力する分配出力部をそれぞれ備えた二
系統の同期装置と、二系統の同期装置からそれぞれ送信
されるシステムクロックを選択するセレクタをそれぞれ
備えた複数の二系統のシステム内装置におけるシステム
クロック分配方式において、両系のシステムクロックの
状態を踏まえた上で、両系の同期装置内のセレクタがシ
ステムクロックを選択するようになっており、二系統の
システム内装置でも、各系の同期装置からのシステムク
ロックの状態を考慮した上でセレクタを制御する機能を
備えた構成となっている。

【０００４】

【発明が解決しようとする課題】ところで、上述した特
開平７−１７７０２５号公報や、特開平５−１３００９
３号公報に開示の技術にあっては、情報処理システム間
のクロックの交絡に、情報処理システム内の各ユニット
へ分配しているクロックと同じクロック（周波数）で行
われ、一方、二重化した情報処理システムの自系（０系
または１系、セルフまたはメイト）と他系（１系または
０系、メイトまたはセルフ）は、物理的に離れているた
め、速いクロック（高い周波数）信号を交絡する場合
は、特別な配線を使用する必要性が生じ、結果、高コス
トを招致するという問題がある。

【０００５】そこで、この問題点を解決する手法とし
て、遅いクロック（低い周波数）信号の位相をずらした
クロックを複数本用いて防止することが考えられるが、
そのようにすると、ハードウエア規模の増大を招いてし
まうという新たな問題が発生する。

【０００６】また、ユニットを多数使用した情報処理装
置では、構成規模が大きくなるため、特開平６−２６６
４６４号公報や、特開平５−１３００９３号公報に開示
の技術では、長さ等化手段や、区域バッファや分配出力
部を設けているが、こうした構成において分配するクロ
ックは、各ユニットで使用するのと同じ速いクロック信
号であるから、高速動作する高価な部品や回路を多く使
用しなければならず、製品コスト高を招致する、という
問題がある。

【０００７】さらに、クロック分配回路に位相同期発信
回路を２個（段）以上縦続接続して使用する態様も案出
されており、この場合、一般に位相同期発信回路の入力
クロックが切り替わると、その出力クロックが安定する
までに、すなわち位相一致（ＬＯＣＫ）するまでに、数
ミリセカンドから数十ミリセカンドかかる。２段縦続設
置した場合は、最初のＰＬＬの入力クロックが切り替わ
る（位相がずれる）と、最終段ＰＬＬの位相が一致する
までに、最悪値で、（２）×（数十ミリセカンド）かか
る。即ち、最大値である数十ミリセカンドｘ２個（段）
分の時間を要することとなる。したがって、この間、情
報処理システム（情報処理装置）の動作は保証されなく
なり、クロック切り替え時、情報処理システム（情報処
理装置）が、長時間処理を停止するという問題が生じ
る。

【０００８】本発明は、上述した各問題を解決するもの
で、安価でハードウェア規模の小さい上に、クロック切
り替え時に処理停止時間を短縮化した情報処理システム
を具現するクロック交絡分配装置を提供することを目的
としている。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、第１および第２のクロ
ックからなる二重化したクロックを交絡して使用する自
系情報処理装置および他系情報処理装置からなる二重化
情報処理システムにおいて、前記第１および第２のクロ
ックのいずれかを選択する選択手段の後段に設けられ、
選択されたクロックの周波数をｎ逓倍して出力するｎ逓
倍位相同期発信手段と、このｎ逓倍位相同期発信手段の
出力側に設けられ、前記ｎ逓倍されたクロックの周波数
を夫々さらにｎ逓倍して処理ユニットに供給する複数段
のｎ逓倍位相同期発信手段と、他系情報処理装置からの
情報により自系情報処理装置の現用／予備用クロックの
選択とリセットとスタートとストップと情報処理装置の
現用／予備用切り換え動作を行うシステム制御手段と、
前記複数段のｎ逓倍位相同期発信手段における最終段の
位相一致信号について全部の一致信号を検知して他系側
のシステム制御手段に報知する報知手段とを具備してい
る。

【００１０】そして、前記二重化情報処理システムのク
ロックを、第１のクロックと第２のクロックとの間で切
り替える場合に、待機側の他系情報処理装置のクロック
切替えでは、以下の手順による。現用側の自系情報処
理装置は、自系のシステム制御回路及び他系のシステム
制御回路を介して、待機側の他系情報処理装置を停止・
リセットすると共に、他系のクロック選択手段にクロッ
ク切替えを指示する。他系のｎ逓倍位相同期発信手段
に供給するクロックが第１のクロックと第２のクロック
との間で切り替えられて、他系の前記複数段のｎ逓倍位
相同期発信手段の出力が位相一致すると、他系のシステ
ム制御回路は自系のシステム制御回路に位相一致を知ら
せる。自系情報処理装置は、自系のシステム制御回路
及び他系のシステム制御回路を介して、他系情報処理装
置の動作を開始させる。待機側の自系情報処理装置のク
ロック切替えでは、以下の手順による。現用側の他系
情報処理装置は、他系のシステム制御回路及び自系のシ
ステム制御回路を介して、待機側の自系情報処理装置を
停止・リセットすると共に、自系のクロック選択手段に
クロック切替えを指示する。自系のｎ逓倍位相同期発
信手段に供給するクロックが第１のクロックと第２のク
ロックとの間で切り替えられて、自系の前記複数段のｎ
逓倍位相同期発信手段の出力が位相一致すると、自系の
システム制御回路は他系のシステム制御回路に位相一致
を知らせる。他系情報処理装置は、他系のシステム制
御回路及び自系のシステム制御回路を介して、自系情報
処理装置の動作を開始させる。

【００１１】本発明では、二重化したクロックを交絡し
て使用する情報処理装置間の交絡クロックには低周波数
を用い、その後にクロック周波数を上げてクロック分配
を行った後に、さらにクロック周波数を上げて前記情報
処理装置を構成する各処理ユニットに供給し、情報処理
装置の処理停止時間を最適化するので、安価でハードウ
エア規模の小さい上、クロック切り替え時に処理停止時
間を短縮化した情報処理システムを具現し得る。

【００１２】

【発明の実施の形態】以下、本発明の実施の一形態によ
るクロック交絡分配装置を用いた二重化情報処理システ
ムを実施例として、図面を参照して説明する。まず、図
１、処理装置＃０と処理装置＃１からなる二重化情報処
理システムの構成を示すブロック図である。なお、以
後、処理装置＃０を自系またはセルフと呼称した場合、
処理装置＃１を他系またはメイトと呼称し、処理装置＃
１を自系またはセルフと呼称した場合には処理装置＃０
が他系またはメイトとなる。

【００１３】さて、処理装置＃０（あるいは処理装置＃
１）において、１，１０１は周波数ｆ０の矩形波（パル
ス）を発生するクロック発信器である。クロック発信器
１の出力信号は、信号線２を介してアンド回路４の第一
入力と他系のアンド回路１０４の第一入力に供給され
る。クロック発信器１０１の出力信号は、信号線１０２
を介してアンド回路１０６の第一入力と他系のアンド回
路６の第一入力に供給される。アンド回路４、６の出力
は、オア回路７の第一、第二入力に接続している。オア
回路７の出力はｎ逓倍位相同期発信回路（ＰＬＬ）８に
接続している。以降、ｎ逓倍位相同期発信回路（ＰＬ
Ｌ）をｎＰＬＬと称す。

【００１４】入力クロック信号の二倍のクロック信号を
出力するｎＰＬＬ８は、信号線９を介して、自系の各ｎ
ＰＬＬ１０，１１，１２と接続し、クロック分配を行っ
ている。なお、必要に応じて増幅素子を用いても良い。
各ｎＰＬＬ１０，１１，１２は、入力クロック信号の二
倍のクロック信号を出力する。ｎＰＬＬ１０の出力クロ
ックは、システム制御回路２０と接続している。ｎＰＬ
Ｌ１１，１２の出力クロックは、各ユニット２１，２２
と接続している。各ｎＰＬＬ１０，１１，１２の位相一
致（ＬＯＣＫ）信号は、信号線１４，１６，１８を介し
てシステム制御回路２０と接続している。

【００１５】ユニット２１は、ＭＰＵ（マイクロプロセ
ッサーユニット）である。ユニット２２は、ＭＭ（メイ
ンメモリ）である。システム制御回路２０は、クロック
選択信号線３を介してアンド回路４の第二入力と反転素
子５とに接続している。反転素子５の出力はアンド回路
６の第二入力となっている。以降、反転素子５とアンド
回路４，６、オア回路７を、現用／予備用クロック選択
回路またはクロック切り替え回路と呼称する。

【００１６】システム制御回路２０は、処理装置をリセ
ットするＲＳＴ信号、処理装置を特定番地から動作開始
させるＳＴＡ信号、処理装置を停止させるＳＴＰ信号お
よび処理装置の動作状態を指示する現用／予備用（ＡＣ
Ｔ／ＳＢＹ）信号をそれぞれ出力する。システム制御回
路２０と各ユニット２１，２２は、バス３０を介して接
続している。

【００１７】処理装置＃１の構成は、処理装置＃０の番
号に１００を加えた構成となっている。すなわち、シス
テム制御回路２０は、プロセッサーバス３０からの信号
と位相一致（ＬＯＣＫ）信号線１４，１６，１８の一致
信号（アンドをとった信号）を、信号線４０を介してメ
イト処理装置のシステム制御回路１２０と接続してい
る。また、システム制御回路１２０は、プロセッサーバ
ス１３０からの信号と位相一致（ＬＯＣＫ）信号線１１
４，１１６，１１８の一致信号（アンドをとった信号）
を、信号線１４０を介してメイト処理装置のシステム制
御回路１２０と接続している。

【００１８】次に、上記構成による実施例の動作につい
て説明する。図１において、処理装置＃０を現用、処理
装置＃１を予備用とし、クロック発信器１が使用されて
いる状態とする。すなわち、システム制御回路２０から
はクロック選択信号線３が指示「１」され、現用／予備
用信号線の現用が指示され、システム制御回路１２０か
らは、クロック選択信号線１０３が指示されない
「０」、現用／予備用信号線の予備用が指示されている
状態とする。

【００１９】処理装置＃０は、クロック発信器１の出力
クロックを、アンド回路４を通してｎＰＬＬ８に供給す
る。ｎＰＬＬ８は、受信クロックを２倍の周波数にし
て、各ユニット用のｎＰＬＬ１０，１１，１２，に分配
する。ｎＰＬＬ１０，１１，１２にて、さらに、２倍の
周波数にして各ユニットに供給する。処理装置＃１は、
クロック発信器１の出力クロックを、アンド回路１０４
を通して、ｎＰＬＬ１０８に供給する。ｎＰＬＬ１０８
は、受信クロックを２倍の周波数にして、各ユニット用
のｎＰＬＬ１１０，１１１，１１２，に分配する。ｎＰ
ＬＬ１１０，１１１，１１２にて、さらに、２倍の周波
数にして各ユニットに供給する。従って、クロック発信
器１の出力クロックをｆ０とすると、各ユニットには４
ｆ０のクロックが供給される。

【００２０】次に、本実施例における二重化情報処理シ
ステムのクロックを、０系から１系に切り替える動作を
説明する。まず処理装置＃１のクロックを、０系から１
系に変更する動作について述べる。現用処理装置＃０
は、システム制御回路２０を介して、システム制御回路
１２０にストップ指示する。システム制御回路１２０
は、ＳＴＰ信号線にて、処理装置＃１を停止させる。次
に、システム制御回路１２０にリセット指示する。シス
テム制御回路１２０は、ＲＳＴ信号線にて、処理装置＃
１をリセットする。さらに、システム制御回路１２０に
クロック切り替え指示をする。

【００２１】システム制御回路１２０は、クロック選択
信号線１０３を介して、クロック切り替え回路にクロッ
ク切り替えを指示「１」する。アンド回路１０４の条件
が不成立となり、アンド回路１０６の条件が成立する。
クロック発信器１０１の出力クロックが、ｎＰＬＬ１０
８に供給される。ｎＰＬＬ１０８の出力クロックは、不
安定となる。すなわち、位相一致（ＬＯＣＫ）しない状
況になる。同様に、ｎＰＬＬ１１０，１１１，１１２の
出力クロックも、不安定となる。すなわち、位相一致
（ＬＯＣＫ）しない状況になる。システム制御回路１２
０は、位相一致（ＬＯＣＫ）信号の不一致を、信号線１
４０を介して、他系のシステム制御回路２０に知らせ
る。システム制御回路２０は、プロセッサーバス３０を
介して、ＭＰＵ２１に知らせる。ＭＰＵ２１は、システ
ム制御回路２０を介して、システム制御回路１２０のＲ
ＳＴ信号を出し続け、その内にｎＰＬＬ１０８の出力ク
ロックが安定する。それに連れて、ｎＰＬＬ１１０，１
１１，１１２の出力クロックも安定する。つまり、位相
一致（ＬＯＣＫ）する。

【００２２】システム制御回路１２０は、ｎＰＬＬ１１
０，１１１，１１２の位相一致（ＬＯＣＫ）信号の一致
を、信号線１４０を介して、他系のシステム制御回路２
０に知らせる。システム制御回路２０は、プロセッサー
バス３０を介して、ＭＰＵ２１に知らせる。ＭＰＵ２１
は、システム制御回路２０を介して、システム制御回路
１２０のＲＳＴ信号を停止する。

【００２３】次に、ＭＰＵ２１は、システム制御回路２
０に対し、現用／予備用信号線を予備用にし、システム
制御回路２０を介して、システム制御回路１２０に現用
／予備用信号線を現用にする。すると、ＭＰＵ２１はシ
ステム制御回路２０を介して、システム制御回路１２０
にＳＴＡ信号線にてスタート指示し、これにより、処理
装置＃１が動作開始する。また、ＭＰＵ２１はシステム
制御回路２０にＳＴＰ信号線にてストップ指示し、これ
に応じて処理装置＃０が動作を停止する。

【００２４】次に、処理装置＃０のクロックを０系から
１系に変更する動作について説明する。現用処理装置＃
１がシステム制御回路１２０を介して、システム制御回
路２０にストップ指示すると、システム制御回路２０は
ＳＴＰ信号線にて、処理装置＃０を停止させる。本動作
例では、すでに停止している。次に、システム制御回路
２０にリセット指示をすると、システム制御回路２０
は、ＲＳＴ信号線にて、処理装置＃０をリセットする。
さらに、システム制御回路２０にクロック切り替え指示
（「１」から「０」）をする。

【００２５】システム制御回路２０は、クロック選択信
号線３を介して、クロック切り替え回路に指示「０」す
る。アンド回路４の条件が不成立となり、アンド回路６
の条件が成立する。クロック発信器１０１の出力クロッ
クが、アンド回路６を通してｎＰＬＬ８に供給され、結
果、ｎＰＬＬ８の出力クロックは不安定となる。すなわ
ち、位相一致（ＬＯＣＫ）しない状況になる。同様に、
ｎＰＬＬ１０，１１，１２の出力クロックも不安定とな
り、位相一致（ＬＯＣＫ）しない状況になる。

【００２６】となると、システム制御回路２０は、位相
一致（ＬＯＣＫ）信号の不一致を、信号線４０を介し
て、他系のシステム制御回路１２０に知らせる。システ
ム制御回路１２０は、プロセッサーバス１３０を介し
て、ＭＰＵ１２１に知らせる。ＭＰＵ１２１は、システ
ム制御回路１２０を介して、システム制御回路２０のＲ
ＳＴ信号を出力し続け、その内にｎＰＬＬ８の出力クロ
ックが安定する。それに応じてｎＰＬＬ１０，１１，１
２の出力クロックも安定して位相一致（ＬＯＣＫ）す
る。

【００２７】システム制御回路２０は、ｎＰＬＬ１０，
１１，１２の位相一致（ＬＯＣＫ）信号の一致を、信号
線４０を介して他系のシステム制御回路１２０に知らせ
る。すると、システム制御回路１２０は、プロセッサー
バス１３０を介して、ＭＰＵ１２１に知らせる。ＭＰＵ
１２１は、システム制御回路１２０を介して、システム
制御回路２０のＲＳＴ信号を停止する。ＭＰＵ１２１
は、システム制御回路１２０を介して、システム制御回
路２０にＳＴＡ信号線にてスタート指示する。処理装置
＃０が動作を開始する。こうして、二重化情報処理シス
テムのクロックを、０系から１系に切り替える動作が終
了する。なお、上述と同様に、情報処理システムのクロ
ックを１系から０系に変更する動作も可能である。

【００２８】本実施例では、クロック切り替え回路と処
理ユニット間に２逓倍位相同期発信回路を、２段縦続接
続した例を示したが、これに限らず、処理ユニットの動
作可能クロック周波数がもっと高い場合には２逓倍位相
同期発信回路と４逓倍位相同期発信回路を、２段縦続接
続しても実現可能であるし、あるいは２逓倍位相同期発
信回路を４段縦続接続して実現できることも勿論可能で
ある。

【００２９】以上のように、本発明では、二重化したク
ロックを交絡して使用する二重化情報処理システムにお
いて、現用／予備用クロックの選択回路後にｎ逓倍位相
同期発信回路（ＰＬＬ）を設置して、クロック周波数を
上げ、前記ＰＬＬの出力クロック後に１段以上のｎ逓倍
ＰＬＬを設置して、さらにクロック周波数を上昇させて
処理ユニットに供給し、自系処理ユニットの内部バスに
接続して他系システム制御回路に制御信号を送り、他系
システム制御回路からの情報により自系情報処理装置の
現用／予備用クロックの選択とリセットとスタートとス
トップと情報処理装置の現用／予備（ＡＣＴ／ＳＢＹ）
切り換え動作を行うシステム制御回路を設け、自系シス
テム制御回路には、最終段ｎ逓倍ＰＬＬの位相一致（Ｌ
ＯＣＫ）信号の全部の一致信号を検知して、他系システ
ム制御回路に知らせる手段を備えたので、情報処理装置
間の交絡クロックは低い周波数で行われ、その後にクロ
ック周波数を上げてクロック分配を行い、さらに、クロ
ック周波数を上げて処理ユニットに供給して情報処理装
置の処理停止時間を短縮化することが可能になる訳であ
る。

【００３０】この為、ユニットに供給するよりも低い周
波数のクロックで交絡することができ、安価でハードウ
エア規模の小さい情報処理システムを提供できる。ま
た、ｎＰＬＬを複数段縦続してクロックを分配する方式
は、情報処理装置内の分配クロック周波数を、低下させ
ることができ、技術的に容易で、高価な部品や回路を多
く使用しない、経済的な情報処理システムを提供するこ
とが可能になる。さらに、自系処理ユニットは、他系で
縦続接続したｎＰＬＬの最終段ｎＰＬＬ全部の位相一致
を、知ることにより、クロック切り替え時に必要な処理
を、円滑に実行することができ、クロック切り替え時間
を最適にした情報処理システムを提供することができ
る。

【００３１】

【発明の効果】本発明によれば、二重化したクロックを
交絡して使用する情報処理装置間の交絡クロックには低
周波数を用い、その後にクロック周波数を上げてクロッ
ク分配を行った後に、さらにクロック周波数を上げて前
記情報処理装置を構成する各処理ユニットに供給し、情
報処理装置の処理停止時間を最適化するので、安価でハ
ードウエア規模の小さい上、クロック切り替え時に処理
停止時間を短縮化した情報処理システムを具現すること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の一形態によるクロック交絡分
配装置を用いた二重化情報処理システムの構成を示すブ
ロック図である。

【符号の説明】

１，１０１ クロック発信器 ４，６，１０４，１０６ アンド回路 ５，１０５ 反転素子（インバータ） ７，１０７ オア回路 ８，１０８，１０，１１０ ｎ逓倍位相同期発信回
路 １１，１１１，１２，１１２ ｎ逓倍位相同期発信回
路 ２０，１２０ システム制御回路 ２１，１２１ ＭＰＵ（マイクロプロセッ
サーユニット）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 第１および第２のクロックからなる二重
   化したクロックを交絡して使用する自系情報処理装置お
   よび他系情報処理装置からなる二重化情報処理システム
   において、 前記第１および第２のクロックのいずれかを選択する選
   択手段の後段に設けられ、選択されたクロックの周波数
   をｎ逓倍して出力するｎ逓倍位相同期発信手段と、 このｎ逓倍位相同期発信手段の出力側に設けられ、前記
   ｎ逓倍されたクロックの周波数を夫々さらにｎ逓倍して
   処理ユニットに供給する複数段のｎ逓倍位相同期発信手
   段と、 他系情報処理装置からの情報により自系情報処理装置の
   現用／予備用クロックの選択とリセットとスタートとス
   トップと情報処理装置の現用／予備用切り換え動作を行
   うシステム制御手段と、 前記複数段のｎ逓倍位相同期発信手段における最終段の
   位相一致信号について全部の一致信号を検知して他系側
   のシステム制御手段に報知する報知手段とを具備し、前記二重化情報処理システムのクロックを、第１のクロ
   ックと第２のクロックとの間で切り替える場合に、 現用側の自系情報処理装置は、自系のシステム制御回路
   及び他系のシステム制御回路を介して、待機側の他系情
   報処理装置を停止・リセットすると共に、他系のクロッ
   ク選択手段にクロック切替えを指示し、 他系のｎ逓倍位相同期発信手段に供給するクロックが第
   １のクロックと第２のクロックとの間で切り替えられ
   て、他系の前記複数段のｎ逓倍位相同期発信手段の出力
   が位相一致すると、他系のシステム制御回路は自系のシ
   ステム制御回路に位相一致を知らせ、 自系情報処理装置は、自系のシステム制御回路及び他系
   のシステム制御回路を介して、他系情報処理装置の動作
   を開始させて、待機側の他系情報処理装置のクロック切
   替えを行い、 現用側の他系情報処理装置は、他系のシステム制御回路
   及び自系のシステム制 御回路を介して、待機側の自系情
   報処理装置を停止・リセットすると共に、自系のクロッ
   ク選択手段にクロック切替えを指示し、 自系のｎ逓倍位相同期発信手段に供給するクロックが第
   １のクロックと第２のクロックとの間で切り替えられ
   て、自系の前記複数段のｎ逓倍位相同期発信手段の出力
   が位相一致すると、自系のシステム制御回路は他系のシ
   ステム制御回路に位相一致を知らせ、 他系情報処理装置は、他系のシステム制御回路及び自系
   のシステム制御回路を介して、自系情報処理装置の動作
   を開始させて、待機側の自系情報処理装置のクロック切
   替えを行う、 ことを特徴とするクロック交絡分配装置。