JP2600496B2 - セル位相乗換回路 - Google Patents
セル位相乗換回路Info
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- JP2600496B2 JP2600496B2 JP41253390A JP41253390A JP2600496B2 JP 2600496 B2 JP2600496 B2 JP 2600496B2 JP 41253390 A JP41253390 A JP 41253390A JP 41253390 A JP41253390 A JP 41253390A JP 2600496 B2 JP2600496 B2 JP 2600496B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/50—Overload detection or protection within a single switching element
- H04L49/501—Overload detection
- H04L49/503—Policing
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L49/55—Prevention, detection or correction of errors
- H04L49/557—Error correction, e.g. fault recovery or fault tolerance
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5625—Operations, administration and maintenance [OAM]
- H04L2012/5627—Fault tolerance and recovery
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- Computer Networks & Wireless Communication (AREA)
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- Computer Hardware Design (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、非同期転送モード通信
のセル位相乗換回路に利用する。特に、固定ビット長の
セルを単位とし、互いに独立したクロック信号およびセ
ル位相パルスにて動作する非同期転送モード(ATM)
回路間のセルの送受を可能とするセル位相乗換回路に関
するものである。
のセル位相乗換回路に利用する。特に、固定ビット長の
セルを単位とし、互いに独立したクロック信号およびセ
ル位相パルスにて動作する非同期転送モード(ATM)
回路間のセルの送受を可能とするセル位相乗換回路に関
するものである。
【0002】
【従来の技術】図7は従来例のセル位相乗換回路のブロ
ック構成図である。図8は従来例のセル位相乗換回路の
動作を示す図である。
ック構成図である。図8は従来例のセル位相乗換回路の
動作を示す図である。
【0003】従来、セル位相乗換回路は、図7および図
8に示すように、セル長Tc を意識していないビット単
位またはバイト単位などのFIFO3が用いられ、制御
手段4は、入力側の書込クロック信号11と書込パルス
(セル位相パルス)12 に基づき書込パルス12によって区
切られた書込データ13をそれぞれ一つのセルCn 、C
n+1 、Cn+2 、─として書込を行っていた。
8に示すように、セル長Tc を意識していないビット単
位またはバイト単位などのFIFO3が用いられ、制御
手段4は、入力側の書込クロック信号11と書込パルス
(セル位相パルス)12 に基づき書込パルス12によって区
切られた書込データ13をそれぞれ一つのセルCn 、C
n+1 、Cn+2 、─として書込を行っていた。
【0004】同様に出力側では、読出クロック信号21と
読出パルス (セル位相パルス)22 に従って、読出パルス
22によって区切られた時間域にFIFO3内のデータを
読出データ23として順次読出して出力していた。上記一
連の動作において、制御手段4は、書込クロック信号11
および書込パルス12によって識別される書込セル数と読
出クロック信号21および読出パルス22によって識別され
る読出セル数とを比較し、FIFO3内の保持されてい
るセル数を認識し、読出すべきセルがない場合には選択
信号24によりセレクタ220 を切替え無意セル生成手段21
0 の出力を選択して無意セルを出力させていた。
読出パルス (セル位相パルス)22 に従って、読出パルス
22によって区切られた時間域にFIFO3内のデータを
読出データ23として順次読出して出力していた。上記一
連の動作において、制御手段4は、書込クロック信号11
および書込パルス12によって識別される書込セル数と読
出クロック信号21および読出パルス22によって識別され
る読出セル数とを比較し、FIFO3内の保持されてい
るセル数を認識し、読出すべきセルがない場合には選択
信号24によりセレクタ220 を切替え無意セル生成手段21
0 の出力を選択して無意セルを出力させていた。
【0005】
【発明が解決しようとする課題】しかし、このような従
来例のセル位相乗換回路では、書込側と読出側とのクロ
ック信号およびセル位相パルスの入力とセル長Tc の値
が定常的に保証されていることを前提としていた。その
ために保証されない場合に、たとえば、クロック信号ま
たはセル位相パルスが外部回路の誤動作により欠落した
り、雑音の混入による擬似パルスが発生した場合など
に、セルの書込または読出の位相ずれが起こりFIFO
3内に余剰のデータが残留する問題点があった。また、
この残留データのために出力側で読出パルス22と読出さ
れる読出データ23の位相ずれが起こり、しかも自立的に
障害の発生を認識できない問題点があった。さらに、2
次的障害として制御手段4が認識できずにFIFO3の
障害(例えば、オーバフロー、アンダフロー)が発生
し、この障害の復旧には、制御信号30によるFIFO3
の初期化などをする必要があり、初期化を行うとFIF
O3内の他の正常セルが全て廃棄され、またその期間中
は周辺回路の動作が休止する問題点があった。
来例のセル位相乗換回路では、書込側と読出側とのクロ
ック信号およびセル位相パルスの入力とセル長Tc の値
が定常的に保証されていることを前提としていた。その
ために保証されない場合に、たとえば、クロック信号ま
たはセル位相パルスが外部回路の誤動作により欠落した
り、雑音の混入による擬似パルスが発生した場合など
に、セルの書込または読出の位相ずれが起こりFIFO
3内に余剰のデータが残留する問題点があった。また、
この残留データのために出力側で読出パルス22と読出さ
れる読出データ23の位相ずれが起こり、しかも自立的に
障害の発生を認識できない問題点があった。さらに、2
次的障害として制御手段4が認識できずにFIFO3の
障害(例えば、オーバフロー、アンダフロー)が発生
し、この障害の復旧には、制御信号30によるFIFO3
の初期化などをする必要があり、初期化を行うとFIF
O3内の他の正常セルが全て廃棄され、またその期間中
は周辺回路の動作が休止する問題点があった。
【0006】本発明は上記の問題点を解決するもので、
書込パルスまたは読出パルスが正常でない周期で入力さ
れた場合でも、入力条件の復旧後に自動的に回復し、か
つ障害の波及を最小限に抑えることができるセル位相乗
換回路を提供することを目的とする。
書込パルスまたは読出パルスが正常でない周期で入力さ
れた場合でも、入力条件の復旧後に自動的に回復し、か
つ障害の波及を最小限に抑えることができるセル位相乗
換回路を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明は、入力する書込
クロック信号および書込の制御信号に基づき入力する宛
先および制御信号を含むヘッダ部ならびに情報信号から
なる固定ビット長パケットのセルを保持し入力する読出
パルスおよび読出の制御信号に基づきこの保持されたセ
ルを出力するバッフアと、このバッフアに上記書込およ
び読出の制御信号を与える制御手段と、入力する書込パ
ルスに基づいて内部書込パルスを上記制御手段に与える
書込制御手段と、入力する読出パルスに基づいて内部読
出パルスを上記制御手段に与える読出制御手段とを備え
たセル位相乗換回路において、上記バッファは単一セル
を書込および読出の単位とするFIFOであり、上記書
込制御手段は、入力する書込パルスに基づきプリセット
されこの書込パルスが入力されない場合には直前に入力
された書込パルスを基準として自走し規定の周期の内部
書込パルスを上記制御手段に与え、入力された書込パル
スが上記規定の周期の内部書込パルスの周期より短い場
合はその入力された書込パルスの周期で内部書込パルス
を出力する内部書込パルス発生手段と、この短い周期の
内部書込パルスを与える場合には単一セル長に満たない
部分をあらかじめ設定されたデータで補充し単一セル長
のセルデータとして上記バッファに与える手段とを含
み、上記読出制御手段は、入力する読出パルスに基づき
プリセットされこの読出パルスが入力されない場合には
直前に入力された読出パルスを基準として自走し上記規
定の周期の内部読出パルスを上記制御手段に与え、入力
された読出パルスが上記規定の周期の内部読出パルスの
周期より短い場合にはその短い周期で入力された読出パ
ルスの周期で内部読出パルスを出力する内部読出パルス
発生手段と、この短い周期の内部読出パルスを与える場
合に上記単一セル長で上記バッファに保持されていたデ
ータのうちこの短い周期では余剰となるデータを廃棄す
る手段とを含むことを特徴とする。
クロック信号および書込の制御信号に基づき入力する宛
先および制御信号を含むヘッダ部ならびに情報信号から
なる固定ビット長パケットのセルを保持し入力する読出
パルスおよび読出の制御信号に基づきこの保持されたセ
ルを出力するバッフアと、このバッフアに上記書込およ
び読出の制御信号を与える制御手段と、入力する書込パ
ルスに基づいて内部書込パルスを上記制御手段に与える
書込制御手段と、入力する読出パルスに基づいて内部読
出パルスを上記制御手段に与える読出制御手段とを備え
たセル位相乗換回路において、上記バッファは単一セル
を書込および読出の単位とするFIFOであり、上記書
込制御手段は、入力する書込パルスに基づきプリセット
されこの書込パルスが入力されない場合には直前に入力
された書込パルスを基準として自走し規定の周期の内部
書込パルスを上記制御手段に与え、入力された書込パル
スが上記規定の周期の内部書込パルスの周期より短い場
合はその入力された書込パルスの周期で内部書込パルス
を出力する内部書込パルス発生手段と、この短い周期の
内部書込パルスを与える場合には単一セル長に満たない
部分をあらかじめ設定されたデータで補充し単一セル長
のセルデータとして上記バッファに与える手段とを含
み、上記読出制御手段は、入力する読出パルスに基づき
プリセットされこの読出パルスが入力されない場合には
直前に入力された読出パルスを基準として自走し上記規
定の周期の内部読出パルスを上記制御手段に与え、入力
された読出パルスが上記規定の周期の内部読出パルスの
周期より短い場合にはその短い周期で入力された読出パ
ルスの周期で内部読出パルスを出力する内部読出パルス
発生手段と、この短い周期の内部読出パルスを与える場
合に上記単一セル長で上記バッファに保持されていたデ
ータのうちこの短い周期では余剰となるデータを廃棄す
る手段とを含むことを特徴とする。
【0008】さらに、本発明は、上記内部書込パルス発
生手段は入力する書込パルスに基づきプリセットされこ
の書込パルスが入力されない場合には直前に入力された
書込パルスを基準として自走し上記規定の周期の内部書
込パルスを発生するセル長カウンタを含み、上記内部読
出パルス発生手段は入力する読出パルスに基づきプリセ
ットされこの読出パルスが入力されない場合には直前に
入力された読出パルスを基準として自走し上記規定の周
期の内部読出パルスを発生するセル長カウンタを含むこ
とができる。
生手段は入力する書込パルスに基づきプリセットされこ
の書込パルスが入力されない場合には直前に入力された
書込パルスを基準として自走し上記規定の周期の内部書
込パルスを発生するセル長カウンタを含み、上記内部読
出パルス発生手段は入力する読出パルスに基づきプリセ
ットされこの読出パルスが入力されない場合には直前に
入力された読出パルスを基準として自走し上記規定の周
期の内部読出パルスを発生するセル長カウンタを含むこ
とができる。
【0009】
【作用】内部書込パルス発生手段は入力する書込パルス
に基づきプリセットされこの書込パルスが入力されない
場合には直前に入力された書込パルスを基準として自走
し規定の周期の内部書込パルスを制御手段に与える。内
部読出パルス発生手段は入力する読出パルスに基づきプ
リセットされこの読出パルスが入力されない場合には直
前に入力された読出パルスを基準として自走し上記規定
の周期の内部読出パルスを制御手段に与える。制御手段
は上記出力された内部書込パルスおよび内部読出パルス
に基づき書込および読出の制御信号を与える。
に基づきプリセットされこの書込パルスが入力されない
場合には直前に入力された書込パルスを基準として自走
し規定の周期の内部書込パルスを制御手段に与える。内
部読出パルス発生手段は入力する読出パルスに基づきプ
リセットされこの読出パルスが入力されない場合には直
前に入力された読出パルスを基準として自走し上記規定
の周期の内部読出パルスを制御手段に与える。制御手段
は上記出力された内部書込パルスおよび内部読出パルス
に基づき書込および読出の制御信号を与える。
【0010】また、内部書込パルス発生手段で規定の周
期の内部書込パルスと書込パルスとの周期を比較し書込
パルスの周期がこの規定の周期の内部書込パルスの周期
より短い場合には規定の周期の内部書込パルスより短い
周期の内部書込パルスを制御手段に与えて書込みを行う
が、バッファに格納するセルデータは1セル長となるよ
うにあらかじめ設定されたデータで不足データを補足し
て入力されたセルデータをバッファに与える。内部読出
パルス発生手段で手段で規定の周期の内部読出パルスと
読出パルスとの周期を比較し、読出パルスの周期が規定
の周期の内部読出パルス発生手段の周期より短い場合に
は制御手段を制御してその短い周期でバッファから1セ
ル長のセルデータを読出すがその周期では余剰となるバ
ッファからのセルの余剰データは廃棄して出力すること
が望ましい。
期の内部書込パルスと書込パルスとの周期を比較し書込
パルスの周期がこの規定の周期の内部書込パルスの周期
より短い場合には規定の周期の内部書込パルスより短い
周期の内部書込パルスを制御手段に与えて書込みを行う
が、バッファに格納するセルデータは1セル長となるよ
うにあらかじめ設定されたデータで不足データを補足し
て入力されたセルデータをバッファに与える。内部読出
パルス発生手段で手段で規定の周期の内部読出パルスと
読出パルスとの周期を比較し、読出パルスの周期が規定
の周期の内部読出パルス発生手段の周期より短い場合に
は制御手段を制御してその短い周期でバッファから1セ
ル長のセルデータを読出すがその周期では余剰となるバ
ッファからのセルの余剰データは廃棄して出力すること
が望ましい。
【0011】以上により書込パルスまたは読出パルスが
正常でない周期で入力された場合でも、入力条件の復旧
後に自動的に回復し、かつ障害の波及を最小限に抑える
ことができる。
正常でない周期で入力された場合でも、入力条件の復旧
後に自動的に回復し、かつ障害の波及を最小限に抑える
ことができる。
【0012】
【実施例】本発明の実施例について図面を参照して説明
する。図1は本発明一実施例セル位相乗換回路のブロッ
ク構成図である。図1において、セル位相乗換回路は、
入力する書込クロック信号11および書込の制御信号30に
基づき入力するセルとして書込データ13を保持し入力す
る読出クロック信号21および読出の制御信号30に基づき
この保持されたセルを出力するバッフアとしてFIFO
1と、無意セルを生成する無意生成セル手段210 と、制
御手段2からの選択信号24に基づき無意セル生成手段の
出力を選択するセレクタ220 と、FIFO1の初期化を
行い、FIFO1のセル蓄積が空の場合に選択信号24を
出力し、FIFO1に書込および読出の制御信号30を与
える制御手段2とを備える。
する。図1は本発明一実施例セル位相乗換回路のブロッ
ク構成図である。図1において、セル位相乗換回路は、
入力する書込クロック信号11および書込の制御信号30に
基づき入力するセルとして書込データ13を保持し入力す
る読出クロック信号21および読出の制御信号30に基づき
この保持されたセルを出力するバッフアとしてFIFO
1と、無意セルを生成する無意生成セル手段210 と、制
御手段2からの選択信号24に基づき無意セル生成手段の
出力を選択するセレクタ220 と、FIFO1の初期化を
行い、FIFO1のセル蓄積が空の場合に選択信号24を
出力し、FIFO1に書込および読出の制御信号30を与
える制御手段2とを備える。
【0013】ここで本発明の特徴とするところは、入力
する書込パルス12に基づきプリセットされ書込パルス12
が入力されない場合には直前に入力された書込パルス12
を基準として自走し規定の周期の内部書込パルス15を制
御手段2に与える内部書込パルス発生手段を含む書込制
御手段100 と、入力する読出パルス22に基づきプリセッ
トされ読出パルス22が入力されない場合には直前に入力
された読出パルス22を基準として自走し上記規定の周期
の内部読出パルス25を制御手段に与える内部読出パルス
発生手段を含む読出制御手段200 とを備え、制御手段2
は内部書込パルス15および内部読出パルス25に基づき書
込および読出の制御信号30を与える手段を含むことにあ
る。
する書込パルス12に基づきプリセットされ書込パルス12
が入力されない場合には直前に入力された書込パルス12
を基準として自走し規定の周期の内部書込パルス15を制
御手段2に与える内部書込パルス発生手段を含む書込制
御手段100 と、入力する読出パルス22に基づきプリセッ
トされ読出パルス22が入力されない場合には直前に入力
された読出パルス22を基準として自走し上記規定の周期
の内部読出パルス25を制御手段に与える内部読出パルス
発生手段を含む読出制御手段200 とを備え、制御手段2
は内部書込パルス15および内部読出パルス25に基づき書
込および読出の制御信号30を与える手段を含むことにあ
る。
【0014】また、内部書込パルス15と書込パルス12と
の周期を比較し書込パルス12の周期が内部書込パルス15
の周期より短い場合にはあらかじめ設定されたデータで
不足データを補足してFIFO1に与える手段として補
充データ生成手段110 およびセレクタ120 が設けられて
おり、内部読出パルス25と読出パルス22との周期を比較
し読出パルス22の周期が内部読出パルス25の周期より短
い場合には制御手段2を制御してFIFO1からのセル
の余剰データを廃棄して出力させる手段が設けられてい
る。
の周期を比較し書込パルス12の周期が内部書込パルス15
の周期より短い場合にはあらかじめ設定されたデータで
不足データを補足してFIFO1に与える手段として補
充データ生成手段110 およびセレクタ120 が設けられて
おり、内部読出パルス25と読出パルス22との周期を比較
し読出パルス22の周期が内部読出パルス25の周期より短
い場合には制御手段2を制御してFIFO1からのセル
の余剰データを廃棄して出力させる手段が設けられてい
る。
【0015】さらに、上記セルは宛先および制御情報を
含むヘッダ部ならびに情報信号からなる固定ビット長パ
ケットである。
含むヘッダ部ならびに情報信号からなる固定ビット長パ
ケットである。
【0016】また、FIFO1は単一セルを書込および
読出の単位としたFIFOである。さらに、書込制御手
段100 は入力する書込パルス12に基づきプリセットされ
書込パルス12が入力されない場合には直前に入力された
書込パルス12を基準として自走し規定の周期の内部書込
パルス15を発生するセル長カウンタを含み、読出制御手
段200 は入力する読出パルス21に基づきプリセットされ
読出パルス22が入力されない場合には直前に入力された
読出パルス22を基準として自走し上記規定の周期の内部
読出パルス25を発生するセル長カウンタを含む。
読出の単位としたFIFOである。さらに、書込制御手
段100 は入力する書込パルス12に基づきプリセットされ
書込パルス12が入力されない場合には直前に入力された
書込パルス12を基準として自走し規定の周期の内部書込
パルス15を発生するセル長カウンタを含み、読出制御手
段200 は入力する読出パルス21に基づきプリセットされ
読出パルス22が入力されない場合には直前に入力された
読出パルス22を基準として自走し上記規定の周期の内部
読出パルス25を発生するセル長カウンタを含む。
【0017】このような構成のセル位相乗換回路の動作
について説明する。
について説明する。
【0018】図2は本発明のセル位相乗換回路の書込パ
ルスおよび読出パルスが正常な周期で入力された場合の
動作を示す図である。図3は本発明のセル位相乗換回路
の書込パルスが短い周期で入力された場合の動作を示す
図である。図4は本発明のセル位相乗換回路の書込パル
スが欠落または長い周期で入力された場合の動作を示す
図である。図5は本発明のセル位相乗換回路の読出パル
スが短い周期で入力された場合の動作を示す図である。
図6は本発明のセル位相乗換回路のセル長カウンタの回
路図である。
ルスおよび読出パルスが正常な周期で入力された場合の
動作を示す図である。図3は本発明のセル位相乗換回路
の書込パルスが短い周期で入力された場合の動作を示す
図である。図4は本発明のセル位相乗換回路の書込パル
スが欠落または長い周期で入力された場合の動作を示す
図である。図5は本発明のセル位相乗換回路の読出パル
スが短い周期で入力された場合の動作を示す図である。
図6は本発明のセル位相乗換回路のセル長カウンタの回
路図である。
【0019】まず単一セルを書込および読出の単位とし
てFIFO1に対する書込動作について説明する。書込
制御手段100 は、書込クロック信号11および書込セル位
相パルス12に同期して入力された入力データ10の入力条
件を検証し、セレクタ120 を制御して書込データ13とし
て固定ビット長Tc 単位にFIFO1に書込ませる。
てFIFO1に対する書込動作について説明する。書込
制御手段100 は、書込クロック信号11および書込セル位
相パルス12に同期して入力された入力データ10の入力条
件を検証し、セレクタ120 を制御して書込データ13とし
て固定ビット長Tc 単位にFIFO1に書込ませる。
【0020】このとき、第一の障害として書込パルス12
が欠落した場合、またはセル長Tcより長い周期にて入
力された場合の動作例を図2を用いて説明する。書込パ
ルス12n 、12n+1 、─は周期Tc にて連続的に入力され
るべきであるが、書込パルス12n+2 、12n+3 が欠落して
いても書込制御手段100 内のセル長カウンタは、最終の
入力する書込パルス12n+1 を基準に内部書込パルス15
n+2 を本来の書込パルス12n+2 が入力されるべき時刻に
発生させる。さらに書込パルス12n+3 の未入力に対して
もカウンタを自走させて内部書込パルス15n+3 を発生
し、以後同様に内部パルスを発生する。したがって、F
IFO1へは、上記内部書込パルス15n 、15n+1 、15
n+2 、15n+3 、─を基準に書込データ13をセルCn 、C
n+1 、Cn+2 、─として書込む。
が欠落した場合、またはセル長Tcより長い周期にて入
力された場合の動作例を図2を用いて説明する。書込パ
ルス12n 、12n+1 、─は周期Tc にて連続的に入力され
るべきであるが、書込パルス12n+2 、12n+3 が欠落して
いても書込制御手段100 内のセル長カウンタは、最終の
入力する書込パルス12n+1 を基準に内部書込パルス15
n+2 を本来の書込パルス12n+2 が入力されるべき時刻に
発生させる。さらに書込パルス12n+3 の未入力に対して
もカウンタを自走させて内部書込パルス15n+3 を発生
し、以後同様に内部パルスを発生する。したがって、F
IFO1へは、上記内部書込パルス15n 、15n+1 、15
n+2 、15n+3 、─を基準に書込データ13をセルCn 、C
n+1 、Cn+2 、─として書込む。
【0021】次に、第二の障害として書込パルス12がセ
ル長Tc より短く入力された場合を図3にて説明する。
書込パルス12n+1 と書込パルス12n+2 との間がセル長T
c より短く入力された場合に、書込制御手段100 のセル
長カウンタは、本来のセル長Tc 後の内部書込パルス15
n+2 ' を発生するよう動作中であるが、書込パルス12
n+2 によりプリセットし内部パルス15n+2 を発生させ
る。内部書込パルス15n+2によるセルCn+1 は、本来の
セル長より短いために、選択信号14によりセレクタ120
を切替え、補充データ生成手段110 からの補充データC
x を補い書込みを行う。
ル長Tc より短く入力された場合を図3にて説明する。
書込パルス12n+1 と書込パルス12n+2 との間がセル長T
c より短く入力された場合に、書込制御手段100 のセル
長カウンタは、本来のセル長Tc 後の内部書込パルス15
n+2 ' を発生するよう動作中であるが、書込パルス12
n+2 によりプリセットし内部パルス15n+2 を発生させ
る。内部書込パルス15n+2によるセルCn+1 は、本来の
セル長より短いために、選択信号14によりセレクタ120
を切替え、補充データ生成手段110 からの補充データC
x を補い書込みを行う。
【0022】同様に読出側の動作について説明を加え
る。図4は、読出パルス22n+2 が欠落した場合、または
セル長Tc より長い周期にて入力された場合の動作例で
ある。書込側の動作と同様に読出制御手段200 内のセル
長カウンタは、最終入力の読出パルス22n+1 を基準に内
部読出パルス25n+2 を発生させ、セル出力は内部読出パ
ルス25n 、25n+1 、25n+2 、─に従いFIFO1からデ
ータを読出す。
る。図4は、読出パルス22n+2 が欠落した場合、または
セル長Tc より長い周期にて入力された場合の動作例で
ある。書込側の動作と同様に読出制御手段200 内のセル
長カウンタは、最終入力の読出パルス22n+1 を基準に内
部読出パルス25n+2 を発生させ、セル出力は内部読出パ
ルス25n 、25n+1 、25n+2 、─に従いFIFO1からデ
ータを読出す。
【0023】次に図5に示すように、セル長Tc より短
い周期にて読出パルス22n+2 が入力された場合には、読
出制御手段200 のセル長カウンタは、書込と同様にプリ
セットし、内部読出パルス25n+2 を発生する。セルC
n+1 は、内部読出パルス25 n+1 による読出が中断され、
余剰分を廃棄してセルCn+1 ' として出力し、継続させ
てセルCn+2 の読出を行わせる。
い周期にて読出パルス22n+2 が入力された場合には、読
出制御手段200 のセル長カウンタは、書込と同様にプリ
セットし、内部読出パルス25n+2 を発生する。セルC
n+1 は、内部読出パルス25 n+1 による読出が中断され、
余剰分を廃棄してセルCn+1 ' として出力し、継続させ
てセルCn+2 の読出を行わせる。
【0024】図6にセル長Tc を53とした場合のセル長
カウンタを示す。動作については、機能構成から明確で
あるので説明を省略する。また、無意セルの出力動作は
従来例と同一である。
カウンタを示す。動作については、機能構成から明確で
あるので説明を省略する。また、無意セルの出力動作は
従来例と同一である。
【0025】
【発明の効果】以上説明したように、本発明は、書込パ
ルスまたは読出パルスが正常でない周期で入力された場
合でも、入力条件の復旧後に自動的に回復し、かつ障害
の波及を最小限に抑えることができる優れた効果があ
る。
ルスまたは読出パルスが正常でない周期で入力された場
合でも、入力条件の復旧後に自動的に回復し、かつ障害
の波及を最小限に抑えることができる優れた効果があ
る。
【図1】 本発明一実施例セル位相乗換回路のブロック
構成図。
構成図。
【図2】 本発明のセル位相乗換回路の書込パルスおよ
び読出パルスが正常な周期で入力された場合の動作を示
す図。
び読出パルスが正常な周期で入力された場合の動作を示
す図。
【図3】 本発明のセル位相乗換回路の書込パルスが短
い周期で入力された場合の動作を示す図。
い周期で入力された場合の動作を示す図。
【図4】 本発明のセル位相乗換回路の書込パルスが欠
落または長い周期で入力された場合の動作を示す図。
落または長い周期で入力された場合の動作を示す図。
【図5】 本発明のセル位相乗換回路の読出パルスが短
い周期で入力された場合の動作を示す図。
い周期で入力された場合の動作を示す図。
【図6】 本発明のセル位相乗換回路のセル長カウンタ
の回路図。
の回路図。
【図7】 従来例のセル位相乗換回路のブロック構成
図。
図。
【図8】 従来例のセル位相乗換回路の動作を示す図。
1、3 FIFO 2、4 制御手段 10 入力データ 11 書込クロック信号 12、12n 〜12n+3 書込パルス 13 書込データ 14、24 選択信号 15、15n 〜15n+3 、15n+2 ’内部書込パルス 20 出力データ 21 読出クロック信号 22、22n 〜22n+3 読出パルス 23 読出データ 25、25n 〜25n+3 、25n+2 ' 内部読出パルス 30 制御信号 100 書込制御手段 110 補充データ生成手段 200 読出制御手段 210 無意セル生成手段 Cn 〜Cn+3 セル Cx 余剰データ
Claims (2)
- 【請求項1】 入力する書込クロック信号および書込の
制御信号に基づき入力する宛先および制御信号を含むヘ
ッダ部ならびに情報信号からなる固定ビット長パケット
のセルを保持し入力する読出パルスおよび読出の制御信
号に基づきこの保持されたセルを出力するバッフアと、
このバッフアに上記書込および読出の制御信号を与える
制御手段と、入力する書込パルスに基づいて内部書込パ
ルスを上記制御手段に与える書込制御手段と、入力する
読出パルスに基づいて内部読出パルスを上記制御手段に
与える読出制御手段とを備えた セル位相乗換回路において、上記バッファは単一セルを書込および読出の単位とする
FIFOであり、 上記書込制御手段は、入力する書込パルスに基づきプリ
セットされこの書込パルスが入力されない場合には直前
に入力された書込パルスを基準として自走し規定の周期
の内部書込パルスを上記制御手段に与え、入力された書
込パルスが上記規定の周期の内部書込パルスの周期より
短い場合はその入力された書込パルスの周期で内部書込
パルスを出力する内部書込パルス発生手段と、この短い
周期の内部書込パルスを与える場合には単一セル長に満
たない部分をあらかじめ設定されたデータで補充し単一
セル長のセルデータとして上記バッファに与える手段と
を含み、 上記読出制御手段は、入力する読出パルスに基づきプリ
セットされこの読出パルスが入力されない場合には直前
に入力された読出パルスを基準として自走し上記規定の
周期の内部読出パルスを上記制御手段に与え、入力され
た読出パルスが上記規定の周期の内部読出パルスの周期
より短い場合にはその短い周期で入力された読出パルス
の周期で内部読出パルスを出力する内部読出パルス発生
手段と、この短い周期の内部読出パルスを与える場合に
上記単一セル長で上記バッファに保持されていたデータ
のうちこの短い周期では余剰となるデータを廃棄する手
段とを含む ことを特徴とするセル位相乗換回路。 - 【請求項2】 上記内部書込パルス発生手段は入力する
書込パルスに基づきプリセットされこの書込パルスが入
力されない場合には直前に入力された書込パルスを基準
として自走し上記規定の周期の内部書込パルスを発生す
るセル長カウンタを含み、上記内部読出パルス発生手段
は入力する読出パルスに基づきプリセットされこの読出
パルスが入力されない場合には直前に入力された読出パ
ルスを基準として自走し上記規定の周期の内部読出パル
スを発生するセル長カウンタを含む請求項1記載のセル
位相乗換回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP41253390A JP2600496B2 (ja) | 1990-12-20 | 1990-12-20 | セル位相乗換回路 |
US07/810,034 US5222108A (en) | 1990-12-20 | 1991-12-19 | Cell transmission phase and rate converting circuit capable of minimizing extension of faults |
AU89942/91A AU643925B2 (en) | 1990-12-20 | 1991-12-19 | Cell transmission phase and rate converting circuit capable of minimizing extension of faults |
EP19910121793 EP0492440B1 (en) | 1990-12-20 | 1991-12-19 | Cell transmission phase and rate converting circuit |
DE69118143T DE69118143T2 (de) | 1990-12-20 | 1991-12-19 | Phasen- und Ratenanpassungsschaltung für Zellenübertragung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP41253390A JP2600496B2 (ja) | 1990-12-20 | 1990-12-20 | セル位相乗換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04220829A JPH04220829A (ja) | 1992-08-11 |
JP2600496B2 true JP2600496B2 (ja) | 1997-04-16 |
Family
ID=18521362
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP41253390A Expired - Lifetime JP2600496B2 (ja) | 1990-12-20 | 1990-12-20 | セル位相乗換回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5222108A (ja) |
EP (1) | EP0492440B1 (ja) |
JP (1) | JP2600496B2 (ja) |
AU (1) | AU643925B2 (ja) |
DE (1) | DE69118143T2 (ja) |
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KR100258137B1 (ko) * | 1993-12-30 | 2000-06-01 | 윤종용 | 비동기 전송 시스템에서의 가상경로 및 가상 채널 인식자의 개선된 할당방법 및 장치 |
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JPH1168797A (ja) | 1997-08-26 | 1999-03-09 | Nec Corp | 可変長セル対応位相乗換装置 |
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DE19755374C1 (de) | 1997-12-12 | 1999-04-15 | Siemens Ag | Anordnung und Verfahren zur Steuerung einer Datenübertragung zwischen einer ersten und einer zweiten ATM-Einrichtung |
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JP4548767B2 (ja) * | 2004-01-28 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | サンプリングレート変換装置及びサンプリングレート変換方法 |
EP2752458B1 (en) | 2011-09-02 | 2023-07-05 | Mitsubishi Gas Chemical Company, Inc. | Aromatic polycarbonate resin composition, and molded article comprising same |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE3922897A1 (de) * | 1989-07-12 | 1991-01-17 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
US4961188A (en) * | 1989-09-07 | 1990-10-02 | Bell Communications Research, Inc. | Synchronous frequency encoding technique for clock timing recovery in a broadband network |
DE3934248A1 (de) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale |
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-
1990
- 1990-12-20 JP JP41253390A patent/JP2600496B2/ja not_active Expired - Lifetime
-
1991
- 1991-12-19 DE DE69118143T patent/DE69118143T2/de not_active Expired - Lifetime
- 1991-12-19 AU AU89942/91A patent/AU643925B2/en not_active Ceased
- 1991-12-19 US US07/810,034 patent/US5222108A/en not_active Expired - Lifetime
- 1991-12-19 EP EP19910121793 patent/EP0492440B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
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AU8994291A (en) | 1992-06-25 |
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