JPH10256542A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH10256542A JPH10256542A JP9057804A JP5780497A JPH10256542A JP H10256542 A JPH10256542 A JP H10256542A JP 9057804 A JP9057804 A JP 9057804A JP 5780497 A JP5780497 A JP 5780497A JP H10256542 A JPH10256542 A JP H10256542A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、インバータ装置な
どに適用される大電力用の半導体装置に関する。The present invention relates to a high-power semiconductor device applied to an inverter device and the like.
【０００２】[0002]
【従来の技術】従来、集積回路は単結晶シリコンを用い
て作成されてきた。近年、素子の微細化技術の発展に伴
って大規模な集積化が可能となり、種々の回路の集積化
やシステムを１チップ上に集積化する動向が明確になっ
てきている。このような状況下では、高耐圧素子やパワ
ー素子、アナログ回路やデジタル回路などの異種回路の
一体化が要求されている。2. Description of the Related Art Conventionally, integrated circuits have been manufactured using single crystal silicon. In recent years, with the development of element miniaturization technology, large-scale integration has become possible, and the trend of integrating various circuits and integrating systems on one chip has become clear. Under such circumstances, integration of different types of circuits such as high-voltage elements, power elements, analog circuits and digital circuits is required.
【０００３】この種の一体化が要求される装置として
は、主には大電力用の縦型パワー素子とその制御回路と
が一体形成可能な構成を有しており、例えば直流モータ
を駆動するインバータ装置がある。[0003] Devices of this kind that require integration have a structure in which a vertical power element for high power and its control circuit can be integrally formed, for example, for driving a DC motor. There is an inverter device.
【０００４】図１４及び図１５は係るインバータ装置の
構成図である。この装置は、パワー素子がＩＧＢＴの例
である。このインバータ装置は、３相インバータを構成
する６個のＩＧＢＴ１〜６と、各ＩＧＢＴ１〜６に並列
接続される６個のダイオード１１Ｄ〜１６Ｄと、各ＩＧ
ＢＴ１〜６を駆動する駆動回路ＩＣ２０を備えている。
但し、このインバータ装置は、個別のＩＧＢＴ１〜６、
ダイオード１１Ｄ〜１６Ｄ、駆動回路２０から構成され
る。FIGS. 14 and 15 are block diagrams of the inverter device. This device is an example in which the power element is an IGBT. This inverter device includes six IGBTs 1 to 6 forming a three-phase inverter, six diodes 11D to 16D connected in parallel to the IGBTs 1 to 6,
A drive circuit IC 20 for driving the BTs 1 to 6 is provided.
However, this inverter device has individual IGBTs 1 to 6,
It comprises diodes 11D to 16D and a drive circuit 20.
【０００５】図１５中、駆動回路２０で破線に囲まれた
部分は、上段のＩＧＢＴ１〜３を駆動する上段駆動回路
２０ａである。上段駆動回路２０ａは、レベルシフタの
高耐圧ＭＯＳＦＥＴ２１にオン信号が入ると、ＭＯＳＦ
ＥＴ２１に定電流が流れ、ＣＭＯＳロジック等で構成さ
れた上段のＣＭＯＳ駆動回路２２を動作させて、上段の
ＩＧＢＴ１〜３を駆動する構成である。In FIG. 15, a portion surrounded by a broken line in the drive circuit 20 is an upper drive circuit 20a for driving the upper IGBTs 1 to 3. When an ON signal is input to the high breakdown voltage MOSFET 21 of the level shifter, the upper drive circuit 20a
In this configuration, a constant current flows through the ET 21 to operate the upper CMOS drive circuit 22 composed of a CMOS logic or the like to drive the upper IGBTs 1 to 3.
【０００６】上段の駆動回路の電源は、高耐圧ダイオー
ド２３によりコンデンサ２４に電気的にチャージさせた
電荷を用いている。このように、インバータ装置は、部
品点数が多く、高価であるため、高耐圧パワー素子とそ
の制御回路との集積化による低廉化が強く望まれてい
る。[0006] The power supply of the upper drive circuit uses electric charges that are electrically charged in the capacitor 24 by the high breakdown voltage diode 23. As described above, since the inverter device has a large number of components and is expensive, it is strongly desired to reduce the cost by integrating a high-voltage power element and its control circuit.
【０００７】しかしながら、高耐圧大電流素子（ＩＧＢ
Ｔ）に駆動回路２０の如き制御回路を搭載すると、大電
流素子の発生するノイズの為に制御回路が誤動作する可
能性がある。この誤動作を避けるためには、制御回路と
パワー素子とを酸化膜などで完全に分離することが好ま
しい。However, high withstand voltage and large current elements (IGB
If a control circuit such as the drive circuit 20 is mounted in T), the control circuit may malfunction due to noise generated by the large current element. In order to avoid this malfunction, it is preferable that the control circuit and the power element are completely separated by an oxide film or the like.
【０００８】係るパワー素子とその付属回路とを電気的
に十分に分離する技術としては、ｐｎ接合分離技術では
困難であるが、容易な分離技術として、通常、誘電体分
離やＳＯＩ（Silicon On Insulator）基板が用いられて
いる。この種の誘電体分離技術で、耐圧６００Ｖを越え
る構造を形成すると、ＳＯＩ層及び埋め込み分離層を厚
く形成する必要があり、非常に高価になる。Although a pn junction isolation technique is difficult as a technique for sufficiently electrically isolating such a power element from its attached circuit, a dielectric isolation or SOI (Silicon On Insulator) is usually used as an easy isolation technique. ) Substrate is used. If a structure with a withstand voltage of more than 600 V is formed by this kind of dielectric isolation technology, the SOI layer and the buried isolation layer need to be formed thick, which is very expensive.
【０００９】[0009]
【発明が解決しようとする課題】以上述べたように半導
体装置では、縦型パワー素子と付属回路との集積化によ
る低廉化が望まれるが、両者を十分に絶縁分離するため
の製造工程により、費用を増大させてしまう問題があ
る。As described above, in a semiconductor device, it is desired to reduce the cost by integrating a vertical power element and an accessory circuit. There is a problem of increasing costs.
【００１０】本発明は上記実情を考慮してなされたもの
で、高価となる製造工程を要さずに、縦型パワー素子と
その付属回路とを十分に絶縁分離でき、もって、高信頼
性で低費用の大電力用集積回路を実現し得る半導体装置
を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and can sufficiently insulate and separate a vertical power element and its attached circuit without requiring an expensive manufacturing process, thereby achieving high reliability. It is an object of the present invention to provide a semiconductor device capable of realizing an inexpensive large power integrated circuit.
【００１１】[0011]
【課題を解決するための手段】請求項１に対応する発明
は、第１導電型の半導体基板と、前記半導体基板の表面
に形成されたドレイン層と、前記ドレイン層の表面上に
形成されたドレイン電極と、前記半導体基板における前
記ドレイン層とは反対側の表面に選択的に形成された第
２導電型ベース層と、前記第２導電型ベース層の表面に
選択的に形成された第１導電型ソース層と、前記第１導
電型ソース層と前記第２導電型ベース層とに形成された
ソース電極と、前記第１導電型ソース層と前記半導体基
板とに挟まれた前記第２導電型ベース層上にゲート絶縁
膜を介して形成されたゲート電極とを備えた縦型半導体
素子と；前記半導体基板表面における前記ドレイン層と
は反対側の表面に、前記縦型半導体素子を取り囲むよう
に選択的に形成された第２導電型ガードリング層と；前
記半導体基板よりも高いキャリア密度を有し、前記第２
導電型ガードリング層を取り囲むように前記半導体基板
表面に選択的に形成された第１導電型終端層と；前記半
導体基板における前記縦型半導体素子を取り囲む領域上
に形成された絶縁層と；前記半導体基板表面に選択的に
形成された前記第２導電型ベース層の一部から前記第２
導電型ガードリング層を介して前記第１導電型終端層に
至る領域上に前記絶縁層を介して形成され、第１電極
と、第２電極と、これら両電極間の電流路となるドリフ
ト領域を有する高抵抗半導体層とを備えた横型半導体素
子とを具備した半導体装置であって、前記横型半導体素
子のドリフト領域の長さは、前記第２導電型ベース層と
前記第１導電型終端層との間の前記半導体基板表面の距
離にほぼ等しい半導体装置である。According to a first aspect of the present invention, there is provided a semiconductor substrate of a first conductivity type, a drain layer formed on a surface of the semiconductor substrate, and a drain layer formed on a surface of the drain layer. A drain electrode; a second conductivity type base layer selectively formed on the surface of the semiconductor substrate opposite to the drain layer; and a first conductivity type selectively formed on the surface of the second conductivity type base layer. A conductive type source layer; a source electrode formed on the first conductive type source layer and the second conductive type base layer; and a second conductive layer sandwiched between the first conductive type source layer and the semiconductor substrate. A vertical semiconductor device having a gate electrode formed on a mold base layer via a gate insulating film; and a surface of the semiconductor substrate opposite to the drain layer, surrounding the vertical semiconductor device. Selectively formed on A second conductivity type guard ring layer; has a higher carrier density than the semiconductor substrate, the second
A first conductivity type termination layer selectively formed on the surface of the semiconductor substrate so as to surround the conductivity type guard ring layer; an insulation layer formed on a region surrounding the vertical semiconductor element in the semiconductor substrate; The second conductive type base layer selectively formed on the surface of the semiconductor substrate;
A first electrode, a second electrode, and a drift region serving as a current path between these two electrodes formed on a region extending to the first conductivity type termination layer via the conductivity type guard ring layer via the insulating layer; And a high-resistance semiconductor layer having a high resistance semiconductor layer, wherein the length of the drift region of the horizontal semiconductor element is the second conductivity type base layer and the first conductivity type termination layer. The semiconductor device is substantially equal to the distance of the surface of the semiconductor substrate between the semiconductor device and the semiconductor device.
【００１２】また、請求項２に対応する発明は、請求項
１に対応する半導体装置において、前記高抵抗半導体層
としては、単結晶シリコン基板が前記絶縁層に直接接合
されることにより形成された半導体装置である。According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the high-resistance semiconductor layer is formed by directly bonding a single-crystal silicon substrate to the insulating layer. It is a semiconductor device.
【００１３】さらに、請求項３に対応する発明は、請求
項１に対応する半導体装置において、前記高抵抗半導体
層としては、多結晶シリコンにより構成された半導体装
置である。Further, the invention according to claim 3 is the semiconductor device according to claim 1, wherein the high-resistance semiconductor layer is made of polycrystalline silicon.
【００１４】また、請求項４に対応する発明は、請求項
１に対応する半導体装置において、前記横型半導体素子
の周囲には素子分離のためのトレンチが形成された半導
体装置である。 （作用）従って、請求項１に対応する発明は以上のよう
な手段を講じたことにより、縦型半導体素子の外周側を
第２導電型ガードリング層及び第１導電型終端層で取り
囲むと共に、この第２導電型ガードリング層をまたぐよ
うに絶縁膜を介して横型半導体素子が配置されるので、
縦型半導体素子の阻止状態のとき、終端領域上には半導
体基板から周辺の第１導電型終端層にかけて等電位線の
分布が均等化され、且つこの等電位線が絶縁層上の高抵
抗半導体層にも走るため、この高抵抗半導体層を薄く形
成しても横型半導体素子を高耐圧化することができる。According to a fourth aspect of the present invention, there is provided the semiconductor device according to the first aspect, wherein a trench for element isolation is formed around the lateral semiconductor element. (Operation) Therefore, according to the invention corresponding to claim 1, by taking the above means, the outer peripheral side of the vertical semiconductor element is surrounded by the second conductivity type guard ring layer and the first conductivity type termination layer, and Since the lateral semiconductor element is arranged via the insulating film so as to straddle the second conductivity type guard ring layer,
When the vertical semiconductor element is in the blocking state, the distribution of equipotential lines is equalized from the semiconductor substrate to the peripheral first conductivity type termination layer on the termination region, and the equipotential lines correspond to the high resistance semiconductor on the insulating layer. Therefore, even if the high-resistance semiconductor layer is formed thin, the lateral semiconductor element can have a high breakdown voltage.
【００１５】すなわち、縦型及び横型半導体素子の双方
にて、等電位線の分布を均等化して電界集中を阻止する
終端構造なので、高価となる製造工程を要さずに、縦型
パワー素子とその付属回路とを十分に絶縁分離でき、も
って、高信頼性で低費用の大電力用集積回路を実現させ
ることができる。That is, in both the vertical and horizontal semiconductor elements, the terminal structure is used to equalize the distribution of equipotential lines and prevent electric field concentration, so that an expensive manufacturing process is not required and a vertical power element can be used. The auxiliary circuit can be sufficiently insulated and separated, and a highly reliable and low-cost high-power integrated circuit can be realized.
【００１６】また、請求項２に対応する発明は、高抵抗
半導体層としては、単結晶シリコン基板が絶縁層に直接
接合されることにより形成されるので、請求項１に対応
する作用を容易且つ確実に奏することができる。According to a second aspect of the present invention, since the high-resistance semiconductor layer is formed by directly bonding a single-crystal silicon substrate to the insulating layer, the action corresponding to the first aspect can be easily achieved. Can be played reliably.
【００１７】さらに、請求項３に対応する発明は、高抵
抗半導体層が、多結晶シリコンにより構成されるので、
請求項１に対応する作用を容易且つ確実に奏することが
でき、また、厚さの均一な高抵抗半導体層の薄膜を容易
に形成することができる。多結晶シリコンを形成する方
法としては、多結晶シリコンを絶縁層に堆積する方法、
あるいは絶縁層にアモルファスシリコンを堆積させて、
これを多結晶化する方法等を用いれば良い。Furthermore, in the invention according to claim 3, the high-resistance semiconductor layer is made of polycrystalline silicon.
The function corresponding to the first aspect can be easily and reliably achieved, and a thin film of a high-resistance semiconductor layer having a uniform thickness can be easily formed. As a method of forming polycrystalline silicon, a method of depositing polycrystalline silicon on an insulating layer,
Alternatively, deposit amorphous silicon on the insulating layer,
A method of polycrystallizing this may be used.
【００１８】また、請求項４に対応する発明は、横型半
導体素子の周囲には素子分離のためのトレンチが形成さ
れているので、請求項１に対応する作用に加え、複数の
横型半導体素子間の素子分離を容易且つ確実にとり、素
子動作の信頼性を向上させることができる。According to a fourth aspect of the present invention, a trench for element isolation is formed around the lateral semiconductor element. Can be easily and reliably separated, and the reliability of device operation can be improved.
【００１９】[0019]
【発明の実施の形態】次に、本発明の一実施の形態につ
いて図面を参照して説明する。図１は本発明の一実施の
形態に係る半導体装置の平面図である。図２は図１の２
−２線矢視断面図であり、図３は図１の３−３線矢視断
面図である。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a semiconductor device according to one embodiment of the present invention. FIG. 2 corresponds to FIG.
FIG. 3 is a cross-sectional view taken along a line 2-3 in FIG. 1.
【００２０】この半導体装置においては、基板の中央領
域に形成された縦型ＩＧＢＴと、基板の周辺領域に形成
された高耐圧ＭＯＳＦＥＴ、高耐圧ダイオード及びＣＭ
ＯＳ等の横型の付属回路とを備えている。In this semiconductor device, a vertical IGBT formed in a central region of a substrate, a high voltage MOSFET, a high voltage diode and a CM formed in a peripheral region of the substrate are provided.
And a horizontal accessory circuit such as an OS.
【００２１】ＩＧＢＴにおいては、高抵抗のｎ- 型ベー
ス層３１の表面に選択的にｐ型ベース層３２及びｐ型ウ
ェル層３３が形成されている。ｐ型ベース層３２とｐ型
ウェル層３３とに取り囲まれて露出されるｎ- 型ベース
層３１の表面には絶縁層３４を介してゲート電極３５が
形成されている。ｐ型ベース層３２とｐ型ウェル層３３
との表面には選択的にｎ+ 型ソース層３６が形成されて
いる。このｎ+ 型ソース層３６上とｐ型ベース層３２上
には双方にオーミックコンタクトする共通のソース電極
３７が形成されている。In the IGBT, a p-type base layer 32 and a p-type well layer 33 are selectively formed on the surface of a high-resistance n − -type base layer 31. A gate electrode 35 is formed on an exposed surface of the n − -type base layer 31 surrounded by the p-type base layer 32 and the p-type well layer 33 via an insulating layer 34. p-type base layer 32 and p-type well layer 33
An n @ + -type source layer 36 is selectively formed on the surface. On the n + -type source layer 36 and the p-type base layer 32, a common source electrode 37 that is in ohmic contact with both is formed.
【００２２】また、ｎ- 型ベース層３１におけるｐ型ベ
ース層３２とは反対側の表面には高濃度のｐ+ 型ドレイ
ン層３８が形成されている。ｐ+ 型ドレイン層３８上に
はオーミックコンタクトするドレイン電極３９が形成さ
れている。なお、ドレイン層３８をｐ型に代えてｎ型と
すれば縦型ＭＯＳＦＥＴとなる。A high concentration p + -type drain layer 38 is formed on the surface of the n − -type base layer 31 opposite to the p-type base layer 32. On the p + -type drain layer 38, a drain electrode 39 for ohmic contact is formed. If the drain layer 38 is made n-type instead of p-type, it becomes a vertical MOSFET.
【００２３】このような縦型ＩＧＢＴを取り囲む領域に
おいては、ｐ型ベース層３２の周囲にｐ型ベース層３２
から一定間隔を隔てて高濃度のｎ+ 型層４０が形成され
ている。ｐ型ベース層３２とｎ+ 型層４０とに挟まれる
ｎ- 型ベース層３１の表面には複数のｐ型ガードリング
層４１が選択的に形成されている。ｐ型ベース層３２か
らｎ- 型ベース層３１及び各ガードリング層４１を介し
てｎ+ 型層４０に至る領域の上には、共通の絶縁膜４２
を介して高抵抗半導体層４３が形成されている。この高
抵抗半導体層４３は、高耐圧ＭＯＳＦＥＴ、高耐圧ダイ
オード及びＣＭＯＳが形成されている。In the region surrounding such a vertical IGBT, the p-type base layer 32
A high-concentration n + type layer 40 is formed at a constant distance from. A plurality of p-type guard ring layers 41 are selectively formed on the surface of n − -type base layer 31 sandwiched between p-type base layer 32 and n + -type layer 40. On a region from the p-type base layer 32 to the n + -type layer 40 via the n − -type base layer 31 and each guard ring layer 41, a common insulating film 42 is formed.
A high-resistance semiconductor layer 43 is formed through the substrate. The high-resistance semiconductor layer 43 includes a high-voltage MOSFET, a high-voltage diode, and a CMOS.
【００２４】高耐圧ＭＯＳＦＥＴは、図２に示すよう
に、高抵抗半導体層としてのｎ- 型ドリフト層５１中
に、ＩＧＢＴのｐ型ベース層３２上方に位置するｐ型ベ
ース層５２が絶縁膜に達する深さまで形成されている。
ｐ型ベース層５２表面には、ｎ+型ソース層５３及びｐ+
型層５４が選択的に形成されている。In the high breakdown voltage MOSFET, as shown in FIG. 2, a p-type base layer 52 located above the p-type base layer 32 of the IGBT is formed as an insulating film in an n − -type drift layer 51 as a high resistance semiconductor layer. It is formed to the depth to reach.
On the surface of the p-type base layer 52, an n + -type source layer 53 and p +
The mold layer 54 is selectively formed.
【００２５】一方、基板周辺部のｎ+ 型層４０上方に位
置してｎ- 型ドリフト層５１表面にはｎ+ 型ドレイン層
５５が選択的に形成されている。ｎ+ 型ソース層５３の
一部からｐ型ベース層５２を介してｎ- 型ドリフト層５
１に至る領域上には絶縁膜５６を介してゲート電極５７
が形成されている。On the other hand, an n + -type drain layer 55 is selectively formed on the surface of the n − -type drift layer 51 above the n + -type layer 40 around the substrate. An n− type drift layer 5 is formed from a part of the n + type source layer 53 through the p type base layer 52.
The gate electrode 57 is formed on the region reaching 1 through an insulating film 56.
Are formed.
【００２６】ｐ+ 型層５４にはｐ型ベース電極５８が形
成されている。ｎ+ 型ソース層５３にはソース電極５９
が形成されている。ｎ+ 型ドレイン層５５にはドレイン
電極６０が形成されている。The p + -type layer 54 has a p-type base electrode 58 formed thereon. A source electrode 59 is provided on the n + type source layer 53.
Are formed. A drain electrode 60 is formed on the n + type drain layer 55.
【００２７】なお、ｐ型ベース層５２とｎ+ 型ドレイン
層５５との間のｎ- 型ドリフト層５１の長さは、主ＩＧ
ＢＴにおけるｐ型ベース層３２とｎ+ 型層４０との間の
ｎ-型ベース層３１の距離と略同一値に設定されてい
る。以上のようなＭＯＳＦＥＴは、周囲にトレンチ６１
が形成され、素子分離されている。The length of the n − -type drift layer 51 between the p-type base layer 52 and the n + -type drain layer 55 depends on the main IG
The distance is set to be substantially the same as the distance of the n − -type base layer 31 between the p-type base layer 32 and the n + -type layer 40 in the BT. The MOSFET as described above has a trench 61 around it.
Are formed, and the elements are separated.
【００２８】高耐圧ダイオードは、図３に示すように、
高抵抗半導体層４３としてのｎ- 型ドリフト層６２中
に、ＩＧＢＴのｐ型ベース層３２上方に位置するｐ型ア
ノード層６３が絶縁膜４２に達する深さまで形成されて
いる。ｐ型アノード層６３表面にはｐ+ 型層６４が選択
的に形成されている。As shown in FIG. 3, the high breakdown voltage diode is
In the n − -type drift layer 62 as the high-resistance semiconductor layer 43, a p-type anode layer 63 located above the p-type base layer 32 of the IGBT is formed to a depth reaching the insulating film 42. On the surface of the p-type anode layer 63, ap + -type layer 64 is selectively formed.
【００２９】一方、基板周辺部のｎ+ 型層４０上方に位
置してｎ- 型ドリフト層６２表面にはｎ+ 型カソード層
６５が選択的に形成されている。ｐ+ 型層６４にはアノ
ード電極６６が形成されている。ｎ+ 型カソード層６５
にはカソード電極６７が形成されている。On the other hand, an n + -type cathode layer 65 is selectively formed on the surface of the n − -type drift layer 62 above the n + -type layer 40 at the periphery of the substrate. An anode electrode 66 is formed on the p + -type layer 64. n + type cathode layer 65
Is formed with a cathode electrode 67.
【００３０】ｐ型アノード層６３とｎ+ 型カソード層６
５との間のｎ- 型ドリフト層６２の長さは、主ＩＧＢＴ
におけるｐ型ベース層３２とｎ+ 型層４０との間のｎ-
型ベース層３１の距離と略同一値に設定されている。以
上のような高耐圧ダイオードは、周囲にトレンチ６１が
形成され、素子分離されている。The p-type anode layer 63 and the n + -type cathode layer 6
5, the length of the n− type drift layer 62 is smaller than that of the main IGBT.
N− between the p-type base layer 32 and the n + -type layer 40 in FIG.
The distance is set to be substantially the same as the distance of the mold base layer 31. In the high breakdown voltage diode as described above, a trench 61 is formed around the diode to isolate elements.
【００３１】ＣＭＯＳは、基板周辺部のｎ+ 型層４０上
に位置する絶縁膜４２上に形成される。なお、ＣＭＯＳ
下方のｎ+ 型層４０は各ガードリング層４１よりも外周
側であり、ほぼ等電位な領域となっている。このＣＭＯ
Ｓは、絶縁膜４２上の高抵抗半導体層４３としてのｎ-
型層７１中に、ｐ型層７２が絶縁膜４２に達する深さま
で形成されている。The CMOS is formed on the insulating film 42 located on the n + -type layer 40 at the periphery of the substrate. Note that CMOS
The lower n + -type layer 40 is on the outer peripheral side of each guard ring layer 41 and is a region having substantially equal potential. This CMO
S is n- as the high resistance semiconductor layer 43 on the insulating film 42.
A p-type layer 72 is formed in the mold layer 71 to a depth reaching the insulating film 42.
【００３２】ｐ型層７２表面には、ｎ+ 型ソース層７３
及びｎ+ 型ドレイン層７４が選択的に形成されている。
このｎ+ 型ソース層７３の一部からｐ型層７２を介して
ｎ+型ドレイン層７４に至る領域の上には絶縁膜７５を
介してゲート電極７６が形成されている。ｎ+ 型ソース
層７３にはソース電極７７が形成されている。ｎ+ 型ド
レイン層７４にはドレイン電極７８が形成されている。
このｐ型層７２に関する構成がｎＭＯＳである。On the surface of the p-type layer 72, an n + -type source layer 73
And an n + type drain layer 74 is selectively formed.
A gate electrode 76 is formed on a region from a part of the n + type source layer 73 to the n + type drain layer 74 via the p type layer 72 via an insulating film 75. A source electrode 77 is formed on the n + -type source layer 73. A drain electrode 78 is formed on the n + -type drain layer 74.
The configuration related to the p-type layer 72 is an nMOS.
【００３３】同様にｐＭＯＳは、ｎ- 型層７１表面に
は、ｐ+ 型ソース層８１及びｐ+ 型ドレイン層８２が選
択的に形成されている。このｐ+ 型ソース層８１の一部
からｐ型層７１を介してｐ+ 型ドレイン層８２に至る領
域の上には絶縁膜８３を介してゲート電極８４が形成さ
れている。ｐ+ 型ソース層８１にはソース電極８５が形
成されている。ｐ+ 型ドレイン層８２にはドレイン電極
８６が形成されている。このｎ- 型層７１に関する構成
がｐＭＯＳである。Similarly, in the pMOS, ap + -type source layer 81 and ap + -type drain layer 82 are selectively formed on the surface of the n − -type layer 71. A gate electrode 84 is formed on a region from a part of the p + -type source layer 81 to the p + -type drain layer 82 via the p-type layer 71 via an insulating film 83. A source electrode 85 is formed on the p + type source layer 81. A drain electrode 86 is formed on the p + -type drain layer 82. The configuration related to the n− type layer 71 is a pMOS.
【００３４】次に、この半導体装置の製造工程について
図４〜図１１を参照して説明する。なお、前述した構成
と同一要素はａの添字を付して述べる。いま、図４に示
すように、ｎ- 型基板としてのｎ- 型ベース層３１の一
方の表面には、ｐ+ 型ドレイン層３８が形成される。ま
た、ｎ- 型ベース層３１の他方の表面には、選択的にｎ
+ 型層４０、ｐ型ベース層３２、ガードリング層４１が
形成される。しかる後、ｎ- 型ベース層３１におけるｐ
+ 型ドレイン層３８とは異なる表面には、全面に約１μ
ｍ厚の酸化膜４２ａが形成される。Next, a manufacturing process of the semiconductor device will be described with reference to FIGS. The same elements as those in the above-described configuration will be described with the suffix a. Now, as shown in FIG. 4, ap + type drain layer 38 is formed on one surface of the n− type base layer 31 as an n− type substrate. The other surface of the n − -type base layer 31 is selectively n-type.
A + -type layer 40, a p-type base layer 32, and a guard ring layer 41 are formed. Thereafter, the p− in the n − type base layer 31 is
On the surface different from the + type drain layer 38, about 1 μm
An m-thick oxide film 42a is formed.
【００３５】次に、図５に示すように、酸化膜４２ａ上
に約２μｍ厚のｎ- 型層４３ａが形成される。このｎ-
型層４３ａはシリコン直接接合技術、多結晶シリコン堆
積技術、又はアモルファスシリコンからの多結晶シリコ
ン形成技術などにより、容易に形成可能である。このｎ
- 型層４３ａ表面は酸化膜が形成され、この酸化膜が選
択的にエッチング除去される。Next, as shown in FIG. 5, an n.sup.- type layer 43a having a thickness of about 2 .mu.m is formed on oxide film 42a. This n-
The mold layer 43a can be easily formed by a silicon direct bonding technique, a polycrystalline silicon deposition technique, a technique of forming polycrystalline silicon from amorphous silicon, or the like. This n
-An oxide film is formed on the surface of the mold layer 43a, and this oxide film is selectively removed by etching.
【００３６】さらに図６に示すように、残った酸化膜９
０をマスクとしてＩＧＢＴのソース・ゲート・ｐ型ベー
ス層３２となる領域上のｎ- 型層４３ａが除去される。
このとき、高耐圧ＭＯＳＦＥＴ及び高耐圧ダイオードの
周辺のトレンチ６１が同時に形成される。Further, as shown in FIG.
By using 0 as a mask, the n − -type layer 43 a on the region to be the source / gate / p-type base layer 32 of the IGBT is removed.
At this time, the trench 61 around the high voltage MOSFET and the high voltage diode is simultaneously formed.
【００３７】また、図７に示すようにトレンチ６１側壁
に酸化膜９１が形成され、多結晶シリコン９２の堆積に
よりトレンチ６１が埋込まれる。さらに、図８に示すよ
うに、表面の多結晶シリコン及び酸化膜９０が除去さ
れ、各素子用のｐ型ウェル層３３，５２，７２が形成さ
れる。次に、図９に示すように、ゲート絶縁膜３４，５
６，７５，８３となる酸化膜３４ａと、多結晶シリコン
のゲート電極３５，５７，７６，８４とが順次形成され
る。As shown in FIG. 7, an oxide film 91 is formed on the side wall of trench 61, and trench 61 is buried by depositing polycrystalline silicon 92. Further, as shown in FIG. 8, the polycrystalline silicon and the oxide film 90 on the surface are removed, and p-type well layers 33, 52, and 72 for each element are formed. Next, as shown in FIG. 9, the gate insulating films 34, 5
Oxide films 34a to be 6, 75, 83 and gate electrodes 35, 57, 76, 84 of polycrystalline silicon are sequentially formed.
【００３８】次に、図１０に示すように、各ｎ+ 型層が
イオン注入及び拡散により、形成される。すなわち、Ｉ
ＧＢＴのｎ+ 型ソース層３６、高耐圧ＭＯＳＦＥＴのｎ
+ 型ソース層３６、ｎ+ 型ドレイン層５５、高耐圧ダイ
オードのｎ+ 型カソード層６５、ＣＭＯＳにおけるｎＭ
ＯＳのｎ+ 型ソース層７３、ｎ+ 型ドレイン層７４及び
最外周のｎ+ 型層９３が形成される。また、各ｐ+ 型層
がイオン注入及び拡散により形成される。すなわち、Ｉ
ＧＢＴのｐ+ 型ベースコンタクト層９４、高耐圧ダイオ
ードのアノードコンタクト層としてのｐ+ 型層６４、Ｃ
ＭＯＳにおけるｐＭＯＳのｐ+ 型ソース層８１及びｐ+
型ドレイン層８２が形成される。Next, as shown in FIG. 10, each n + type layer is formed by ion implantation and diffusion. That is, I
N + type source layer 36 of GBT, n of high voltage MOSFET
+ Source layer 36, n + type drain layer 55, n + type cathode layer 65 of high breakdown voltage diode, nM in CMOS
An n + type source layer 73, an n + type drain layer 74 and an outermost n + type layer 93 of the OS are formed. Each p + type layer is formed by ion implantation and diffusion. That is, I
P + type base contact layer 94 of GBT, p + type layer 64 as anode contact layer of high breakdown voltage diode, C
The p + source layer 81 of pMOS and p +
A mold drain layer 82 is formed.
【００３９】そして、図１１（又は図２，図３）に示す
ように、この表面に酸化膜９５、コンタクトホール及び
各電極が順次形成され、３７，５８〜６０，６６〜６
７，７７〜７８，８５〜８６，半導体装置が完成され
る。Then, as shown in FIG. 11 (or FIGS. 2 and 3), an oxide film 95, a contact hole and each electrode are sequentially formed on this surface, and 37, 58-60, 66-6.
7, 77 to 78, 85 to 86, the semiconductor device is completed.
【００４０】さて、このように構成した半導体装置にお
いて、ＩＧＢＴのドレイン電極３９に正、ソース電極３
７に負の電圧を印加すると、ｎ- 型ベース層３１に空乏
層が広がる。ここで、ＩＧＢＴ周囲のｎ- 型層３１に
は、ガードリング層４１の作用により、図１２及び図１
３に示すように等電位線９６が均等に形成される。この
等電位線９６は、高耐圧ＭＯＳＦＥＴ及び高耐圧ダイオ
ードのｎ- 型ドリフト層５１，６２にも形成され、ｎ-
型ドリフト層５１，６２に均等な電位分布を作る。In the semiconductor device thus configured, the positive electrode and the source electrode 3 are connected to the drain electrode 39 of the IGBT.
When a negative voltage is applied to 7, a depletion layer spreads in n − -type base layer 31. Here, the action of the guard ring layer 41 is applied to the n − -type layer 31 around the IGBT as shown in FIGS.
As shown in FIG. 3, the equipotential lines 96 are formed evenly. This equipotential line 96 is also formed in the n− type drift layers 51 and 62 of the high breakdown voltage MOSFET and the high breakdown voltage diode.
An even potential distribution is formed in the drift layers 51 and 62.
【００４１】よって、これらｎ- 型ドリフト層５１，６
２内での電界集中が発生せず、活性層が薄くても高耐圧
化を実現できる。このため、高耐圧ＭＯＳＦＥＴ及び高
耐圧ダイオードを実現でき、上段素子の駆動回路を下段
のＩＧＢＴ上に集積できる。Therefore, these n− type drift layers 51, 6
No electric field concentration occurs in the semiconductor device 2 and a high breakdown voltage can be realized even when the active layer is thin. Therefore, a high breakdown voltage MOSFET and a high breakdown voltage diode can be realized, and the drive circuit of the upper element can be integrated on the lower IGBT.
【００４２】すなわち、例えば図１４及び図１５に示し
たインバータ装置のＩＧＢＴ４〜６（又はＭＯＳＦＥ
Ｔ）上に、駆動回路２０ａ，２０ｂとしての高耐圧ＭＯ
ＳＦＥＴ２１、ＣＭＯＳ駆動回路２２及び高耐圧ダイオ
ード２３を集積化できるため、部品数を削減でき、低費
用のインバータ装置を提供できる。That is, for example, the IGBTs 4-6 (or MOSFE) of the inverter device shown in FIGS.
T) A high breakdown voltage MO as drive circuits 20a and 20b
Since the SFET 21, the CMOS drive circuit 22, and the high voltage diode 23 can be integrated, the number of components can be reduced, and a low-cost inverter device can be provided.
【００４３】上述したように本実施形態によれば、縦型
及び横型半導体素子の双方にて、等電位線の分布を均等
化して電界集中を阻止する終端構造なので、高価となる
製造工程を要さずに、縦型パワー素子とその付属回路と
を十分に絶縁分離でき、もって、高信頼性で低費用の大
電力用集積回路を実現させることができる。As described above, according to the present embodiment, in both the vertical semiconductor device and the horizontal semiconductor device, the distribution structure of the equipotential lines is equalized to prevent the electric field concentration. In addition, the vertical power element and its attached circuit can be sufficiently insulated and separated from each other, so that a highly reliable and low-cost integrated circuit for large power can be realized.
【００４４】なお、高抵抗半導体層としてのｎ- 型層４
３ａは、単結晶シリコン基板が酸化膜４２ａに直接接合
されて形成された場合、上記作用効果を容易且つ確実に
奏することができる。また、ｎ- 型層４３ａは、多結晶
シリコンが酸化膜４２ａに堆積されて形成された場合、
上記作用効果に加え、厚さの均一な薄膜として容易に形
成することができる。The n− type layer 4 as a high resistance semiconductor layer
When the single crystal silicon substrate 3a is formed by directly bonding the single crystal silicon substrate to the oxide film 42a, the above operation and effect can be easily and reliably achieved. The n − -type layer 43a is formed by depositing polycrystalline silicon on the oxide film 42a.
In addition to the above functions and effects, it can be easily formed as a thin film having a uniform thickness.
【００４５】また、横型半導体素子の周囲には素子分離
のためのトレンチ６１が形成されているので、複数の横
型半導体素子間の素子分離を容易且つ確実にとり、素子
動作の信頼性を向上させることができる。Further, since the trench 61 for element isolation is formed around the lateral semiconductor element, element isolation between a plurality of lateral semiconductor elements can be easily and surely performed, and the reliability of element operation can be improved. Can be.
【００４６】以上、本発明の一実施の形態を説明した
が、本発明は上述の実施の形態に限定されない。また、
本実施の形態は、終端構造に特徴があるため、縦型半導
体素子及び横型半導体素子の構造は任意に変更可能であ
る。例えば横型半導体素子は、ＩＧＢＴ等でもよい。さ
らに、ＩＧＢＴのｐ型ドレインとｎ- 型ベース層との間
にｎ- 型ベース層より濃度の高いｎ型バッファ層を入れ
た構造でもよい。 （他の実施の形態）上記全ての実施の形態では、第１導
電型をｎ型とし、第２導電型をｐ型とした場合について
説明したが、これに限らず、第１導電型をｐ型とし、第
２導電型をｎ型としても、本発明を同様に実施して同様
の効果を得ることができる。その他、本発明はその要旨
を逸脱しない範囲で種々変形して実施できる。As described above, one embodiment of the present invention has been described, but the present invention is not limited to the above embodiment. Also,
In the present embodiment, since the termination structure is characterized, the structures of the vertical semiconductor device and the horizontal semiconductor device can be arbitrarily changed. For example, the lateral semiconductor element may be an IGBT or the like. Further, an n-type buffer layer having a higher concentration than the n-type base layer may be inserted between the p-type drain of the IGBT and the n-type base layer. (Other Embodiments) In all of the above embodiments, the case where the first conductivity type is n-type and the second conductivity type is p-type has been described. However, the present invention is not limited to this, and the first conductivity type is p-type. Even if the second conductivity type is n-type, the present invention can be implemented in the same manner and the same effect can be obtained. In addition, the present invention can be implemented with various modifications without departing from the scope of the invention.
【００４７】[0047]
【発明の効果】以上説明したように本発明によれば、高
価となる製造工程を要さずに、縦型パワー素子とその付
属回路とを十分に絶縁分離でき、もって、高信頼性で低
費用の大電力用集積回路を実現できる半導体装置を提供
できる。As described above, according to the present invention, the vertical power element and its attached circuit can be sufficiently insulated and separated from each other without requiring an expensive manufacturing process. A semiconductor device capable of realizing an inexpensive high-power integrated circuit can be provided.
【図１】本発明の一実施の形態に係る半導体装置の平面
図FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention;
【図２】図１の２−２線矢視断面図FIG. 2 is a sectional view taken along line 2-2 of FIG. 1;
【図３】図１の３−３線矢視断面図FIG. 3 is a sectional view taken along line 3-3 of FIG. 1;
【図４】同実施の形態における製造工程図FIG. 4 is a manufacturing process diagram in the embodiment.
【図５】同実施の形態における製造工程図FIG. 5 is a manufacturing process diagram in the embodiment.
【図６】同実施の形態における製造工程図FIG. 6 is a manufacturing process diagram in the embodiment.
【図７】同実施の形態における製造工程図FIG. 7 is a manufacturing process diagram in the embodiment.
【図８】同実施の形態における製造工程図FIG. 8 is a manufacturing process diagram in the embodiment.
【図９】同実施の形態における製造工程図FIG. 9 is a manufacturing process diagram in the embodiment.
【図１０】同実施の形態における製造工程図FIG. 10 is a manufacturing process diagram in the embodiment.
【図１１】同実施の形態における製造工程図FIG. 11 is a manufacturing process diagram in the embodiment.
【図１２】同実施の形態における等電位線の分布を示す
図FIG. 12 is a diagram showing a distribution of equipotential lines in the embodiment.
【図１３】同実施の形態における等電位線の分布を示す
図FIG. 13 is a view showing distribution of equipotential lines in the embodiment.
【図１４】一般的なインバータ装置の構成図FIG. 14 is a configuration diagram of a general inverter device.
【図１５】一般的なインバータ装置の構成図FIG. 15 is a configuration diagram of a general inverter device.
３１…ｎ- 型ベース層 ３２，５２…ｐ型ベース層 ３３…ｐ型ウェル層 ３４，４２，５６，７５，８３…絶縁膜 ３６，５３，７３…ｎ+ 型ソース層 ３７，５９，７７，８５…ソース電極 ３８，８２…ｐ+ 型ドレイン層 ３９，７８，８６…ドレイン電極 ４０，９３…ｎ+ 型層 ４３…高抵抗半導体層 ５１，６２…ｎ- 型ドリフト層 ５４，６４…ｐ+ 型層 ５５，７４…ｎ+ 型ドレイン層 ６１…トレンチ ６３…ｐ型アノード層 ６５…ｎ+ 型カソード層 ７１…ｎ- 型層 ８１…ｐ+ 型ソース層 ９０，９１，３４ａ，９５…酸化膜 ９４…ｐ+ 型ベースコンタクト層 ９６…等電位線 31 n-type base layer 32, 52 p-type base layer 33 p-type well layer 34, 42, 56, 75, 83 insulating film 36, 53, 73 ... n + type source layer 37, 59, 77, 85 ... source electrode 38,82 ... p + type drain layer 39,78,86 ... drain electrode 40,93 ... n + type layer 43 ... high resistance semiconductor layer 51,62 ... n- type drift layer 54,64 ... p + N-type drain layer 61 n-type drain layer 61 p-type anode layer 65 n-type cathode layer 71 n-type layer 81 p-type source layer 90, 91, 34a, 95 oxide film 94: p + type base contact layer 96: equipotential line
Claims (4)
面に選択的に形成された第２導電型ベース層と、 前記第２導電型ベース層の表面に選択的に形成された第
１導電型ソース層と、 前記第１導電型ソース層と前記第２導電型ベース層とに
形成されたソース電極と、 前記第１導電型ソース層と前記半導体基板とに挟まれた
前記第２導電型ベース層上にゲート絶縁膜を介して形成
されたゲート電極とを備えた縦型半導体素子と；前記半
導体基板表面における前記ドレイン層とは反対側の表面
に、前記縦型半導体素子を取り囲むように選択的に形成
された第２導電型ガードリング層と；前記半導体基板よ
りも高いキャリア密度を有し、前記第２導電型ガードリ
ング層を取り囲むように前記半導体基板表面に選択的に
形成された第１導電型終端層と；前記半導体基板におけ
る前記縦型半導体素子を取り囲む領域上に形成された絶
縁層と；前記半導体基板表面に選択的に形成された前記
第２導電型ベース層の一部から前記第２導電型ガードリ
ング層を介して前記第１導電型終端層に至る領域上に前
記絶縁層を介して形成され、第１電極と、第２電極と、
これら両電極間の電流路となるドリフト領域を有する高
抵抗半導体層とを備えた横型半導体素子とを具備した半
導体装置であって、 前記横型半導体素子のドリフト領域の長さは、前記第２
導電型ベース層と前記第１導電型終端層との間の前記半
導体基板表面の距離にほぼ等しいことを特徴とする半導
体装置。A first conductivity type semiconductor substrate, a drain layer formed on a surface of the semiconductor substrate, a drain electrode formed on a surface of the drain layer, and the drain layer in the semiconductor substrate. A second conductivity type base layer selectively formed on the opposite surface; a first conductivity type source layer selectively formed on the surface of the second conductivity type base layer; and the first conductivity type source layer And a source electrode formed on the second conductive type base layer and a second conductive type base layer interposed between the first conductive type source layer and the semiconductor substrate via a gate insulating film. A vertical semiconductor element having a gate electrode; and a second conductive type guard ring selectively formed on the surface of the semiconductor substrate opposite to the drain layer so as to surround the vertical semiconductor element. Layer and the half A first conductivity type termination layer having a higher carrier density than the body substrate and selectively formed on the semiconductor substrate surface so as to surround the second conductivity type guard ring layer; and the vertical semiconductor in the semiconductor substrate. An insulating layer formed on a region surrounding the element; and a first conductive type via a second conductive type guard ring layer from a part of the second conductive type base layer selectively formed on the semiconductor substrate surface. A first electrode, a second electrode, a first electrode, a second electrode,
And a high-resistance semiconductor layer having a high-resistance semiconductor layer having a drift region serving as a current path between the two electrodes, wherein the length of the drift region of the horizontal semiconductor device is the second length.
A semiconductor device, wherein the distance between the base layer of the conductivity type and the termination layer of the first conductivity type is substantially equal to the distance on the surface of the semiconductor substrate.
層に直接接合されることにより形成されたことを特徴と
する半導体装置。2. The semiconductor device according to claim 1, wherein said high-resistance semiconductor layer is formed by directly bonding a single-crystal silicon substrate to said insulating layer.
たことを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein said high-resistance semiconductor layer is made of polycrystalline silicon.
が形成されたことを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein a trench for element isolation is formed around the lateral semiconductor element.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9057804A JPH10256542A (en) | 1997-03-12 | 1997-03-12 | Semiconductor device |
| DE19710487A DE19710487A1 (en) | 1996-03-13 | 1997-03-13 | Semiconductor module with vertical semiconductor component |
| US08/816,596 US5985708A (en) | 1996-03-13 | 1997-03-13 | Method of manufacturing vertical power device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9057804A JPH10256542A (en) | 1997-03-12 | 1997-03-12 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256542A true JPH10256542A (en) | 1998-09-25 |
Family
ID=13066114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9057804A Pending JPH10256542A (en) | 1996-03-13 | 1997-03-12 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256542A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100377366C (en) * | 2003-12-19 | 2008-03-26 | 三洋电机株式会社 | Semiconductor device |
| JP2009130096A (en) * | 2007-11-22 | 2009-06-11 | Fuji Electric Device Technology Co Ltd | Semiconductor device equipped with control circuit |
| JP2010141244A (en) * | 2008-12-15 | 2010-06-24 | Mitsumi Electric Co Ltd | Semiconductor device |
| US7943439B2 (en) | 2008-05-22 | 2011-05-17 | Fuji Electric Systems Co., Ltd. | Method for manufacturing semiconductor apparatus |
-
1997
- 1997-03-12 JP JP9057804A patent/JPH10256542A/en active Pending
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