JPH09231196A - クロック分配回路 - Google Patents

Abstract

(57)【要約】 【課題】 集積回路内などに形成され、入力クロック信
号ＣＫをレジスタなどの複数の負荷に分配するクロック
分配回路２１において、クロック信号の該集積回路内で
の遅延時間を小さくするとともに、各負荷へのクロック
スキューを低減し、高速動作を可能とする。 【解決手段】 入力クロック信号ＣＫの電圧レベル変化
を、クロックドライブ回路Ｄによって、２本のセンス線
Ｌ１，Ｌ２の電流レベル差に変換して出力し、相互に並
列に接続された各クロックレシーブ回路Ｒ１〜Ｒｎによ
って、前記電流レベル差を電圧レベル差に高速に変換し
て、波形整形して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力クロック信号
を集積回路チップ内の各構成回路に分配するためのクロ
ック分配回路に関する。

【０００２】

【従来の技術】上記のように、集積回路チップ内で入力
クロック信号を各構成回路に分配するために、典型的な
従来技術では、たとえば「ＬＳＩ設計入門」（佐々木，
森野，鈴木 共著、コロナ社，ｐ１５４〜ｐ１５５）で
示されるように、インバータをツリー状に並べて供給す
る方法が用いられている。図６は、そのような典型的な
従来技術である特開平５−１５９０８０号公報で示され
るクロック分配回路１の電気的構成を示すブロック図で
ある。

【０００３】入力端子２に入力されたクロック信号ＣＫ
は、ＣＭＯＳ（相補型金属酸化膜半導体）構成のインバ
ータＢ１を介して、次段の複数のインバータＢ２１，Ｂ
２２，Ｂ２３（総称するときには、以下参照符Ｂで示
す）へ供給される。各インバータＢ２１，Ｂ２２，Ｂ２
３の特性は相互に等しく、かつインバータＢ１から各イ
ンバータＢ２１，Ｂ２２，Ｂ２３への配線長も相互に等
しい。

【０００４】このようにして、インバータＢ１およびＢ
２１によって正転されて出力される出力クロック信号Ｃ
Ｋ１の経路において、前記インバータＢ１，Ｂ２１によ
るゲート遅延時間と、出力クロック信号ＣＫ２の経路に
おけるインバータＢ１，Ｂ２２におけるゲート遅延時間
と、出力クロック信号ＣＫ３の経路におけるインバータ
Ｂ１，Ｂ２３におけるゲート遅延時間とが相互に等しく
なるように構成されている。

【０００５】したがって、各インバータＢ２１，Ｂ２
２，Ｂ２３から出力端子Ｐ１，Ｐ２，Ｐ３へそれぞれ出
力される出力クロック信号ＣＫ１，ＣＫ２，ＣＫ３は、
クロックスキューと呼ばれるタイミング差が抑えられ
て、相互に位相が一致することになる。前記各出力クロ
ック信号ＣＫ１，ＣＫ２，ＣＫ３は、出力端子Ｐ１，Ｐ
２，Ｐ３にそれぞれ接続されている負荷回路へ供給され
る。

【０００６】一方、１つのインバータＢ２１，Ｂ２２，
Ｂ２３で駆動することができる負荷容量には限界があ
り、ＡＳＩＣ等で実現され、クロック同期によってデジ
タル信号処理を行う集積回路では、クロック信号を供給
すべき負荷容量に応じて、図７のクロック分配回路１１
で示すように、インバータＢの段数を増加することによ
って対応している。

【０００７】このクロック分配回路１１では、出力チャ
ネル数を増加するために、前記各インバータＢ２１，Ｂ
２２，Ｂ２３の後段に、さらにそれぞれ３つのインバー
タＢ３１，Ｂ３２，Ｂ３３；Ｂ３４，Ｂ３５，Ｂ３６；
Ｂ３７，Ｂ３８，Ｂ３９を設け、またこれに対応して位
相調整用のインバータＢ０を、前記インバータＢ１の前
段または後段（図７の例では前段）に設けている。この
ようにして、多数の出力端子Ｐ１〜Ｐ９から負荷回路
へ、クロックスキューの低減された出力クロック信号Ｃ
Ｋ１〜ＣＫ９がそれぞれ出力される。

【０００８】

【発明が解決しようとする課題】上述のような従来技術
では、クロック信号が入力されるべき負荷回路数が大き
くなるほど、すなわち集積回路の回路規模が大きくなる
ほど、クロックツリーの段数が増加し、該集積回路内で
のクロック信号の内部遅延が大きくなって、高速動作に
適さなくなってしまうという問題がある。たとえば、レ
ジスタなどの負荷回路が、数百〜数千にも及ぶことがあ
る。

【０００９】また、各段のインバータＢ２１〜Ｂ２３間
およびＢ３１〜Ｂ３９間の配線長をそれぞれ均一にする
ことが困難であり、配線によるクロック信号の伝達遅延
時間にばらつきが生じ、クロックスキューを低減するこ
とが困難になるという問題がある。前記伝達遅延時間
は、同じ配線長であっても、プロセスの微細化による配
線抵抗の増大によって、さらに増加してしまうという問
題もある。

【００１０】本発明の目的は、クロック信号の内部遅延
を小さくすることができるとともに、クロックスキュー
を低減することができるクロック分配回路を提供するこ
とである。

【００１１】

【課題を解決するための手段】請求項１の発明に係るク
ロック分配回路は、入力クロック信号の電圧レベルを電
流レベルに変換するクロック送信回路と、相互に並列に
接続され、前記クロック送信回路の出力電流レベルを受
信し、出力クロック信号に規定される電圧レベルに増幅
して変換する複数のクロック受信回路とを含むことを特
徴とする。

【００１２】上記の構成によれば、インバータなどによ
って構成されるバッファによってクロック信号を分配す
る場合では、バッファの論理を反転させるためには充分
な電荷を移動させて入力電圧を変化する必要があるのに
対して、本発明ではその電圧変化に至る以前で、クロッ
ク送信回路からの電流の変化を各クロック受信回路が検
知して、論理を反転して出力する。

【００１３】したがって、配線等の負荷容量の影響が少
なく、各クロック受信回路は、クロック送信回路からの
出力電流の変化を速やかに検知して、同時に論理を反転
することになり、クロック信号の内部遅延時間を小さく
することができるとともに、クロックスキューを抑える
ことができ、高速動作を行うことができるようになる。

【００１４】また請求項２の発明に係るクロック分配回
路では、前記クロック送信回路は、前記入力クロック信
号に対応して相補動作を行う縦続接続された第１および
第２の２段のＣＭＯＳインバータから成り、前記クロッ
ク受信回路は、各ＣＭＯＳインバータの出力電流差を検
出して電圧差に変換する電流検出型のセンス増幅器と、
前記電圧差を増幅する電圧差動増幅器と、出力クロック
信号に規定される電圧レベルに整形する波形整形回路と
を備えることを特徴とする。

【００１５】上記の構成によれば、クロック送信回路の
２段のＣＭＯＳインバータのそれぞれから、センス線を
介して各クロック受信回路へは、入力クロック信号の電
圧レベル、すなわち論理に対応したレベルの電流が出力
されることになる。

【００１６】したがって、クロック受信回路では、セン
ス増幅器によって、２本のセンス線のいずれの電流レベ
ルが大きいか、または小さいかを判定するだけでよく、
電荷の移動を速やかに検出することができる。

【００１７】さらにまた請求項３の発明に係るクロック
分配回路では、前記第１のＣＭＯＳインバータは、ソー
スが高電位電源に接続され、ゲートに前記入力クロック
信号が入力され、ドレインが出力端となる第１のＭＯＳ
ＦＥＴと、ソースが低電位電源に接続され、ゲートに前
記第１のＭＯＳＦＥＴのゲートとともに入力クロック信
号が入力され、ドレインが前記第１のＭＯＳＦＥＴのド
レインとともに出力端となる第２のＭＯＳＦＥＴとを有
し、前記第２のＣＭＯＳインバータは、ソースが高電位
電源に接続され、ゲートに前記第１のＣＭＯＳインバー
タの出力が入力され、ドレインが出力端となる第３のＭ
ＯＳＦＥＴと、ソースが低電位電源に接続され、ゲート
に前記第３のＭＯＳＦＥＴのゲートとともに第１のＣＭ
ＯＳインバータの出力が入力され、ドレインが前記第３
のＭＯＳＦＥＴのドレインとともに出力端となる第４の
ＭＯＳＦＥＴとを有し、前記センス増幅器は、ソースが
高電位電源に接続され、ゲートが低電位電源に接続され
る第５のＭＯＳＦＥＴと、ソースが高電位電源に接続さ
れ、ゲートが低電位電源に接続される第６のＭＯＳＦＥ
Ｔと、ソースが前記第５のＭＯＳＦＥＴのドレインに接
続されて前記第１のＣＭＯＳインバータの出力が入力さ
れる第７のＭＯＳＦＥＴと、ソースが前記第６のＭＯＳ
ＦＥＴのドレインに接続されて前記第２のＣＭＯＳイン
バータの出力が入力される第８のＭＯＳＦＥＴと、ソー
スが低電位電源に接続され、ゲートがドレインとともに
前記第７のＭＯＳＦＥＴのドレインおよび第８のＭＯＳ
ＦＥＴのゲートと接続される第９のＭＯＳＦＥＴと、ソ
ースが低電位電源に接続され、ゲートがドレインととも
に前記第８のＭＯＳＦＥＴのドレインおよび第７のＭＯ
ＳＦＥＴのゲートと接続される第１０のＭＯＳＦＥＴと
を有し、前記電圧差動増幅器は、ソースが高電位電源に
接続され、ゲートがドレインと接続される第１１のＭＯ
ＳＦＥＴと、ソースが高電位電源に接続され、ゲートが
前記第１１のＭＯＳＦＥＴのゲートおよびドレインに接
続される第１２のＭＯＳＦＥＴと、ドレインが前記第１
１のＭＯＳＦＥＴのドレインおよびゲートと第１２のＭ
ＯＳＦＥＴのゲートとに接続され、ゲートには前記第７
および第９のＭＯＳＦＥＴのドレインからの出力が入力
される第１３のＭＯＳＦＥＴと、ドレインが前記第１２
のＭＯＳＦＥＴのドレインに接続され、ゲートには前記
第８および第１０のＭＯＳＦＥＴのドレインからの出力
が入力される第１４のＭＯＳＦＥＴと、ソースが低電位
電源に接続され、ゲートが高電位電源に接続され、ドレ
インが前記第１３のＭＯＳＦＥＴのソースおよび第１４
のＭＯＳＦＥＴのソースに接続される第１５のＭＯＳＦ
ＥＴとを有し、前記波形整形回路は、ソースが高電位電
源に接続され、ゲートに前記第１２および第１４のＭＯ
ＳＦＥＴのドレインからの出力が入力される第１６のＭ
ＯＳＦＥＴと、ソースが低電位電源に接続され、ゲート
には前記第１６のＭＯＳＦＥＴのゲートとともに第１２
および第１４のＭＯＳＦＥＴのドレインからの出力が入
力される第１７のＭＯＳＦＥＴとを有し、第１６および
第１７のＭＯＳＦＥＴのドレインから出力クロック信号
を導出することを特徴とする。

【００１８】上記の構成によって、前記クロック送信回
路およびクロック受信回路の各構成を、集積回路上に具
体的に構成することができる。

【００１９】

【発明の実施の形態】本発明の実施の一形態について、
図１〜図５に基づいて説明すれば以下のとおりである。

【００２０】図１は、本発明の実施の一形態のクロック
分配回路２１の概略的構成を示すブロック図である。こ
のクロック分配回路２１は、大略的に、クロック送信回
路であるクロックドライブ回路Ｄと、クロック受信回路
であり、相互に並列に設けられる複数ｎチャネルのクロ
ックレシーブ回路Ｒ１，Ｒ２，…，Ｒｎ（総称するとき
には、以下参照符Ｒで示す）とを備えて構成されてい
る。

【００２１】クロックドライブ回路Ｄは、入力端子２２
への入力クロック信号ＣＫの電圧レベル、すなわち論理
に対応して、２本のセンス線Ｌ１，Ｌ２の電流レベルＣ
１，Ｃ２を相補的に変化する電圧−電流変換を行う。す
なわち、たとえば前記入力クロック信号ＣＫがハイレベ
ルであるときには、センス線Ｌ１の電流レベルＣ１をセ
ンス線Ｌ２の電流レベルＣ２よりも大きくし、これに対
して前記入力クロック信号ＣＫがローレベルであるとき
には、センス線Ｌ１の電流レベルＣ１をセンス線Ｌ２の
電流レベルＣ２よりも小さくする。

【００２２】前記各センス線Ｌ１，Ｌ２には、各クロッ
クレシーブ回路Ｒが並列に接続されており、各クロック
レシーブ回路Ｒは、前記クロックドライブ回路Ｄとは反
対に電流−電圧変換を行い、センス線Ｌ１，Ｌ２の電流
レベルＣ１，Ｃ２の差に対応した電圧レベルを、それぞ
れ対応する出力端子Ｔ１〜Ｔｎ（総称するときには、以
下参照符Ｔで示す）へ出力する。すなわち、たとえばセ
ンス線Ｌ１の電流レベルＣ１がセンス線Ｌ２の電流レベ
ルＣ２よりも大きいときにはハイレベルの出力を導出
し、センス線Ｌ１の電流レベルＣ１がセンス線Ｌ２の電
流レベルＣ２よりも小さいときにはローレベルの出力を
導出する。

【００２３】図２は、前記クロックドライブ回路Ｄの具
体的構成を示す電気回路図である。このクロックドライ
ブ回路Ｄは、第１および第２の２段のインバータＩＮＶ
１，ＩＮＶ２が縦続接続されて構成されている。インバ
ータＩＮＶ１は、ＰチャネルのＭＯＳＦＥＴＱ１と、Ｎ
チャネルのＭＯＳＦＥＴＱ２とを備えるＣＭＯＳ構成の
インバータである。

【００２４】前記ＭＯＳＦＥＴＱ１のソースは、高電位
電源であるハイレベル＋ＶＤＤ、たとえば３Ｖの電源ラ
イン２３に接続されており、これに対してＭＯＳＦＥＴ
Ｑ２のソースは、低電位電源である接地ラインに接続さ
れている。前記入力端子２２への入力クロック信号ＣＫ
は、ＭＯＳＦＥＴＱ１，Ｑ２のゲートに共通に入力さ
れ、これらのＭＯＳＦＥＴＱ１，Ｑ２のドレインから
は、前記センス線Ｌ１および後段のインバータＩＮＶ２
へ、前記電流レベルＣ１が出力される。これらのＭＯＳ
ＦＥＴＱ１，Ｑ２は、駆動能力が相互に等しくなるよう
に形成されている。

【００２５】したがって、入力クロック信号ＣＫの電圧
レベルが、たとえば前記電圧ＶＤＤの１／２に設定され
る動作点電圧よりも高くなると、ＭＯＳＦＥＴＱ１が遮
断し、ＭＯＳＦＥＴＱ２が導通して、センス線Ｌ１から
電流を吸込んで、該センス線Ｌ１は、ほぼ接地レベルの
ローレベルとなる。これに対して、入力クロック信号Ｃ
Ｋが前記動作点電圧よりも低くなると、ＭＯＳＦＥＴＱ
１が導通するとともにＭＯＳＦＥＴＱ２が遮断し、セン
ス線Ｌ１へ電流を流出して、該センス線Ｌ１は、ほぼ前
記＋ＶＤＤのハイレベルとなる。このようにして、入力
クロック信号ＣＫの論理がセンス線Ｌ１に反転されて出
力されることになる。

【００２６】また、インバータＩＮＶ２は、Ｐチャネル
のＭＯＳＦＥＴＱ３と、ＮチャネルのＭＯＳＦＥＴＱ４
とを備えて、前記インバータＩＮＶ１と同様に構成され
ており、ただし、ＭＯＳＦＥＴＱ３，Ｑ４のゲートに
は、前記インバータＩＮＶ１からの電流レベルＣ１の出
力が入力され、ドレインからの電流レベルＣ２の出力は
前記センス線Ｌ２へ出力される。

【００２７】図３は、クロックレシーブ回路Ｒ１の具体
的構成を示す電気回路図である。このクロックレシーブ
回路Ｒ１は、大略的に、センス増幅器３１と、電圧差動
増幅器３２と、波形整形回路３３とを備えて構成されて
いる。

【００２８】前記センス増幅器３１は、ＰチャネルのＭ
ＯＳＦＥＴＱ５〜Ｑ８と、ＮチャネルのＭＯＳＦＥＴＱ
９，Ｑ１０とを備えて構成されている。一対のＭＯＳＦ
ＥＴＱ５，Ｑ６のソースは、それぞれハイレベル＋ＶＤ
Ｄの電源ライン３４に接続され、ゲートは共通に接地ラ
インに接続されている。したがって、これらのＭＯＳＦ
ＥＴＱ５，Ｑ６は、常時導通して、ドレインから定電流
を出力している。前記ＭＯＳＦＥＴＱ５，Ｑ６のドレイ
ンは、それぞれＭＯＳＦＥＴＱ７，Ｑ８のソースと接続
されるとともに、それらの接続点には、それぞれ前記セ
ンス線Ｌ１，Ｌ２が接続されている。ＭＯＳＦＥＴＱ７
のドレインは、ＭＯＳＦＥＴＱ９のドレインおよびゲー
トならびにＭＯＳＦＥＴＱ８のゲートと接続される。ま
た、ＭＯＳＦＥＴＱ８のドレインは、ＭＯＳＦＥＴＱ１
０のドレインおよびゲートならびにＭＯＳＦＥＴＱ７の
ゲートと接続される。ＭＯＳＦＥＴＱ９，Ｑ１０のドレ
インはそれぞれ接地ラインに接続されている。

【００２９】ＭＯＳＦＥＴＱ５，Ｑ６は、上述のように
常時導通しており、したがってＭＯＳＦＥＴＱ７，Ｑ８
のソースへは相互に等しい電流が流込むことになる。こ
れに対して、センス線Ｌ１，Ｌ２から流込む電流または
センス線Ｌ１，Ｌ２へ流出す電流によって、ＭＯＳＦＥ
ＴＱ７のドレインとＭＯＳＦＥＴＱ８のドレインとに電
位差が生じることになる。すなわち、たとえばセンス線
Ｌ１がローレベルとなり、センス線Ｌ２がハイレベルと
なる入力クロック信号ＣＫがハイレベルであるときに
は、ＭＯＳＦＥＴＱ５のドレイン電流はセンス線Ｌ１に
吸出され、これに対してＭＯＳＦＥＴＱ６のドレイン電
流にはセンス線Ｌ２からの電流が加算されることにな
る。したがって、ＭＯＳＦＥＴＱ８のソース電位がＭＯ
ＳＦＥＴＱ７のソース電位よりも高くなり、これらの電
位はＭＯＳＦＥＴＱ８，Ｑ７のドレインからそれぞれラ
インＬ１２，Ｌ１１に出力される。

【００３０】前記電圧差動増幅器３２は、Ｐチャネルの
ＭＯＳＦＥＴＱ１１，Ｑ１２と、ＮチャネルのＭＯＳＦ
ＥＴＱ１３，Ｑ１４，Ｑ１５とを備えて構成されてい
る。ＭＯＳＦＥＴＱ１１のソースは、ハイレベル＋ＶＤ
Ｄの電源ライン３５に接続され、ゲートは、ドレインと
ともにＭＯＳＦＥＴＱ１３のドレインに接続されてい
る。これに対して、前記ＭＯＳＦＥＴＱ１１に対を成す
ＭＯＳＦＥＴＱ１２のソースは、前記電源ライン３５に
接続され、ゲートは前記ＭＯＳＦＥＴＱ１１のゲートお
よびドレインと接続され、ドレインは、ＭＯＳＦＥＴＱ
１４のドレインおよび出力を導出するラインＬ１３と接
続される。ＭＯＳＦＥＴＱ１３，Ｑ１４のゲートには、
それぞれラインＬ１１，Ｌ１２を介して、前記ＭＯＳＦ
ＥＴＱ７，Ｑ８のソース電位が入力されており、またソ
ースは、共通にＭＯＳＦＥＴＱ１５のドレインに接続さ
れている。このＭＯＳＦＥＴＱ１５のゲートは、ハイレ
ベル＋ＶＤＤの電源ライン３６に接続され、ソースは接
地ラインに接続されている。したがって、ＭＯＳＦＥＴ
Ｑ１５は、常時導通して、ＭＯＳＦＥＴＱ１３，Ｑ１４
のソースから定電流を引込むことになる。

【００３１】前記ラインＬ１１がハイレベルとなり、ラ
インＬ１２がローレベルとなる入力クロック信号ＣＫが
ローレベルであるときには、ＭＯＳＦＥＴＱ１３が導通
し、ＭＯＳＦＥＴＱ１４が遮断し、このときＭＯＳＦＥ
ＴＱ１１，Ｑ１２が導通しており、したがってラインＬ
１３を介して、波形整形回路３３へはハイレベルが出力
されることになる。これに対して、前記ラインＬ１１が
ローレベルとなり、ラインＬ１２がハイレベルとなる入
力クロック信号ＣＫがハイレベルであるときには、ＭＯ
ＳＦＥＴＱ１４が導通し、ＭＯＳＦＥＴＱ１１〜Ｑ１３
が遮断して、ラインＬ１３はローレベルとなる。このよ
うにして、電圧差動増幅器３２は、負荷回路を充分に駆
動することができる電力に前記ソース電位の差を増幅し
て出力する。

【００３２】さらにまた波形整形回路３３は、前記イン
バータＩＮＶ１，ＩＮＶ２と同様に、ＰチャネルのＭＯ
ＳＦＥＴＱ１６と、ＮチャネルのＭＯＳＦＥＴＱ１７と
を備えて構成されている。ＭＯＳＦＥＴＱ１６，Ｑ１７
のソースは、それぞれ電源ライン３６および接地ライン
に接続されており、ゲートには、共通に前記ラインＬ１
３を介して電圧差動増幅器３２の出力が入力され、ドレ
インからは共通に出力端子Ｔ１へ出力クロック信号ＣＫ
１が出力されることになる。残余のクロックレシーブ回
路Ｒ２〜Ｒｎも、このクロックレシーブ回路Ｒ１と同様
に構成される。

【００３３】図４および図５に、本件発明者の実験結果
を示す。図４は、本発明に従うクロック分配回路２１の
例を示し、横軸はクロックドライブ回路Ｄへ入力クロッ
ク信号ＣＫが入力されてからの経過時間を示し、縦軸は
クロックレシーブ回路Ｒからの出力電圧を示す。この図
４において、参照符α１，α２，α３は、それぞれセン
ス線Ｌ１，Ｌ２の長さが、１mm、２mm、３mmの場合を示
している。この図４から明らかなように、配線長の最も
長い参照符α３で示す電圧波形と、配線長の最も短い参
照符α１で示す電圧波形との立上りの時間差Ｗは、０．
０４（ｎｓｅｃ）である。

【００３４】これに対して、図５で示す従来技術のクロ
ック分配回路１では、それぞれ前記インバータＢ１と、
インバータＢ２１，Ｂ２２，Ｂ２３との間の配線長を、
前述と同様に、１mm、２mm、３mmとした場合の出力クロ
ック信号の電圧波形をそれぞれ参照符α１ａ，α２ａ，
α３ａで示している。配線長の最も短い参照符α１ａで
示す電圧波形と、配線長の最も長い参照符α３ａで示す
電圧波形との間の時間差Ｗａは、０．１７（ｎｓｅｃ）
となっている。

【００３５】したがって、クロックスキューが格段に低
減されていることが理解される。

【００３６】このように本発明に従うクロック分配回路
２１では、入力クロック信号ＣＫの電圧変化を、クロッ
クドライブ回路Ｄによって２本のセンス線Ｌ１，Ｌ２の
電流レベル変化に変換し、クロックレシーブ回路Ｒのセ
ンス増幅器３１によって、その電流レベル差を電位差に
変換して、電圧差動増幅器３２および波形整形回路３３
によって高速に増幅して、出力クロック信号ＣＫ１〜Ｃ
Ｋｎとして出力するので、センス線Ｌ１，Ｌ２等の負荷
容量の影響を受けることなく、したがって各クロックレ
シーブ回路Ｒへのセンス線Ｌ１，Ｌ２の配線長が相互に
異なっても、クロック信号の伝達遅延時間を小さくし、
かつクロックスキューを低減することができ、該クロッ
ク分配回路２１が搭載される集積回路の高速動作を可能
とすることができる。

【００３７】

【発明の効果】請求項１の発明に係るクロック分配回路
は、以上のように、クロック送信回路から、入力クロッ
ク信号の電圧レベルを電流レベルに変換して送信し、各
負荷回路毎に設けられるクロック受信回路において、前
記電流レベルを受信し、出力クロック信号に規定される
電圧レベルに増幅して変換する。

【００３８】それゆえ、配線等の負荷容量の影響が少な
く、各クロック受信回路はクロック送信回路からの出力
電流の変化を速やかに検知して、同時に論理を反転する
ことになり、クロック信号の内部遅延時間を小さくする
ことができるとともに、クロックスキューを抑えること
ができ、高速動作を行うことができるようになる。

【００３９】また請求項２の発明に係るクロック分配回
路は、以上のように、前記クロック送信回路を、２段の
ＣＭＯＳインバータで構成し、センス線を介して、各ク
ロック受信回路へは、入力クロック信号の電圧レベル、
すなわち論理に対応した電流レベルの差を出力するよう
にし、前記クロック受信回路を、各ＣＭＯＳインバータ
の出力電流差を検出して電圧差に変換する電流検出型の
センス増幅器と、前記電圧差を増幅する電圧差動増幅器
と、出力クロック信号に規定される電圧レベルに整形す
る波形整形回路とを備えて構成する。

【００４０】それゆえ、クロック受信回路では、センス
増幅器によって、２本のセンス線のいずれの電流レベル
が大きいか、または小さいかを判定するだけでよく、電
荷の移動を速やかに検出することができる。

【００４１】さらにまた請求項３の発明に係るクロック
分配回路は、以上のように、前記第１のＣＭＯＳインバ
ータを第１および第２のＭＯＳＦＥＴで構成し、前記第
２のＣＭＯＳインバータを第３および第４のＭＯＳＦＥ
Ｔで構成し、前記センス増幅器を第５〜第１０のＭＯＳ
ＦＥＴで構成し、前記電圧差動増幅器を第１１〜第１５
のＭＯＳＦＥＴで構成し、前記波形整形回路を第１６お
よび第１７のＭＯＳＦＥＴで構成する。

【００４２】このようにして、集積回路上に、前記クロ
ック送信回路およびクロック受信回路の各構成を具体的
に構成することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態のクロック分配回路の概
略的構成を示すブロック図である。

【図２】前記クロック分配回路におけるクロックドライ
ブ回路の具体的構成を示す電気回路図である。

【図３】前記クロック分配回路におけるクロックレシー
ブ回路の具体的構成を示す電気回路図である。

【図４】本発明に従うクロック分配回路の特性の本件発
明者の実験結果を示すグラフである。

【図５】典型的な従来技術のクロック分配回路の特性の
本件発明者による実験結果を示すグラフである。

【図６】典型的な従来技術のクロック分配回路の電気的
構成を示すブロック図である。

【図７】他の従来技術のクロック分配回路の電気的構成
を示すブロック図である。

【符号の説明】

２１ クロック分配回路 ２２ 入力端子 ２３ 電源ライン（高電位電源） ３１ センス増幅器 ３２ 電圧差動増幅器 ３３ 波形整形回路 ３４ 電源ライン（高電位電源） ３５ 電源ライン（高電位電源） ３６ 電源ライン（高電位電源） Ｄ クロックドライブ回路（クロック送信回路） Ｌ１ センス線 Ｌ２ センス線 Ｑ１ 第１のＭＯＳＦＥＴ Ｑ２ 第２のＭＯＳＦＥＴ Ｑ３ 第３のＭＯＳＦＥＴ Ｑ４ 第４のＭＯＳＦＥＴ Ｑ５ 第５のＭＯＳＦＥＴ Ｑ６ 第６のＭＯＳＦＥＴ Ｑ７ 第７のＭＯＳＦＥＴ Ｑ８ 第８のＭＯＳＦＥＴ Ｑ９ 第９のＭＯＳＦＥＴ Ｑ１０ 第１０のＭＯＳＦＥＴ Ｑ１１ 第１１のＭＯＳＦＥＴ Ｑ１２ 第１２のＭＯＳＦＥＴ Ｑ１３ 第１３のＭＯＳＦＥＴ Ｑ１４ 第１４のＭＯＳＦＥＴ Ｑ１５ 第１５のＭＯＳＦＥＴ Ｑ１６ 第１６のＭＯＳＦＥＴ Ｑ１７ 第１７のＭＯＳＦＥＴ Ｒ クロックレシーブ回路（クロック受信回路） Ｔ 出力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】入力クロック信号の電圧レベルを電流レベ
   ルに変換するクロック送信回路と、 相互に並列に接続され、前記クロック送信回路の出力電
   流レベルを受信し、出力クロック信号に規定される電圧
   レベルに増幅して変換する複数のクロック受信回路とを
   含むことを特徴とするクロック分配回路。
2. 【請求項２】前記クロック送信回路は、前記入力クロッ
   ク信号に対応して相補動作を行う縦続接続された第１お
   よび第２の２段のＣＭＯＳインバータから成り、 前記クロック受信回路は、各ＣＭＯＳインバータの出力
   電流差を検出して電圧差に変換する電流検出型のセンス
   増幅器と、前記電圧差を増幅する電圧差動増幅器と、前
   記出力クロック信号に規定される電圧レベルに整形する
   波形整形回路とを備えることを特徴とする請求項１記載
   のクロック分配回路。
3. 【請求項３】前記第１のＣＭＯＳインバータは、ソース
   が高電位電源に接続され、ゲートに前記入力クロック信
   号が入力され、ドレインが出力端となる第１のＭＯＳＦ
   ＥＴと、ソースが低電位電源に接続され、ゲートに前記
   第１のＭＯＳＦＥＴのゲートとともに入力クロック信号
   が入力され、ドレインが前記第１のＭＯＳＦＥＴのドレ
   インとともに出力端となる第２のＭＯＳＦＥＴとを有
   し、 前記第２のＣＭＯＳインバータは、ソースが高電位電源
   に接続され、ゲートに前記第１のＣＭＯＳインバータの
   出力が入力され、ドレインが出力端となる第３のＭＯＳ
   ＦＥＴと、ソースが低電位電源に接続され、ゲートに前
   記第３のＭＯＳＦＥＴのゲートとともに第１のＣＭＯＳ
   インバータの出力が入力され、ドレインが前記第３のＭ
   ＯＳＦＥＴのドレインとともに出力端となる第４のＭＯ
   ＳＦＥＴとを有し、 前記センス増幅器は、ソースが高電位電源に接続され、
   ゲートが低電位電源に接続される第５のＭＯＳＦＥＴ
   と、ソースが高電位電源に接続され、ゲートが低電位電
   源に接続される第６のＭＯＳＦＥＴと、ソースが前記第
   ５のＭＯＳＦＥＴのドレインに接続されて前記第１のＣ
   ＭＯＳインバータの出力が入力される第７のＭＯＳＦＥ
   Ｔと、ソースが前記第６のＭＯＳＦＥＴのドレインに接
   続されて前記第２のＣＭＯＳインバータの出力が入力さ
   れる第８のＭＯＳＦＥＴと、ソースが低電位電源に接続
   され、ゲートがドレインとともに前記第７のＭＯＳＦＥ
   Ｔのドレインおよび第８のＭＯＳＦＥＴのゲートと接続
   される第９のＭＯＳＦＥＴと、ソースが低電位電源に接
   続され、ゲートがドレインとともに前記第８のＭＯＳＦ
   ＥＴのドレインおよび第７のＭＯＳＦＥＴのゲートと接
   続される第１０のＭＯＳＦＥＴとを有し、 前記電圧差動増幅器は、ソースが高電位電源に接続さ
   れ、ゲートがドレインと接続される第１１のＭＯＳＦＥ
   Ｔと、ソースが高電位電源に接続され、ゲートが前記第
   １１のＭＯＳＦＥＴのゲートおよびドレインに接続され
   る第１２のＭＯＳＦＥＴと、ドレインが前記第１１のＭ
   ＯＳＦＥＴのドレインおよびゲートと第１２のＭＯＳＦ
   ＥＴのゲートとに接続され、ゲートには前記第７および
   第９のＭＯＳＦＥＴのドレインからの出力が入力される
   第１３のＭＯＳＦＥＴと、ドレインが前記第１２のＭＯ
   ＳＦＥＴのドレインに接続され、ゲートには前記第８お
   よび第１０のＭＯＳＦＥＴのドレインからの出力が入力
   される第１４のＭＯＳＦＥＴと、ソースが低電位電源に
   接続され、ゲートが高電位電源に接続され、ドレインが
   前記第１３のＭＯＳＦＥＴのソースおよび第１４のＭＯ
   ＳＦＥＴのソースに接続される第１５のＭＯＳＦＥＴと
   を有し、 前記波形整形回路は、ソースが高電位電源に接続され、
   ゲートに前記第１２および第１４のＭＯＳＦＥＴのドレ
   インからの出力が入力される第１６のＭＯＳＦＥＴと、
   ソースが低電位電源に接続され、ゲートには前記第１６
   のＭＯＳＦＥＴのゲートとともに第１２および第１４の
   ＭＯＳＦＥＴのドレインからの出力が入力される第１７
   のＭＯＳＦＥＴとを有し、第１６および第１７のＭＯＳ
   ＦＥＴのドレインから出力クロック信号を導出すること
   を特徴とする請求項２記載のクロック分配回路。