JPH09231196A - クロック分配回路 - Google Patents
クロック分配回路Info
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- JPH09231196A JPH09231196A JP8041776A JP4177696A JPH09231196A JP H09231196 A JPH09231196 A JP H09231196A JP 8041776 A JP8041776 A JP 8041776A JP 4177696 A JP4177696 A JP 4177696A JP H09231196 A JPH09231196 A JP H09231196A
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Abstract
(57)【要約】
【課題】 集積回路内などに形成され、入力クロック信
号CKをレジスタなどの複数の負荷に分配するクロック
分配回路21において、クロック信号の該集積回路内で
の遅延時間を小さくするとともに、各負荷へのクロック
スキューを低減し、高速動作を可能とする。 【解決手段】 入力クロック信号CKの電圧レベル変化
を、クロックドライブ回路Dによって、2本のセンス線
L1,L2の電流レベル差に変換して出力し、相互に並
列に接続された各クロックレシーブ回路R1〜Rnによ
って、前記電流レベル差を電圧レベル差に高速に変換し
て、波形整形して出力する。
号CKをレジスタなどの複数の負荷に分配するクロック
分配回路21において、クロック信号の該集積回路内で
の遅延時間を小さくするとともに、各負荷へのクロック
スキューを低減し、高速動作を可能とする。 【解決手段】 入力クロック信号CKの電圧レベル変化
を、クロックドライブ回路Dによって、2本のセンス線
L1,L2の電流レベル差に変換して出力し、相互に並
列に接続された各クロックレシーブ回路R1〜Rnによ
って、前記電流レベル差を電圧レベル差に高速に変換し
て、波形整形して出力する。
Description
【0001】
【発明の属する技術分野】本発明は、入力クロック信号
を集積回路チップ内の各構成回路に分配するためのクロ
ック分配回路に関する。
を集積回路チップ内の各構成回路に分配するためのクロ
ック分配回路に関する。
【0002】
【従来の技術】上記のように、集積回路チップ内で入力
クロック信号を各構成回路に分配するために、典型的な
従来技術では、たとえば「LSI設計入門」(佐々木,
森野,鈴木 共著、コロナ社,p154〜p155)で
示されるように、インバータをツリー状に並べて供給す
る方法が用いられている。図6は、そのような典型的な
従来技術である特開平5−159080号公報で示され
るクロック分配回路1の電気的構成を示すブロック図で
ある。
クロック信号を各構成回路に分配するために、典型的な
従来技術では、たとえば「LSI設計入門」(佐々木,
森野,鈴木 共著、コロナ社,p154〜p155)で
示されるように、インバータをツリー状に並べて供給す
る方法が用いられている。図6は、そのような典型的な
従来技術である特開平5−159080号公報で示され
るクロック分配回路1の電気的構成を示すブロック図で
ある。
【0003】入力端子2に入力されたクロック信号CK
は、CMOS(相補型金属酸化膜半導体)構成のインバ
ータB1を介して、次段の複数のインバータB21,B
22,B23(総称するときには、以下参照符Bで示
す)へ供給される。各インバータB21,B22,B2
3の特性は相互に等しく、かつインバータB1から各イ
ンバータB21,B22,B23への配線長も相互に等
しい。
は、CMOS(相補型金属酸化膜半導体)構成のインバ
ータB1を介して、次段の複数のインバータB21,B
22,B23(総称するときには、以下参照符Bで示
す)へ供給される。各インバータB21,B22,B2
3の特性は相互に等しく、かつインバータB1から各イ
ンバータB21,B22,B23への配線長も相互に等
しい。
【0004】このようにして、インバータB1およびB
21によって正転されて出力される出力クロック信号C
K1の経路において、前記インバータB1,B21によ
るゲート遅延時間と、出力クロック信号CK2の経路に
おけるインバータB1,B22におけるゲート遅延時間
と、出力クロック信号CK3の経路におけるインバータ
B1,B23におけるゲート遅延時間とが相互に等しく
なるように構成されている。
21によって正転されて出力される出力クロック信号C
K1の経路において、前記インバータB1,B21によ
るゲート遅延時間と、出力クロック信号CK2の経路に
おけるインバータB1,B22におけるゲート遅延時間
と、出力クロック信号CK3の経路におけるインバータ
B1,B23におけるゲート遅延時間とが相互に等しく
なるように構成されている。
【0005】したがって、各インバータB21,B2
2,B23から出力端子P1,P2,P3へそれぞれ出
力される出力クロック信号CK1,CK2,CK3は、
クロックスキューと呼ばれるタイミング差が抑えられ
て、相互に位相が一致することになる。前記各出力クロ
ック信号CK1,CK2,CK3は、出力端子P1,P
2,P3にそれぞれ接続されている負荷回路へ供給され
る。
2,B23から出力端子P1,P2,P3へそれぞれ出
力される出力クロック信号CK1,CK2,CK3は、
クロックスキューと呼ばれるタイミング差が抑えられ
て、相互に位相が一致することになる。前記各出力クロ
ック信号CK1,CK2,CK3は、出力端子P1,P
2,P3にそれぞれ接続されている負荷回路へ供給され
る。
【0006】一方、1つのインバータB21,B22,
B23で駆動することができる負荷容量には限界があ
り、ASIC等で実現され、クロック同期によってデジ
タル信号処理を行う集積回路では、クロック信号を供給
すべき負荷容量に応じて、図7のクロック分配回路11
で示すように、インバータBの段数を増加することによ
って対応している。
B23で駆動することができる負荷容量には限界があ
り、ASIC等で実現され、クロック同期によってデジ
タル信号処理を行う集積回路では、クロック信号を供給
すべき負荷容量に応じて、図7のクロック分配回路11
で示すように、インバータBの段数を増加することによ
って対応している。
【0007】このクロック分配回路11では、出力チャ
ネル数を増加するために、前記各インバータB21,B
22,B23の後段に、さらにそれぞれ3つのインバー
タB31,B32,B33;B34,B35,B36;
B37,B38,B39を設け、またこれに対応して位
相調整用のインバータB0を、前記インバータB1の前
段または後段(図7の例では前段)に設けている。この
ようにして、多数の出力端子P1〜P9から負荷回路
へ、クロックスキューの低減された出力クロック信号C
K1〜CK9がそれぞれ出力される。
ネル数を増加するために、前記各インバータB21,B
22,B23の後段に、さらにそれぞれ3つのインバー
タB31,B32,B33;B34,B35,B36;
B37,B38,B39を設け、またこれに対応して位
相調整用のインバータB0を、前記インバータB1の前
段または後段(図7の例では前段)に設けている。この
ようにして、多数の出力端子P1〜P9から負荷回路
へ、クロックスキューの低減された出力クロック信号C
K1〜CK9がそれぞれ出力される。
【0008】
【発明が解決しようとする課題】上述のような従来技術
では、クロック信号が入力されるべき負荷回路数が大き
くなるほど、すなわち集積回路の回路規模が大きくなる
ほど、クロックツリーの段数が増加し、該集積回路内で
のクロック信号の内部遅延が大きくなって、高速動作に
適さなくなってしまうという問題がある。たとえば、レ
ジスタなどの負荷回路が、数百〜数千にも及ぶことがあ
る。
では、クロック信号が入力されるべき負荷回路数が大き
くなるほど、すなわち集積回路の回路規模が大きくなる
ほど、クロックツリーの段数が増加し、該集積回路内で
のクロック信号の内部遅延が大きくなって、高速動作に
適さなくなってしまうという問題がある。たとえば、レ
ジスタなどの負荷回路が、数百〜数千にも及ぶことがあ
る。
【0009】また、各段のインバータB21〜B23間
およびB31〜B39間の配線長をそれぞれ均一にする
ことが困難であり、配線によるクロック信号の伝達遅延
時間にばらつきが生じ、クロックスキューを低減するこ
とが困難になるという問題がある。前記伝達遅延時間
は、同じ配線長であっても、プロセスの微細化による配
線抵抗の増大によって、さらに増加してしまうという問
題もある。
およびB31〜B39間の配線長をそれぞれ均一にする
ことが困難であり、配線によるクロック信号の伝達遅延
時間にばらつきが生じ、クロックスキューを低減するこ
とが困難になるという問題がある。前記伝達遅延時間
は、同じ配線長であっても、プロセスの微細化による配
線抵抗の増大によって、さらに増加してしまうという問
題もある。
【0010】本発明の目的は、クロック信号の内部遅延
を小さくすることができるとともに、クロックスキュー
を低減することができるクロック分配回路を提供するこ
とである。
を小さくすることができるとともに、クロックスキュー
を低減することができるクロック分配回路を提供するこ
とである。
【0011】
【課題を解決するための手段】請求項1の発明に係るク
ロック分配回路は、入力クロック信号の電圧レベルを電
流レベルに変換するクロック送信回路と、相互に並列に
接続され、前記クロック送信回路の出力電流レベルを受
信し、出力クロック信号に規定される電圧レベルに増幅
して変換する複数のクロック受信回路とを含むことを特
徴とする。
ロック分配回路は、入力クロック信号の電圧レベルを電
流レベルに変換するクロック送信回路と、相互に並列に
接続され、前記クロック送信回路の出力電流レベルを受
信し、出力クロック信号に規定される電圧レベルに増幅
して変換する複数のクロック受信回路とを含むことを特
徴とする。
【0012】上記の構成によれば、インバータなどによ
って構成されるバッファによってクロック信号を分配す
る場合では、バッファの論理を反転させるためには充分
な電荷を移動させて入力電圧を変化する必要があるのに
対して、本発明ではその電圧変化に至る以前で、クロッ
ク送信回路からの電流の変化を各クロック受信回路が検
知して、論理を反転して出力する。
って構成されるバッファによってクロック信号を分配す
る場合では、バッファの論理を反転させるためには充分
な電荷を移動させて入力電圧を変化する必要があるのに
対して、本発明ではその電圧変化に至る以前で、クロッ
ク送信回路からの電流の変化を各クロック受信回路が検
知して、論理を反転して出力する。
【0013】したがって、配線等の負荷容量の影響が少
なく、各クロック受信回路は、クロック送信回路からの
出力電流の変化を速やかに検知して、同時に論理を反転
することになり、クロック信号の内部遅延時間を小さく
することができるとともに、クロックスキューを抑える
ことができ、高速動作を行うことができるようになる。
なく、各クロック受信回路は、クロック送信回路からの
出力電流の変化を速やかに検知して、同時に論理を反転
することになり、クロック信号の内部遅延時間を小さく
することができるとともに、クロックスキューを抑える
ことができ、高速動作を行うことができるようになる。
【0014】また請求項2の発明に係るクロック分配回
路では、前記クロック送信回路は、前記入力クロック信
号に対応して相補動作を行う縦続接続された第1および
第2の2段のCMOSインバータから成り、前記クロッ
ク受信回路は、各CMOSインバータの出力電流差を検
出して電圧差に変換する電流検出型のセンス増幅器と、
前記電圧差を増幅する電圧差動増幅器と、出力クロック
信号に規定される電圧レベルに整形する波形整形回路と
を備えることを特徴とする。
路では、前記クロック送信回路は、前記入力クロック信
号に対応して相補動作を行う縦続接続された第1および
第2の2段のCMOSインバータから成り、前記クロッ
ク受信回路は、各CMOSインバータの出力電流差を検
出して電圧差に変換する電流検出型のセンス増幅器と、
前記電圧差を増幅する電圧差動増幅器と、出力クロック
信号に規定される電圧レベルに整形する波形整形回路と
を備えることを特徴とする。
【0015】上記の構成によれば、クロック送信回路の
2段のCMOSインバータのそれぞれから、センス線を
介して各クロック受信回路へは、入力クロック信号の電
圧レベル、すなわち論理に対応したレベルの電流が出力
されることになる。
2段のCMOSインバータのそれぞれから、センス線を
介して各クロック受信回路へは、入力クロック信号の電
圧レベル、すなわち論理に対応したレベルの電流が出力
されることになる。
【0016】したがって、クロック受信回路では、セン
ス増幅器によって、2本のセンス線のいずれの電流レベ
ルが大きいか、または小さいかを判定するだけでよく、
電荷の移動を速やかに検出することができる。
ス増幅器によって、2本のセンス線のいずれの電流レベ
ルが大きいか、または小さいかを判定するだけでよく、
電荷の移動を速やかに検出することができる。
【0017】さらにまた請求項3の発明に係るクロック
分配回路では、前記第1のCMOSインバータは、ソー
スが高電位電源に接続され、ゲートに前記入力クロック
信号が入力され、ドレインが出力端となる第1のMOS
FETと、ソースが低電位電源に接続され、ゲートに前
記第1のMOSFETのゲートとともに入力クロック信
号が入力され、ドレインが前記第1のMOSFETのド
レインとともに出力端となる第2のMOSFETとを有
し、前記第2のCMOSインバータは、ソースが高電位
電源に接続され、ゲートに前記第1のCMOSインバー
タの出力が入力され、ドレインが出力端となる第3のM
OSFETと、ソースが低電位電源に接続され、ゲート
に前記第3のMOSFETのゲートとともに第1のCM
OSインバータの出力が入力され、ドレインが前記第3
のMOSFETのドレインとともに出力端となる第4の
MOSFETとを有し、前記センス増幅器は、ソースが
高電位電源に接続され、ゲートが低電位電源に接続され
る第5のMOSFETと、ソースが高電位電源に接続さ
れ、ゲートが低電位電源に接続される第6のMOSFE
Tと、ソースが前記第5のMOSFETのドレインに接
続されて前記第1のCMOSインバータの出力が入力さ
れる第7のMOSFETと、ソースが前記第6のMOS
FETのドレインに接続されて前記第2のCMOSイン
バータの出力が入力される第8のMOSFETと、ソー
スが低電位電源に接続され、ゲートがドレインとともに
前記第7のMOSFETのドレインおよび第8のMOS
FETのゲートと接続される第9のMOSFETと、ソ
ースが低電位電源に接続され、ゲートがドレインととも
に前記第8のMOSFETのドレインおよび第7のMO
SFETのゲートと接続される第10のMOSFETと
を有し、前記電圧差動増幅器は、ソースが高電位電源に
接続され、ゲートがドレインと接続される第11のMO
SFETと、ソースが高電位電源に接続され、ゲートが
前記第11のMOSFETのゲートおよびドレインに接
続される第12のMOSFETと、ドレインが前記第1
1のMOSFETのドレインおよびゲートと第12のM
OSFETのゲートとに接続され、ゲートには前記第7
および第9のMOSFETのドレインからの出力が入力
される第13のMOSFETと、ドレインが前記第12
のMOSFETのドレインに接続され、ゲートには前記
第8および第10のMOSFETのドレインからの出力
が入力される第14のMOSFETと、ソースが低電位
電源に接続され、ゲートが高電位電源に接続され、ドレ
インが前記第13のMOSFETのソースおよび第14
のMOSFETのソースに接続される第15のMOSF
ETとを有し、前記波形整形回路は、ソースが高電位電
源に接続され、ゲートに前記第12および第14のMO
SFETのドレインからの出力が入力される第16のM
OSFETと、ソースが低電位電源に接続され、ゲート
には前記第16のMOSFETのゲートとともに第12
および第14のMOSFETのドレインからの出力が入
力される第17のMOSFETとを有し、第16および
第17のMOSFETのドレインから出力クロック信号
を導出することを特徴とする。
分配回路では、前記第1のCMOSインバータは、ソー
スが高電位電源に接続され、ゲートに前記入力クロック
信号が入力され、ドレインが出力端となる第1のMOS
FETと、ソースが低電位電源に接続され、ゲートに前
記第1のMOSFETのゲートとともに入力クロック信
号が入力され、ドレインが前記第1のMOSFETのド
レインとともに出力端となる第2のMOSFETとを有
し、前記第2のCMOSインバータは、ソースが高電位
電源に接続され、ゲートに前記第1のCMOSインバー
タの出力が入力され、ドレインが出力端となる第3のM
OSFETと、ソースが低電位電源に接続され、ゲート
に前記第3のMOSFETのゲートとともに第1のCM
OSインバータの出力が入力され、ドレインが前記第3
のMOSFETのドレインとともに出力端となる第4の
MOSFETとを有し、前記センス増幅器は、ソースが
高電位電源に接続され、ゲートが低電位電源に接続され
る第5のMOSFETと、ソースが高電位電源に接続さ
れ、ゲートが低電位電源に接続される第6のMOSFE
Tと、ソースが前記第5のMOSFETのドレインに接
続されて前記第1のCMOSインバータの出力が入力さ
れる第7のMOSFETと、ソースが前記第6のMOS
FETのドレインに接続されて前記第2のCMOSイン
バータの出力が入力される第8のMOSFETと、ソー
スが低電位電源に接続され、ゲートがドレインとともに
前記第7のMOSFETのドレインおよび第8のMOS
FETのゲートと接続される第9のMOSFETと、ソ
ースが低電位電源に接続され、ゲートがドレインととも
に前記第8のMOSFETのドレインおよび第7のMO
SFETのゲートと接続される第10のMOSFETと
を有し、前記電圧差動増幅器は、ソースが高電位電源に
接続され、ゲートがドレインと接続される第11のMO
SFETと、ソースが高電位電源に接続され、ゲートが
前記第11のMOSFETのゲートおよびドレインに接
続される第12のMOSFETと、ドレインが前記第1
1のMOSFETのドレインおよびゲートと第12のM
OSFETのゲートとに接続され、ゲートには前記第7
および第9のMOSFETのドレインからの出力が入力
される第13のMOSFETと、ドレインが前記第12
のMOSFETのドレインに接続され、ゲートには前記
第8および第10のMOSFETのドレインからの出力
が入力される第14のMOSFETと、ソースが低電位
電源に接続され、ゲートが高電位電源に接続され、ドレ
インが前記第13のMOSFETのソースおよび第14
のMOSFETのソースに接続される第15のMOSF
ETとを有し、前記波形整形回路は、ソースが高電位電
源に接続され、ゲートに前記第12および第14のMO
SFETのドレインからの出力が入力される第16のM
OSFETと、ソースが低電位電源に接続され、ゲート
には前記第16のMOSFETのゲートとともに第12
および第14のMOSFETのドレインからの出力が入
力される第17のMOSFETとを有し、第16および
第17のMOSFETのドレインから出力クロック信号
を導出することを特徴とする。
【0018】上記の構成によって、前記クロック送信回
路およびクロック受信回路の各構成を、集積回路上に具
体的に構成することができる。
路およびクロック受信回路の各構成を、集積回路上に具
体的に構成することができる。
【0019】
【発明の実施の形態】本発明の実施の一形態について、
図1〜図5に基づいて説明すれば以下のとおりである。
図1〜図5に基づいて説明すれば以下のとおりである。
【0020】図1は、本発明の実施の一形態のクロック
分配回路21の概略的構成を示すブロック図である。こ
のクロック分配回路21は、大略的に、クロック送信回
路であるクロックドライブ回路Dと、クロック受信回路
であり、相互に並列に設けられる複数nチャネルのクロ
ックレシーブ回路R1,R2,…,Rn(総称するとき
には、以下参照符Rで示す)とを備えて構成されてい
る。
分配回路21の概略的構成を示すブロック図である。こ
のクロック分配回路21は、大略的に、クロック送信回
路であるクロックドライブ回路Dと、クロック受信回路
であり、相互に並列に設けられる複数nチャネルのクロ
ックレシーブ回路R1,R2,…,Rn(総称するとき
には、以下参照符Rで示す)とを備えて構成されてい
る。
【0021】クロックドライブ回路Dは、入力端子22
への入力クロック信号CKの電圧レベル、すなわち論理
に対応して、2本のセンス線L1,L2の電流レベルC
1,C2を相補的に変化する電圧−電流変換を行う。す
なわち、たとえば前記入力クロック信号CKがハイレベ
ルであるときには、センス線L1の電流レベルC1をセ
ンス線L2の電流レベルC2よりも大きくし、これに対
して前記入力クロック信号CKがローレベルであるとき
には、センス線L1の電流レベルC1をセンス線L2の
電流レベルC2よりも小さくする。
への入力クロック信号CKの電圧レベル、すなわち論理
に対応して、2本のセンス線L1,L2の電流レベルC
1,C2を相補的に変化する電圧−電流変換を行う。す
なわち、たとえば前記入力クロック信号CKがハイレベ
ルであるときには、センス線L1の電流レベルC1をセ
ンス線L2の電流レベルC2よりも大きくし、これに対
して前記入力クロック信号CKがローレベルであるとき
には、センス線L1の電流レベルC1をセンス線L2の
電流レベルC2よりも小さくする。
【0022】前記各センス線L1,L2には、各クロッ
クレシーブ回路Rが並列に接続されており、各クロック
レシーブ回路Rは、前記クロックドライブ回路Dとは反
対に電流−電圧変換を行い、センス線L1,L2の電流
レベルC1,C2の差に対応した電圧レベルを、それぞ
れ対応する出力端子T1〜Tn(総称するときには、以
下参照符Tで示す)へ出力する。すなわち、たとえばセ
ンス線L1の電流レベルC1がセンス線L2の電流レベ
ルC2よりも大きいときにはハイレベルの出力を導出
し、センス線L1の電流レベルC1がセンス線L2の電
流レベルC2よりも小さいときにはローレベルの出力を
導出する。
クレシーブ回路Rが並列に接続されており、各クロック
レシーブ回路Rは、前記クロックドライブ回路Dとは反
対に電流−電圧変換を行い、センス線L1,L2の電流
レベルC1,C2の差に対応した電圧レベルを、それぞ
れ対応する出力端子T1〜Tn(総称するときには、以
下参照符Tで示す)へ出力する。すなわち、たとえばセ
ンス線L1の電流レベルC1がセンス線L2の電流レベ
ルC2よりも大きいときにはハイレベルの出力を導出
し、センス線L1の電流レベルC1がセンス線L2の電
流レベルC2よりも小さいときにはローレベルの出力を
導出する。
【0023】図2は、前記クロックドライブ回路Dの具
体的構成を示す電気回路図である。このクロックドライ
ブ回路Dは、第1および第2の2段のインバータINV
1,INV2が縦続接続されて構成されている。インバ
ータINV1は、PチャネルのMOSFETQ1と、N
チャネルのMOSFETQ2とを備えるCMOS構成の
インバータである。
体的構成を示す電気回路図である。このクロックドライ
ブ回路Dは、第1および第2の2段のインバータINV
1,INV2が縦続接続されて構成されている。インバ
ータINV1は、PチャネルのMOSFETQ1と、N
チャネルのMOSFETQ2とを備えるCMOS構成の
インバータである。
【0024】前記MOSFETQ1のソースは、高電位
電源であるハイレベル+VDD、たとえば3Vの電源ラ
イン23に接続されており、これに対してMOSFET
Q2のソースは、低電位電源である接地ラインに接続さ
れている。前記入力端子22への入力クロック信号CK
は、MOSFETQ1,Q2のゲートに共通に入力さ
れ、これらのMOSFETQ1,Q2のドレインから
は、前記センス線L1および後段のインバータINV2
へ、前記電流レベルC1が出力される。これらのMOS
FETQ1,Q2は、駆動能力が相互に等しくなるよう
に形成されている。
電源であるハイレベル+VDD、たとえば3Vの電源ラ
イン23に接続されており、これに対してMOSFET
Q2のソースは、低電位電源である接地ラインに接続さ
れている。前記入力端子22への入力クロック信号CK
は、MOSFETQ1,Q2のゲートに共通に入力さ
れ、これらのMOSFETQ1,Q2のドレインから
は、前記センス線L1および後段のインバータINV2
へ、前記電流レベルC1が出力される。これらのMOS
FETQ1,Q2は、駆動能力が相互に等しくなるよう
に形成されている。
【0025】したがって、入力クロック信号CKの電圧
レベルが、たとえば前記電圧VDDの1/2に設定され
る動作点電圧よりも高くなると、MOSFETQ1が遮
断し、MOSFETQ2が導通して、センス線L1から
電流を吸込んで、該センス線L1は、ほぼ接地レベルの
ローレベルとなる。これに対して、入力クロック信号C
Kが前記動作点電圧よりも低くなると、MOSFETQ
1が導通するとともにMOSFETQ2が遮断し、セン
ス線L1へ電流を流出して、該センス線L1は、ほぼ前
記+VDDのハイレベルとなる。このようにして、入力
クロック信号CKの論理がセンス線L1に反転されて出
力されることになる。
レベルが、たとえば前記電圧VDDの1/2に設定され
る動作点電圧よりも高くなると、MOSFETQ1が遮
断し、MOSFETQ2が導通して、センス線L1から
電流を吸込んで、該センス線L1は、ほぼ接地レベルの
ローレベルとなる。これに対して、入力クロック信号C
Kが前記動作点電圧よりも低くなると、MOSFETQ
1が導通するとともにMOSFETQ2が遮断し、セン
ス線L1へ電流を流出して、該センス線L1は、ほぼ前
記+VDDのハイレベルとなる。このようにして、入力
クロック信号CKの論理がセンス線L1に反転されて出
力されることになる。
【0026】また、インバータINV2は、Pチャネル
のMOSFETQ3と、NチャネルのMOSFETQ4
とを備えて、前記インバータINV1と同様に構成され
ており、ただし、MOSFETQ3,Q4のゲートに
は、前記インバータINV1からの電流レベルC1の出
力が入力され、ドレインからの電流レベルC2の出力は
前記センス線L2へ出力される。
のMOSFETQ3と、NチャネルのMOSFETQ4
とを備えて、前記インバータINV1と同様に構成され
ており、ただし、MOSFETQ3,Q4のゲートに
は、前記インバータINV1からの電流レベルC1の出
力が入力され、ドレインからの電流レベルC2の出力は
前記センス線L2へ出力される。
【0027】図3は、クロックレシーブ回路R1の具体
的構成を示す電気回路図である。このクロックレシーブ
回路R1は、大略的に、センス増幅器31と、電圧差動
増幅器32と、波形整形回路33とを備えて構成されて
いる。
的構成を示す電気回路図である。このクロックレシーブ
回路R1は、大略的に、センス増幅器31と、電圧差動
増幅器32と、波形整形回路33とを備えて構成されて
いる。
【0028】前記センス増幅器31は、PチャネルのM
OSFETQ5〜Q8と、NチャネルのMOSFETQ
9,Q10とを備えて構成されている。一対のMOSF
ETQ5,Q6のソースは、それぞれハイレベル+VD
Dの電源ライン34に接続され、ゲートは共通に接地ラ
インに接続されている。したがって、これらのMOSF
ETQ5,Q6は、常時導通して、ドレインから定電流
を出力している。前記MOSFETQ5,Q6のドレイ
ンは、それぞれMOSFETQ7,Q8のソースと接続
されるとともに、それらの接続点には、それぞれ前記セ
ンス線L1,L2が接続されている。MOSFETQ7
のドレインは、MOSFETQ9のドレインおよびゲー
トならびにMOSFETQ8のゲートと接続される。ま
た、MOSFETQ8のドレインは、MOSFETQ1
0のドレインおよびゲートならびにMOSFETQ7の
ゲートと接続される。MOSFETQ9,Q10のドレ
インはそれぞれ接地ラインに接続されている。
OSFETQ5〜Q8と、NチャネルのMOSFETQ
9,Q10とを備えて構成されている。一対のMOSF
ETQ5,Q6のソースは、それぞれハイレベル+VD
Dの電源ライン34に接続され、ゲートは共通に接地ラ
インに接続されている。したがって、これらのMOSF
ETQ5,Q6は、常時導通して、ドレインから定電流
を出力している。前記MOSFETQ5,Q6のドレイ
ンは、それぞれMOSFETQ7,Q8のソースと接続
されるとともに、それらの接続点には、それぞれ前記セ
ンス線L1,L2が接続されている。MOSFETQ7
のドレインは、MOSFETQ9のドレインおよびゲー
トならびにMOSFETQ8のゲートと接続される。ま
た、MOSFETQ8のドレインは、MOSFETQ1
0のドレインおよびゲートならびにMOSFETQ7の
ゲートと接続される。MOSFETQ9,Q10のドレ
インはそれぞれ接地ラインに接続されている。
【0029】MOSFETQ5,Q6は、上述のように
常時導通しており、したがってMOSFETQ7,Q8
のソースへは相互に等しい電流が流込むことになる。こ
れに対して、センス線L1,L2から流込む電流または
センス線L1,L2へ流出す電流によって、MOSFE
TQ7のドレインとMOSFETQ8のドレインとに電
位差が生じることになる。すなわち、たとえばセンス線
L1がローレベルとなり、センス線L2がハイレベルと
なる入力クロック信号CKがハイレベルであるときに
は、MOSFETQ5のドレイン電流はセンス線L1に
吸出され、これに対してMOSFETQ6のドレイン電
流にはセンス線L2からの電流が加算されることにな
る。したがって、MOSFETQ8のソース電位がMO
SFETQ7のソース電位よりも高くなり、これらの電
位はMOSFETQ8,Q7のドレインからそれぞれラ
インL12,L11に出力される。
常時導通しており、したがってMOSFETQ7,Q8
のソースへは相互に等しい電流が流込むことになる。こ
れに対して、センス線L1,L2から流込む電流または
センス線L1,L2へ流出す電流によって、MOSFE
TQ7のドレインとMOSFETQ8のドレインとに電
位差が生じることになる。すなわち、たとえばセンス線
L1がローレベルとなり、センス線L2がハイレベルと
なる入力クロック信号CKがハイレベルであるときに
は、MOSFETQ5のドレイン電流はセンス線L1に
吸出され、これに対してMOSFETQ6のドレイン電
流にはセンス線L2からの電流が加算されることにな
る。したがって、MOSFETQ8のソース電位がMO
SFETQ7のソース電位よりも高くなり、これらの電
位はMOSFETQ8,Q7のドレインからそれぞれラ
インL12,L11に出力される。
【0030】前記電圧差動増幅器32は、Pチャネルの
MOSFETQ11,Q12と、NチャネルのMOSF
ETQ13,Q14,Q15とを備えて構成されてい
る。MOSFETQ11のソースは、ハイレベル+VD
Dの電源ライン35に接続され、ゲートは、ドレインと
ともにMOSFETQ13のドレインに接続されてい
る。これに対して、前記MOSFETQ11に対を成す
MOSFETQ12のソースは、前記電源ライン35に
接続され、ゲートは前記MOSFETQ11のゲートお
よびドレインと接続され、ドレインは、MOSFETQ
14のドレインおよび出力を導出するラインL13と接
続される。MOSFETQ13,Q14のゲートには、
それぞれラインL11,L12を介して、前記MOSF
ETQ7,Q8のソース電位が入力されており、またソ
ースは、共通にMOSFETQ15のドレインに接続さ
れている。このMOSFETQ15のゲートは、ハイレ
ベル+VDDの電源ライン36に接続され、ソースは接
地ラインに接続されている。したがって、MOSFET
Q15は、常時導通して、MOSFETQ13,Q14
のソースから定電流を引込むことになる。
MOSFETQ11,Q12と、NチャネルのMOSF
ETQ13,Q14,Q15とを備えて構成されてい
る。MOSFETQ11のソースは、ハイレベル+VD
Dの電源ライン35に接続され、ゲートは、ドレインと
ともにMOSFETQ13のドレインに接続されてい
る。これに対して、前記MOSFETQ11に対を成す
MOSFETQ12のソースは、前記電源ライン35に
接続され、ゲートは前記MOSFETQ11のゲートお
よびドレインと接続され、ドレインは、MOSFETQ
14のドレインおよび出力を導出するラインL13と接
続される。MOSFETQ13,Q14のゲートには、
それぞれラインL11,L12を介して、前記MOSF
ETQ7,Q8のソース電位が入力されており、またソ
ースは、共通にMOSFETQ15のドレインに接続さ
れている。このMOSFETQ15のゲートは、ハイレ
ベル+VDDの電源ライン36に接続され、ソースは接
地ラインに接続されている。したがって、MOSFET
Q15は、常時導通して、MOSFETQ13,Q14
のソースから定電流を引込むことになる。
【0031】前記ラインL11がハイレベルとなり、ラ
インL12がローレベルとなる入力クロック信号CKが
ローレベルであるときには、MOSFETQ13が導通
し、MOSFETQ14が遮断し、このときMOSFE
TQ11,Q12が導通しており、したがってラインL
13を介して、波形整形回路33へはハイレベルが出力
されることになる。これに対して、前記ラインL11が
ローレベルとなり、ラインL12がハイレベルとなる入
力クロック信号CKがハイレベルであるときには、MO
SFETQ14が導通し、MOSFETQ11〜Q13
が遮断して、ラインL13はローレベルとなる。このよ
うにして、電圧差動増幅器32は、負荷回路を充分に駆
動することができる電力に前記ソース電位の差を増幅し
て出力する。
インL12がローレベルとなる入力クロック信号CKが
ローレベルであるときには、MOSFETQ13が導通
し、MOSFETQ14が遮断し、このときMOSFE
TQ11,Q12が導通しており、したがってラインL
13を介して、波形整形回路33へはハイレベルが出力
されることになる。これに対して、前記ラインL11が
ローレベルとなり、ラインL12がハイレベルとなる入
力クロック信号CKがハイレベルであるときには、MO
SFETQ14が導通し、MOSFETQ11〜Q13
が遮断して、ラインL13はローレベルとなる。このよ
うにして、電圧差動増幅器32は、負荷回路を充分に駆
動することができる電力に前記ソース電位の差を増幅し
て出力する。
【0032】さらにまた波形整形回路33は、前記イン
バータINV1,INV2と同様に、PチャネルのMO
SFETQ16と、NチャネルのMOSFETQ17と
を備えて構成されている。MOSFETQ16,Q17
のソースは、それぞれ電源ライン36および接地ライン
に接続されており、ゲートには、共通に前記ラインL1
3を介して電圧差動増幅器32の出力が入力され、ドレ
インからは共通に出力端子T1へ出力クロック信号CK
1が出力されることになる。残余のクロックレシーブ回
路R2〜Rnも、このクロックレシーブ回路R1と同様
に構成される。
バータINV1,INV2と同様に、PチャネルのMO
SFETQ16と、NチャネルのMOSFETQ17と
を備えて構成されている。MOSFETQ16,Q17
のソースは、それぞれ電源ライン36および接地ライン
に接続されており、ゲートには、共通に前記ラインL1
3を介して電圧差動増幅器32の出力が入力され、ドレ
インからは共通に出力端子T1へ出力クロック信号CK
1が出力されることになる。残余のクロックレシーブ回
路R2〜Rnも、このクロックレシーブ回路R1と同様
に構成される。
【0033】図4および図5に、本件発明者の実験結果
を示す。図4は、本発明に従うクロック分配回路21の
例を示し、横軸はクロックドライブ回路Dへ入力クロッ
ク信号CKが入力されてからの経過時間を示し、縦軸は
クロックレシーブ回路Rからの出力電圧を示す。この図
4において、参照符α1,α2,α3は、それぞれセン
ス線L1,L2の長さが、1mm、2mm、3mmの場合を示
している。この図4から明らかなように、配線長の最も
長い参照符α3で示す電圧波形と、配線長の最も短い参
照符α1で示す電圧波形との立上りの時間差Wは、0.
04(nsec)である。
を示す。図4は、本発明に従うクロック分配回路21の
例を示し、横軸はクロックドライブ回路Dへ入力クロッ
ク信号CKが入力されてからの経過時間を示し、縦軸は
クロックレシーブ回路Rからの出力電圧を示す。この図
4において、参照符α1,α2,α3は、それぞれセン
ス線L1,L2の長さが、1mm、2mm、3mmの場合を示
している。この図4から明らかなように、配線長の最も
長い参照符α3で示す電圧波形と、配線長の最も短い参
照符α1で示す電圧波形との立上りの時間差Wは、0.
04(nsec)である。
【0034】これに対して、図5で示す従来技術のクロ
ック分配回路1では、それぞれ前記インバータB1と、
インバータB21,B22,B23との間の配線長を、
前述と同様に、1mm、2mm、3mmとした場合の出力クロ
ック信号の電圧波形をそれぞれ参照符α1a,α2a,
α3aで示している。配線長の最も短い参照符α1aで
示す電圧波形と、配線長の最も長い参照符α3aで示す
電圧波形との間の時間差Waは、0.17(nsec)
となっている。
ック分配回路1では、それぞれ前記インバータB1と、
インバータB21,B22,B23との間の配線長を、
前述と同様に、1mm、2mm、3mmとした場合の出力クロ
ック信号の電圧波形をそれぞれ参照符α1a,α2a,
α3aで示している。配線長の最も短い参照符α1aで
示す電圧波形と、配線長の最も長い参照符α3aで示す
電圧波形との間の時間差Waは、0.17(nsec)
となっている。
【0035】したがって、クロックスキューが格段に低
減されていることが理解される。
減されていることが理解される。
【0036】このように本発明に従うクロック分配回路
21では、入力クロック信号CKの電圧変化を、クロッ
クドライブ回路Dによって2本のセンス線L1,L2の
電流レベル変化に変換し、クロックレシーブ回路Rのセ
ンス増幅器31によって、その電流レベル差を電位差に
変換して、電圧差動増幅器32および波形整形回路33
によって高速に増幅して、出力クロック信号CK1〜C
Knとして出力するので、センス線L1,L2等の負荷
容量の影響を受けることなく、したがって各クロックレ
シーブ回路Rへのセンス線L1,L2の配線長が相互に
異なっても、クロック信号の伝達遅延時間を小さくし、
かつクロックスキューを低減することができ、該クロッ
ク分配回路21が搭載される集積回路の高速動作を可能
とすることができる。
21では、入力クロック信号CKの電圧変化を、クロッ
クドライブ回路Dによって2本のセンス線L1,L2の
電流レベル変化に変換し、クロックレシーブ回路Rのセ
ンス増幅器31によって、その電流レベル差を電位差に
変換して、電圧差動増幅器32および波形整形回路33
によって高速に増幅して、出力クロック信号CK1〜C
Knとして出力するので、センス線L1,L2等の負荷
容量の影響を受けることなく、したがって各クロックレ
シーブ回路Rへのセンス線L1,L2の配線長が相互に
異なっても、クロック信号の伝達遅延時間を小さくし、
かつクロックスキューを低減することができ、該クロッ
ク分配回路21が搭載される集積回路の高速動作を可能
とすることができる。
【0037】
【発明の効果】請求項1の発明に係るクロック分配回路
は、以上のように、クロック送信回路から、入力クロッ
ク信号の電圧レベルを電流レベルに変換して送信し、各
負荷回路毎に設けられるクロック受信回路において、前
記電流レベルを受信し、出力クロック信号に規定される
電圧レベルに増幅して変換する。
は、以上のように、クロック送信回路から、入力クロッ
ク信号の電圧レベルを電流レベルに変換して送信し、各
負荷回路毎に設けられるクロック受信回路において、前
記電流レベルを受信し、出力クロック信号に規定される
電圧レベルに増幅して変換する。
【0038】それゆえ、配線等の負荷容量の影響が少な
く、各クロック受信回路はクロック送信回路からの出力
電流の変化を速やかに検知して、同時に論理を反転する
ことになり、クロック信号の内部遅延時間を小さくする
ことができるとともに、クロックスキューを抑えること
ができ、高速動作を行うことができるようになる。
く、各クロック受信回路はクロック送信回路からの出力
電流の変化を速やかに検知して、同時に論理を反転する
ことになり、クロック信号の内部遅延時間を小さくする
ことができるとともに、クロックスキューを抑えること
ができ、高速動作を行うことができるようになる。
【0039】また請求項2の発明に係るクロック分配回
路は、以上のように、前記クロック送信回路を、2段の
CMOSインバータで構成し、センス線を介して、各ク
ロック受信回路へは、入力クロック信号の電圧レベル、
すなわち論理に対応した電流レベルの差を出力するよう
にし、前記クロック受信回路を、各CMOSインバータ
の出力電流差を検出して電圧差に変換する電流検出型の
センス増幅器と、前記電圧差を増幅する電圧差動増幅器
と、出力クロック信号に規定される電圧レベルに整形す
る波形整形回路とを備えて構成する。
路は、以上のように、前記クロック送信回路を、2段の
CMOSインバータで構成し、センス線を介して、各ク
ロック受信回路へは、入力クロック信号の電圧レベル、
すなわち論理に対応した電流レベルの差を出力するよう
にし、前記クロック受信回路を、各CMOSインバータ
の出力電流差を検出して電圧差に変換する電流検出型の
センス増幅器と、前記電圧差を増幅する電圧差動増幅器
と、出力クロック信号に規定される電圧レベルに整形す
る波形整形回路とを備えて構成する。
【0040】それゆえ、クロック受信回路では、センス
増幅器によって、2本のセンス線のいずれの電流レベル
が大きいか、または小さいかを判定するだけでよく、電
荷の移動を速やかに検出することができる。
増幅器によって、2本のセンス線のいずれの電流レベル
が大きいか、または小さいかを判定するだけでよく、電
荷の移動を速やかに検出することができる。
【0041】さらにまた請求項3の発明に係るクロック
分配回路は、以上のように、前記第1のCMOSインバ
ータを第1および第2のMOSFETで構成し、前記第
2のCMOSインバータを第3および第4のMOSFE
Tで構成し、前記センス増幅器を第5〜第10のMOS
FETで構成し、前記電圧差動増幅器を第11〜第15
のMOSFETで構成し、前記波形整形回路を第16お
よび第17のMOSFETで構成する。
分配回路は、以上のように、前記第1のCMOSインバ
ータを第1および第2のMOSFETで構成し、前記第
2のCMOSインバータを第3および第4のMOSFE
Tで構成し、前記センス増幅器を第5〜第10のMOS
FETで構成し、前記電圧差動増幅器を第11〜第15
のMOSFETで構成し、前記波形整形回路を第16お
よび第17のMOSFETで構成する。
【0042】このようにして、集積回路上に、前記クロ
ック送信回路およびクロック受信回路の各構成を具体的
に構成することができる。
ック送信回路およびクロック受信回路の各構成を具体的
に構成することができる。
【図1】本発明の実施の一形態のクロック分配回路の概
略的構成を示すブロック図である。
略的構成を示すブロック図である。
【図2】前記クロック分配回路におけるクロックドライ
ブ回路の具体的構成を示す電気回路図である。
ブ回路の具体的構成を示す電気回路図である。
【図3】前記クロック分配回路におけるクロックレシー
ブ回路の具体的構成を示す電気回路図である。
ブ回路の具体的構成を示す電気回路図である。
【図4】本発明に従うクロック分配回路の特性の本件発
明者の実験結果を示すグラフである。
明者の実験結果を示すグラフである。
【図5】典型的な従来技術のクロック分配回路の特性の
本件発明者による実験結果を示すグラフである。
本件発明者による実験結果を示すグラフである。
【図6】典型的な従来技術のクロック分配回路の電気的
構成を示すブロック図である。
構成を示すブロック図である。
【図7】他の従来技術のクロック分配回路の電気的構成
を示すブロック図である。
を示すブロック図である。
21 クロック分配回路 22 入力端子 23 電源ライン(高電位電源) 31 センス増幅器 32 電圧差動増幅器 33 波形整形回路 34 電源ライン(高電位電源) 35 電源ライン(高電位電源) 36 電源ライン(高電位電源) D クロックドライブ回路(クロック送信回路) L1 センス線 L2 センス線 Q1 第1のMOSFET Q2 第2のMOSFET Q3 第3のMOSFET Q4 第4のMOSFET Q5 第5のMOSFET Q6 第6のMOSFET Q7 第7のMOSFET Q8 第8のMOSFET Q9 第9のMOSFET Q10 第10のMOSFET Q11 第11のMOSFET Q12 第12のMOSFET Q13 第13のMOSFET Q14 第14のMOSFET Q15 第15のMOSFET Q16 第16のMOSFET Q17 第17のMOSFET R クロックレシーブ回路(クロック受信回路) T 出力端子
Claims (3)
- 【請求項1】入力クロック信号の電圧レベルを電流レベ
ルに変換するクロック送信回路と、 相互に並列に接続され、前記クロック送信回路の出力電
流レベルを受信し、出力クロック信号に規定される電圧
レベルに増幅して変換する複数のクロック受信回路とを
含むことを特徴とするクロック分配回路。 - 【請求項2】前記クロック送信回路は、前記入力クロッ
ク信号に対応して相補動作を行う縦続接続された第1お
よび第2の2段のCMOSインバータから成り、 前記クロック受信回路は、各CMOSインバータの出力
電流差を検出して電圧差に変換する電流検出型のセンス
増幅器と、前記電圧差を増幅する電圧差動増幅器と、前
記出力クロック信号に規定される電圧レベルに整形する
波形整形回路とを備えることを特徴とする請求項1記載
のクロック分配回路。 - 【請求項3】前記第1のCMOSインバータは、ソース
が高電位電源に接続され、ゲートに前記入力クロック信
号が入力され、ドレインが出力端となる第1のMOSF
ETと、ソースが低電位電源に接続され、ゲートに前記
第1のMOSFETのゲートとともに入力クロック信号
が入力され、ドレインが前記第1のMOSFETのドレ
インとともに出力端となる第2のMOSFETとを有
し、 前記第2のCMOSインバータは、ソースが高電位電源
に接続され、ゲートに前記第1のCMOSインバータの
出力が入力され、ドレインが出力端となる第3のMOS
FETと、ソースが低電位電源に接続され、ゲートに前
記第3のMOSFETのゲートとともに第1のCMOS
インバータの出力が入力され、ドレインが前記第3のM
OSFETのドレインとともに出力端となる第4のMO
SFETとを有し、 前記センス増幅器は、ソースが高電位電源に接続され、
ゲートが低電位電源に接続される第5のMOSFET
と、ソースが高電位電源に接続され、ゲートが低電位電
源に接続される第6のMOSFETと、ソースが前記第
5のMOSFETのドレインに接続されて前記第1のC
MOSインバータの出力が入力される第7のMOSFE
Tと、ソースが前記第6のMOSFETのドレインに接
続されて前記第2のCMOSインバータの出力が入力さ
れる第8のMOSFETと、ソースが低電位電源に接続
され、ゲートがドレインとともに前記第7のMOSFE
Tのドレインおよび第8のMOSFETのゲートと接続
される第9のMOSFETと、ソースが低電位電源に接
続され、ゲートがドレインとともに前記第8のMOSF
ETのドレインおよび第7のMOSFETのゲートと接
続される第10のMOSFETとを有し、 前記電圧差動増幅器は、ソースが高電位電源に接続さ
れ、ゲートがドレインと接続される第11のMOSFE
Tと、ソースが高電位電源に接続され、ゲートが前記第
11のMOSFETのゲートおよびドレインに接続され
る第12のMOSFETと、ドレインが前記第11のM
OSFETのドレインおよびゲートと第12のMOSF
ETのゲートとに接続され、ゲートには前記第7および
第9のMOSFETのドレインからの出力が入力される
第13のMOSFETと、ドレインが前記第12のMO
SFETのドレインに接続され、ゲートには前記第8お
よび第10のMOSFETのドレインからの出力が入力
される第14のMOSFETと、ソースが低電位電源に
接続され、ゲートが高電位電源に接続され、ドレインが
前記第13のMOSFETのソースおよび第14のMO
SFETのソースに接続される第15のMOSFETと
を有し、 前記波形整形回路は、ソースが高電位電源に接続され、
ゲートに前記第12および第14のMOSFETのドレ
インからの出力が入力される第16のMOSFETと、
ソースが低電位電源に接続され、ゲートには前記第16
のMOSFETのゲートとともに第12および第14の
MOSFETのドレインからの出力が入力される第17
のMOSFETとを有し、第16および第17のMOS
FETのドレインから出力クロック信号を導出すること
を特徴とする請求項2記載のクロック分配回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04177696A JP3265181B2 (ja) | 1996-02-28 | 1996-02-28 | クロック分配回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04177696A JP3265181B2 (ja) | 1996-02-28 | 1996-02-28 | クロック分配回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09231196A true JPH09231196A (ja) | 1997-09-05 |
JP3265181B2 JP3265181B2 (ja) | 2002-03-11 |
Family
ID=12617784
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04177696A Expired - Fee Related JP3265181B2 (ja) | 1996-02-28 | 1996-02-28 | クロック分配回路 |
Country Status (1)
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---|---|
JP (1) | JP3265181B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000017732A1 (en) * | 1998-09-21 | 2000-03-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Low current distribution of clock signals |
WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
JP2012104197A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4391976B2 (ja) | 2005-09-16 | 2009-12-24 | 富士通株式会社 | クロック分配回路 |
-
1996
- 1996-02-28 JP JP04177696A patent/JP3265181B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000017732A1 (en) * | 1998-09-21 | 2000-03-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Low current distribution of clock signals |
GB2357875A (en) * | 1998-09-21 | 2001-07-04 | Ericsson Telefon Ab L M | Low current distribution of clock signals |
WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
JP2012104197A (ja) * | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
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