JP4556648B2

JP4556648B2 - デューティ比補正回路

Info

Publication number: JP4556648B2
Application number: JP2004351807A
Authority: JP
Inventors: 康彦関本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2004-12-03
Filing date: 2004-12-03
Publication date: 2010-10-06
Anticipated expiration: 2024-12-03
Also published as: US20060120119A1; US7164304B2; JP2006165816A

Description

この発明は、パルス発生器等から供給されるパルスのデューティ比を補正する回路に関する。

一般にＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｒｇａｔｉｏｎ）において、チップ内部でＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏｏｐ）回路等によりクロックを発生して処理を行う場合、ＰＬＬ回路等はクロックのデューティ比を保証するものではないから、発生クロックを基に希望するデューティ比、たとえばデューティ比５０％のパルスを生成する手段を別途講じなければならない。

従来、ＰＬＬ回路を用いてデューティ比５０％のパルスを得ようとする場合、たとえば希望する周波数の２倍の周波数のＰＬＬ出力を発生させ、このＰＬＬ出力を分周することによりデューティ比５０％のパルスを得る等の手法がとられている。この手法によれば、かなり正確なデューティ比のパルスを生成することが可能なのであるが、周波数の２倍のＰＬＬ出力を発生させるために消費電力が増加する等、設計上の不利益を生じる。

このため、たとえば特許文献１に記載される技術が提供されている。同文献中の第１図を引用してこの技術を説明すると、発振器１４はコンパレータ１６に入力されて矩形波に整形されたパルス信号ＣＫに変換される。このパルス信号ＣＫがクロックパルスとして出力端１８に与えられるのであるが、抵抗２０およびコンデンサ２２により構成される積分回路２４は、かかるパルス信号ＣＫを積分してパルス信号の平均直流レベルを示す電圧信号ＱＶを生成する。

一方、ボリューム回路２８は、デューティ比を規定する基準電圧ＢＶを設定するものである。比較回路２６は、電圧信号ＱＶと基準電圧ＢＶを突き合わして両者の偏差を誤差信号ＥＶとして出力する。抵抗３０およびコンデンサ３２で構成される積分回路３４は、誤差信号ＥＶを積分して比較信号ＣＶを生成し、コンパレータ１６に負帰還させる。このようにしてパルス信号ＣＫのデューティ比に依存する電圧信号ＱＶをコンパレータ１６に負帰還させることにより、クロックパルスのデューティ比を希望する値に整定する。
実開平１−７０４２７号公報

しかしながら特許文献１に記載される技術は、上記と同様に同文献中の第１図の符号を引用して説明すると、昨今クロックパルスが高速化される傾向にあって、積分回路２４，３４に用いるコンデンサ２２，３２がある程度大きな容量とならざるを得ず、応答性を向上させるにも限界があり、高速化の阻害要因になるといった問題を生じる。しかも、ＬＳＩ内部の回路への適用を考えた場合、コンデンサ２２，３２を形成するためのチップ面積が大きくなる問題を生じる。

この発明は、かかる事情に鑑み、パルス発生器等から供給されるパルスのデューティ比を補正する回路において、必要となる容量の小量化を可能とし、半導体集積回路への実装に適したものを提供することを課題とする。

上記の課題を解決するために請求項１記載の発明は、次の手段を備えたデューティ比補正回路を提供する。（１）入力されるパルス信号をゲート信号とするスイッチング素子により構成される第１のスイッチング増幅回路。（２）前記スイッチング素子と直列に挿入接続され、バイアス電圧信号に従って電流を制御する電流制御素子。（３）前記第１のスイッチング増幅回路の出力を波形整形して補正後のパルス信号として出力する波形整形回路。（４）前記補正後のパルス信号を積分する第１の積分回路。（５）デューティ比を規定する基準電圧信号が設定される基準電圧設定手段。（６）前記第１の積分回路の出力信号および基準電圧信号を比較して比較判定信号を出力する比較回路。（７）比較判定信号をゲート信号とするスイッチング素子を定電流回路に直列接続してなる第２のスイッチング増幅回路。（８）第２のスイッチング増幅回路の出力を積分して前記バイアス電圧信号として出力する第２の積分回路。（９）前記電流制御素子は、電界効果トランジスタを含み、該電界効果トランジスタのゲート電圧が、前記バイアス電圧信号によって制御される。

また請求項２記載の発明は、請求項１記載の第２のスイッチング増幅回路は、前記直列接続された定電流回路とスイッチング素子の組を２組備え、前記比較判定信号に応じて選択的に直流成分を出力することを特徴とするものを提供する。

この発明によれば、第２の積分回路の出力を電流制御素子へのバイアス電圧信号とするため、第２の積分回路における電流を抑制でき、第２の積分回路における容量も小量化することができる利点がある。特に電流制御素子として高インピーダンスなＦＥＴを用いれば上記の利点が顕著となる。

したがって良好な応答性が確保されるから高速クロックを扱うのに有利であり、しかも半導体基板上に形成される回路に適用すればチップ面積の点で有利となる。

以下、図面を用いてこの発明の実施形態を説明する。
図１は、この発明の一実施形態に係るデューティ比補正回路の概略を示すブロック図である。入力端子１は、ＰＬＬ回路（図示せず）の出力ＰＬＬｏｕｔが入力される入力端子である。第１のスイッチング増幅回路２は、電源電圧ＶｄｄおよびグランドＶｓｓ間に直列接続されたＦＥＴ（電界効果トランジスタ）２１〜２４により構成され、ＰＬＬｏｕｔをスイッチング増幅して出力するものである。

ＦＥＴ２１，２２はＰチャネルＦＥＴであり、ＦＥＴ２１はソースが電源Ｖｄｄに接続されると共に、ドレインがＦＥＴ２２のソースに接続されている。ＦＥＴ２２はドレインが出力点Ｑ１に接続されると共に、ゲートが入力端子１に接続されている。ＦＥＴ２３，２４はＮチャネルＦＥＴであり、ＦＥＴ２３はドレインが出力端Ｑ１に接続されると共に、ソースがＦＥＴ２４のドレインに接続され、ゲートが入力端子１に接続されている。ＦＥＴ２４は、ソースがグランドに接続されている。

第１のスイッチング増幅回路２の出力点Ｑ１はインバータ３の入力端に接続されている。インバータ３の出力端は、外部にクロックパルスを出力するための出力端子４に接続されている。

また抵抗Ｒは、一端がインバータ３の出力端に接続されると共に、他端が差動アンプ５の−入力端に接続されている。差動アンプ５は、＋入力端と−入力端の電位の差分をとって出力するものであり、差動アンプ５の＋入力端には基準電圧Ｖｒｅｆ（後述する。）が入力されている。差動アンプ５の出力端および−入力端の間にはコンデンサＣ１が挿入接続されている。抵抗ＲやコンデンサＣ１、差動アンプ５により積分器６が構成されている。

コンパレータ７は、＋入力端と−入力端の電位を比較して比較結果Ｃｏｕｔを出力するものである。比較結果Ｃｏｕｔは、＋入力端の電位が高ければＨ（ハイレベル）を、−入力端の電位が高ければＬ（ローレベル）をとる。コンパレータ７の＋入力端には差動アンプ５の出力端が接続され、−入力端には基準電圧Ｖｒｅｆ（後述する。）が入力されている。

第２のスイッチング増幅回路８は、定電流回路にＦＥＴ８１，８２を挿入接続して構成されるものである。ＦＥＴ８１はＰチャネルＦＥＴであり、ソースが出力点Ｑ２に接続され、ゲートがコンパレータ７の出力端に接続されている。ＦＥＴ８２はＮチャネルＦＥＴであり、ドレインが出力点Ｑ２に接続されると共に、ゲートがコンパレータ７の出力端に接続されている。

コンデンサＣ２は、第２のスイッチング増幅回路８の出力点Ｑ２およびグランド間に挿入接続されている。第２のスイッチング増幅回路８の出力点Ｑ２は、ＦＥＴ２１，２４のゲートに接続されている。すなわち、第２のスイッチング増幅回路８の出力は、コンデンサＣ２により高周波成分が除去され、バイアス信号ＢＩＡＳとしてＦＥＴ２１，２４のゲートに供給される。

次にこの回路の基本動作を説明する。入力端１から入力されたＰＬＬｏｕｔをゲート信号としてＦＥＴ２２，２３が開閉動作を行い、第１のスイッチング増幅回路２の出力点Ｑ１には、ＰＬＬｏｕｔを遅延させた信号が発生する。ＦＥＴ２１，２４のバイアス信号ＢＩＡＳによって出力点Ｑ１のパルス信号の立ち上がり・立ち下がりのタイミングが調整され、パルス幅が伸縮される。この信号をインバータ３により波形整形したうえで、出力端子４からクロックパルスＣＬＯＣＫとして出力する。

またインバータ３の出力は、積分器６により平均化されて平均化信号ＡＶＲに変換される。この平均化信号ＡＶＲは、クロックパルスＣＬＯＣＫのデューティ比に依存したレベルをとる信号である。すなわち
Ｄｕｔｙ＜５０％：ＡＶＲ＜Ｖｄｄ／２
Ｄｕｔｙ＝５０％：ＡＶＲ＝Ｖｄｄ／２
Ｄｕｔｙ＞５０％：ＡＶＲ＞Ｖｄｄ／２
の関係がある。

コンパレータ７には、基準デューティ比を規定する基準電圧Ｖｒｅｆが与えられている。この基準電圧Ｖｒｅｆはたとえば基準とするデューティ比を５０％する場合、次の値に設定される。
Ｖｒｅｆ＝Ｖｄｄ／２（＝Ｖｄｄ×５０％）

コンパレータ７は、平均化信号ＡＶＲと基準電圧Ｖｒｅｆとを比較し、比較結果Ｃｏｕｔを出力する。この比較結果は
Ｄｕｔｙ＜５０％：Ｃｏｕｔ＝Ｌ（ローレベル）
Ｄｕｔｙ＞５０％：Ｃｏｕｔ＝Ｈ（ハイレベル）
となる。

この比較結果Ｃｏｕｔに従って第２のスイッチング増幅回路８が動作し、出力点Ｑ２にはＣｏｕｔ＝Ｈの期間のみ直流成分が現れる。この直流成分をコンデンサＣ２よりなるローパスフィルタが整流してバイアス信号ＢＩＡＳが得られる。

ここで、入力端子１に入力されるＰＬＬｏｕｔのデューティ比が５０％を下回っているケースを考える。図２は、平均化信号ＡＶＲとバイアス信号ＢＩＡＳの様子を示すタイムチャートであり、ＰＬＬｏｕｔのデューティ比が５０％を下回っているケースにおける様子を示すものである。

図１，２を参照して、かかるケースにおけるこの回路の動作を説明すると、第１のスイッチング増幅回路２の出力点Ｑ１における信号はデューティ比が５０％を下回っている。クロックパルスＣＬＯＣＫは、この出力点Ｑ１の信号を反転して得られるため、デューティ比が５０％を上回っている。したがって平均化信号ＡＶＲはＶｄｄ／２より高いレベルとなる。このため、コンパレータ７の出力ＣｏｕｔはＨとなって第２のスイッチング増幅回路８がオンし、バイアス信号ＢＩＡＳが徐々に高くなっていく。

バイアス信号ＢＩＡＳが高くなると、出力点Ｑ１のパルス信号の立ち上がりから立ち下がりまでのタイミングが長くなって、パルス幅が拡大するように補正される。この結果、インバータ３が出力するクロックパルスＣＬＯＣＫは、デューティ比が低くなって５０％に近付くように補正される。

この実施形態によれば、ＦＥＴ２１，２４へのバイアス信号ＢＩＡＳとしてデューティ比のずれをフィードバックする手法をとるので、コンデンサＣ２で構成するローパスフィルタにおける電流を抑制でき、コンデンサＣ２の容量を小さくすることが可能となる。したがって応答性に優れた回路を構成でき、クロックパルスの高速化に対応できる利点がある。しかも、ＬＳＩ上に構成される回路に適用すれば、チップ面積を小さくできる点で有利である。

以上、この発明の実施形態を詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

たとえば実施形態ではＰＬＬ回路の出力を基に動作する形態をとるが、この発明はかかる形態に限定されるものでなく、水晶発振出力等の入力を受けて動作する形態であっても構わない。またＶｒｅｆ＝Ｖｄｄ／２として基準デューティ比を５０％に整定する形態を示したが、必要とされるデューティ比の値に従ってＶｒｅｆを任意に設定することが可能である。

この発明の一実施形態に係るデューティ比補正回路の概略を示すブロック図である。平均化信号ＡＶＲとバイアス信号ＢＩＡＳの様子を示すタイムチャートであり、ＰＬＬｏｕｔのデューティ比が５０％を下回っているケースにおける様子を示すものである。

符号の説明

１…入力端子２…第１のスイッチング増幅回路２１〜２４…ＦＥＴ３…インバータ４…出力端子５…差動アンプ６…積分器７…コンパレータ８…第２のスイッチング増幅回路８１，８２…ＦＥＴ

Claims

入力されるパルス信号をゲート信号とするスイッチング素子により構成される第１のスイッチング増幅回路と、
前記スイッチング素子と直列に挿入接続されバイアス電圧信号に従って電流を制御する電流制御素子と、
前記第１のスイッチング増幅回路の出力を波形整形して補正後のパルス信号として出力する波形整形回路と、
前記補正後のパルス信号を積分する第１の積分回路と、
デューティ比を規定する基準電圧信号が設定される基準電圧設定手段と、
前記第１の積分回路の出力信号および基準電圧信号を比較して比較判定信号を出力する比較回路と、
この比較判定信号をゲート信号とするスイッチング素子を定電流回路に直列接続してなる第２のスイッチング増幅回路と、
この第２のスイッチング増幅回路の出力を積分して前記バイアス電圧信号として出力する第２の積分回路と
を備え、
前記電流制御素子は、電界効果トランジスタを含み、該電界効果トランジスタのゲート電圧が、前記バイアス電圧信号によって制御される
ことを特徴とするデューティ比補正回路。
前記第２のスイッチング増幅回路は、前記直列接続された定電流回路とスイッチング素子の組を２組備え、前記比較判定信号に応じて選択的に直流成分を出力することを特徴とする請求項１記載のデューティ比補正回路。