JP4556648B2 - デューティ比補正回路 - Google Patents
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Description
図1は、この発明の一実施形態に係るデューティ比補正回路の概略を示すブロック図である。入力端子1は、PLL回路(図示せず)の出力PLLoutが入力される入力端子である。第1のスイッチング増幅回路2は、電源電圧VddおよびグランドVss間に直列接続されたFET(電界効果トランジスタ)21〜24により構成され、PLLoutをスイッチング増幅して出力するものである。
Duty<50%:AVR<Vdd/2
Duty=50%:AVR=Vdd/2
Duty>50%:AVR>Vdd/2
の関係がある。
Vref=Vdd/2(=Vdd×50%)
Duty<50%:Cout=L(ローレベル)
Duty>50%:Cout=H(ハイレベル)
となる。
Claims (2)
- 入力されるパルス信号をゲート信号とするスイッチング素子により構成される第1のスイッチング増幅回路と、
前記スイッチング素子と直列に挿入接続されバイアス電圧信号に従って電流を制御する電流制御素子と、
前記第1のスイッチング増幅回路の出力を波形整形して補正後のパルス信号として出力する波形整形回路と、
前記補正後のパルス信号を積分する第1の積分回路と、
デューティ比を規定する基準電圧信号が設定される基準電圧設定手段と、
前記第1の積分回路の出力信号および基準電圧信号を比較して比較判定信号を出力する比較回路と、
この比較判定信号をゲート信号とするスイッチング素子を定電流回路に直列接続してなる第2のスイッチング増幅回路と、
この第2のスイッチング増幅回路の出力を積分して前記バイアス電圧信号として出力する第2の積分回路と
を備え、
前記電流制御素子は、電界効果トランジスタを含み、該電界効果トランジスタのゲート電圧が、前記バイアス電圧信号によって制御される
ことを特徴とするデューティ比補正回路。 - 前記第2のスイッチング増幅回路は、前記直列接続された定電流回路とスイッチング素子の組を2組備え、前記比較判定信号に応じて選択的に直流成分を出力することを特徴とする請求項1記載のデューティ比補正回路。
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