JPH10190479A - 並列/直列変換器 - Google Patents
並列/直列変換器Info
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- JPH10190479A JPH10190479A JP9354202A JP35420297A JPH10190479A JP H10190479 A JPH10190479 A JP H10190479A JP 9354202 A JP9354202 A JP 9354202A JP 35420297 A JP35420297 A JP 35420297A JP H10190479 A JPH10190479 A JP H10190479A
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- JP
- Japan
- Prior art keywords
- signal
- bus line
- output
- holding element
- parallel
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【課題】 高い信号処理速度とわずかな損失電力を有
し、テクノロジーパラメータ、温度および供給電圧に関
して適応性がある並列/直列変換器を提供する。 【解決手段】 入力側で信号バス線BLと接続される評
価ユニットBWが設けられ、その出力信号から出力保持
要素を介して直列な出力信号Bが形成され、電流源とし
て構成された参照入力保持要素REL/RSQが設けら
れ、参照入力保持要素が入力保持要素EL/SQiの1
つと同時に能動化され、また出力側で参照バス線RBL
を介して参照評価ユニットRBWに接続され、参照バス
線は信号バス線BLより大きい信号伝播時間を有し、R
BWの出力信号から完成報知信号RDYが発生され、別
のユニットTBUFで完成報知信号とクロック信号CL
Kから能動化信号ENが形成され出力保持要素に受け入
れ信号として供給される。
し、テクノロジーパラメータ、温度および供給電圧に関
して適応性がある並列/直列変換器を提供する。 【解決手段】 入力側で信号バス線BLと接続される評
価ユニットBWが設けられ、その出力信号から出力保持
要素を介して直列な出力信号Bが形成され、電流源とし
て構成された参照入力保持要素REL/RSQが設けら
れ、参照入力保持要素が入力保持要素EL/SQiの1
つと同時に能動化され、また出力側で参照バス線RBL
を介して参照評価ユニットRBWに接続され、参照バス
線は信号バス線BLより大きい信号伝播時間を有し、R
BWの出力信号から完成報知信号RDYが発生され、別
のユニットTBUFで完成報知信号とクロック信号CL
Kから能動化信号ENが形成され出力保持要素に受け入
れ信号として供給される。
Description
【0001】
【発明の属する技術分野】本発明は電流評価原理による
並列/直列変換器に関する。
並列/直列変換器に関する。
【0002】
【従来の技術】半導体技術の急速な発展によりチップ面
積、ゲート数および損失電力の増大と同時にクロックレ
ートの絶えざる上昇を余儀なくされている。従って高並
列なバスシステムにおいては、線路の長さが大きくなる
にもかかわらず信号を非常に速くかつ低損失電力で伝送
するという課題が生ずる。バスシステムにおいては情報
は高並列なバス線上で電圧または電流レベルの形態で検
出かつ評価される。
積、ゲート数および損失電力の増大と同時にクロックレ
ートの絶えざる上昇を余儀なくされている。従って高並
列なバスシステムにおいては、線路の長さが大きくなる
にもかかわらず信号を非常に速くかつ低損失電力で伝送
するという課題が生ずる。バスシステムにおいては情報
は高並列なバス線上で電圧または電流レベルの形態で検
出かつ評価される。
【0003】電圧評価の際にはレベルはしばしば完全な
供給電圧ストロークにより伝送される。損失電力の低減
はレベル低下により達成できるが、この措置は一方では
伝送速度を減ずることになる。非常に長い線路の際には
電圧伝送は電力の消費および速度に関してますます問題
を生ずる。さらに供給電圧のオーダーのレベル変化を有
する長い線路は線路漏話に関する非常に大きい問題を惹
起する。電圧評価の形を変更することは確かに電圧スト
ロークを減じ、また損失電力が小さい点で優れている
が、静電容量に起因する干渉結合に対しては非常に敏感
である。
供給電圧ストロークにより伝送される。損失電力の低減
はレベル低下により達成できるが、この措置は一方では
伝送速度を減ずることになる。非常に長い線路の際には
電圧伝送は電力の消費および速度に関してますます問題
を生ずる。さらに供給電圧のオーダーのレベル変化を有
する長い線路は線路漏話に関する非常に大きい問題を惹
起する。電圧評価の形を変更することは確かに電圧スト
ロークを減じ、また損失電力が小さい点で優れている
が、静電容量に起因する干渉結合に対しては非常に敏感
である。
【0004】電流評価の際には電流が伝送され、また理
想的な場合には零に向かう最小の電圧ストロークしか生
ぜず、それによって線路漏話が劇的に減ぜられる。特に
非常に長い線路の際にはこの原理は損失電力および電圧
評価の速度に関しても優れている。
想的な場合には零に向かう最小の電圧ストロークしか生
ぜず、それによって線路漏話が劇的に減ぜられる。特に
非常に長い線路の際にはこの原理は損失電力および電圧
評価の速度に関しても優れている。
【0005】ドイツ特許第 4430631号明細書から、集積
回路における電力低減のための回路装置であって、電流
評価回路を有するバス線が設けられている回路装置が知
られている。
回路における電力低減のための回路装置であって、電流
評価回路を有するバス線が設けられている回路装置が知
られている。
【0006】
【発明が解決しようとする課題】本発明の課題は、電流
評価原理による並列/直列変換器であって、ビット線の
わずかな線路漏話およびわずかなチップ面積とともに、
さらになかんずく高い信号処理速度およびわずかな損失
電力を示し、またテクノロジーパラメータ、温度および
供給電圧に関して適応性がある、すなわちこれらの値が
並列/直列変換器の機能性に殆ど影響を及ぼさない並列
/直列変換器を提供することにある。
評価原理による並列/直列変換器であって、ビット線の
わずかな線路漏話およびわずかなチップ面積とともに、
さらになかんずく高い信号処理速度およびわずかな損失
電力を示し、またテクノロジーパラメータ、温度および
供給電圧に関して適応性がある、すなわちこれらの値が
並列/直列変換器の機能性に殆ど影響を及ぼさない並列
/直列変換器を提供することにある。
【0007】
【課題を解決するための手段】この課題は、本発明によ
れば、請求項1に記載されている特徴により解決され
る。本発明の実施態様は従属請求項に記載されている。
れば、請求項1に記載されている特徴により解決され
る。本発明の実施態様は従属請求項に記載されている。
【0008】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
る。
【0009】図1には、一例として電流評価原理による
並列/直列変換器2を有する個別の信号経路と、制御信
号を発生するためのユニットTBUFおよび選択装置S
Rを介して例示されている信号経路または多数の信号経
路を制御する参照経路とを有する本発明による並列/直
列変換器が示されている。図1中には1つの個別のバス
線BLだけが通常は多数あるバス線を代表して示されて
いる。
並列/直列変換器2を有する個別の信号経路と、制御信
号を発生するためのユニットTBUFおよび選択装置S
Rを介して例示されている信号経路または多数の信号経
路を制御する参照経路とを有する本発明による並列/直
列変換器が示されている。図1中には1つの個別のバス
線BLだけが通常は多数あるバス線を代表して示されて
いる。
【0010】参照経路は電流源として構成された入力保
持要素REL/RSQ、参照バス線RBLおよび参照評
価装置RBWならびに場合によっては遅延回路DBUF
を有する。ユニットTBUFは完成報知信号RDYおよ
びクロック信号CLKに関係して能動化信号ENおよび
リセット信号Rを形成する。選択装置SRはたとえば、
クロック信号CLKによりクロックされ、また入力側で
能動化信号ENにより能動化されるシフトレジスタの形
態で実現されている。
持要素REL/RSQ、参照バス線RBLおよび参照評
価装置RBWならびに場合によっては遅延回路DBUF
を有する。ユニットTBUFは完成報知信号RDYおよ
びクロック信号CLKに関係して能動化信号ENおよび
リセット信号Rを形成する。選択装置SRはたとえば、
クロック信号CLKによりクロックされ、また入力側で
能動化信号ENにより能動化されるシフトレジスタの形
態で実現されている。
【0011】信号経路の本来の並列/直列変換器2は電
流源として構成された入力保持要素EL/SQ1…EL
/SQi…EL/SQmを有し、その際にこのような保
持要素がそれぞれ並列入力端A1…Ai…Amと、また
保持要素の出力端が1ビット幅のバス線BLと接続され
ている。保持要素EL/SQ1…EL/SQi…EL/
SQmは、選択装置SRの出力を介して駆動可能な能動
化入力端ENB1…ENBi…ENBmを有し、その際
に能動化はここでは低(Low)状態により行われる。
バス線BLは端側で、レベル発生器PGの出力信号Pお
よびNにより駆動されている評価装置BWと接続されて
いる。評価装置BWの後に出力保持要素ALが、またこ
の後にクロック同期化のためのフリップフロップFFが
接続されており、フリップフロップFFの出力端には直
列の出力信号Bが生ずる。評価装置BWは信号ENによ
り能動化可能であり、また信号Rによりリセット可能で
ある。出力保持要素ALは同じく信号ENにより能動化
可能であり、またフリップフロップFFはクロック信号
CLKによりクロックされる。
流源として構成された入力保持要素EL/SQ1…EL
/SQi…EL/SQmを有し、その際にこのような保
持要素がそれぞれ並列入力端A1…Ai…Amと、また
保持要素の出力端が1ビット幅のバス線BLと接続され
ている。保持要素EL/SQ1…EL/SQi…EL/
SQmは、選択装置SRの出力を介して駆動可能な能動
化入力端ENB1…ENBi…ENBmを有し、その際
に能動化はここでは低(Low)状態により行われる。
バス線BLは端側で、レベル発生器PGの出力信号Pお
よびNにより駆動されている評価装置BWと接続されて
いる。評価装置BWの後に出力保持要素ALが、またこ
の後にクロック同期化のためのフリップフロップFFが
接続されており、フリップフロップFFの出力端には直
列の出力信号Bが生ずる。評価装置BWは信号ENによ
り能動化可能であり、また信号Rによりリセット可能で
ある。出力保持要素ALは同じく信号ENにより能動化
可能であり、またフリップフロップFFはクロック信号
CLKによりクロックされる。
【0012】参照入力保持要素REL/RSQは、入力
保持要素EL/SQ1…EL/SQi…EL/SQmの
1つが能動化されるときには常に選択装置SRにより能
動化される能動化入力端RENBを有する。参照評価ユ
ニットRBWは評価ユニットBWのように構成されてお
り、また同じくレベル発生器PGと接続されて、同じく
能動化信号ENおよびリセット信号Rを受ける。
保持要素EL/SQ1…EL/SQi…EL/SQmの
1つが能動化されるときには常に選択装置SRにより能
動化される能動化入力端RENBを有する。参照評価ユ
ニットRBWは評価ユニットBWのように構成されてお
り、また同じくレベル発生器PGと接続されて、同じく
能動化信号ENおよびリセット信号Rを受ける。
【0013】参照評価ユニットRBWの出力信号は直接
にもしくは時間遅延ユニットDBUFを介してユニット
TBUFの入力端と接続されており、また完成報知信号
RDYを導く。時間遅延ユニットDBUFは多くのゲー
ト通過時間だけ遅延させ、またデータの確実さを高める
役割をする。
にもしくは時間遅延ユニットDBUFを介してユニット
TBUFの入力端と接続されており、また完成報知信号
RDYを導く。時間遅延ユニットDBUFは多くのゲー
ト通過時間だけ遅延させ、またデータの確実さを高める
役割をする。
【0014】参照バス線RBLは信号経路のバス線BL
よりも若干長い信号伝播時間を有していなければならな
い。このことはたとえば、参照バス線RBLがバス線B
Lの各々よりも長いこと、またはたとえば両側に参照バ
ス線RBLとならんでレイアウトに接地点と接続されて
いるダミー線が置かれ、それらと参照線との間の間隔が
2つの隣接するビット線の間の間隔よりも小さくされて
いることにより実現され得る。
よりも若干長い信号伝播時間を有していなければならな
い。このことはたとえば、参照バス線RBLがバス線B
Lの各々よりも長いこと、またはたとえば両側に参照バ
ス線RBLとならんでレイアウトに接地点と接続されて
いるダミー線が置かれ、それらと参照線との間の間隔が
2つの隣接するビット線の間の間隔よりも小さくされて
いることにより実現され得る。
【0015】有利には、参照バス線RBLおよびすべて
のバス線BLは三金属層プロセスの際に、比較的に最も
小さい寄生的キャパシタンス値を有し、また一般に低抵
抗でプロセス処理される最も高い金属平面を導かれる。
さらに、最も高い金属平面におけるバス線は、不可避的
に交叉しまた全電圧レベルを導く導線による電荷侵入か
ら保護される。このことは、これらの交叉する導線が、
その下に位置している第2の金属平面で部分的に重なり
供給電圧VDDと接続されている導線による同時の遮蔽
の際に、第1の金属層を導かれることによって行われ
る。
のバス線BLは三金属層プロセスの際に、比較的に最も
小さい寄生的キャパシタンス値を有し、また一般に低抵
抗でプロセス処理される最も高い金属平面を導かれる。
さらに、最も高い金属平面におけるバス線は、不可避的
に交叉しまた全電圧レベルを導く導線による電荷侵入か
ら保護される。このことは、これらの交叉する導線が、
その下に位置している第2の金属平面で部分的に重なり
供給電圧VDDと接続されている導線による同時の遮蔽
の際に、第1の金属層を導かれることによって行われ
る。
【0016】図2には一例として、電流源SQ、pチャ
ネルMOSトランジスタM3、nチャネルトランジスタ
M4およびpチャネルトランジスタM5を有するレベル
発生器PGが示されており、その際に電流源SQは片側
で接地電位GNDと接続されており、また順次に直列に
接続されているトランジスタM3、M4およびM5を介
して供給電圧VDDと接続されている。またその際にト
ランジスタM4およびM5のゲートは出力節点Nを経て
両トランジスタM4とM5との間の接続点と、またトラ
ンジスタM3のゲートは出力節点Pを経てトランジスタ
M3と電流源SQとの間の接続点と接続されている。
ネルMOSトランジスタM3、nチャネルトランジスタ
M4およびpチャネルトランジスタM5を有するレベル
発生器PGが示されており、その際に電流源SQは片側
で接地電位GNDと接続されており、また順次に直列に
接続されているトランジスタM3、M4およびM5を介
して供給電圧VDDと接続されている。またその際にト
ランジスタM4およびM5のゲートは出力節点Nを経て
両トランジスタM4とM5との間の接続点と、またトラ
ンジスタM3のゲートは出力節点Pを経てトランジスタ
M3と電流源SQとの間の接続点と接続されている。
【0017】図3には1ビット幅のバス線BLを有する
本来の並列/直列変換器2が一例として若干詳細に示さ
れている。電流源として構成された入力保持要素EL/
SQ1はその際にナンドゲートN1、インバ−タI1お
よびトランジスタT11…T41を含んでいる。またト
ランジスタT11およびT41は出力節点K11を有
し、またインバ−タI1により帰還結合されているイン
バ−タを形成する。並列入力端A1はその際に選択信号
CSに関係してトランスファトランジスタT31を介し
て、トランジスタT41およびT11から形成されてい
るインバ−タの入力端と接続可能である。出力節点K1
1は別のトランスファトランジスタT21を介してバス
線BLと接続可能であり、その際にナンドゲートN1の
出力端はトランスファトランジスタT21のゲートと接
続されており、またナンドゲートN1の第1の入力端は
能動化入力端ENB1と、またナンドゲートN1の第2
の入力端は節点K11と接続されている。インバ−タI
1による帰還結合はその際にトランジスタT41および
I11から形成されているインバ−タと一緒に、出力側
で能動化信号EN1に関係してナンドゲートN1および
トランスファトランジスタT21を介してバス線BLと
接続可能である保持要素を形成する。電流源として構成
されている別の入力保持要素EL/SQ2…EL/SQ
i…EL/SQmは入力保持要素EL/SQ1に相応し
て構成されている。
本来の並列/直列変換器2が一例として若干詳細に示さ
れている。電流源として構成された入力保持要素EL/
SQ1はその際にナンドゲートN1、インバ−タI1お
よびトランジスタT11…T41を含んでいる。またト
ランジスタT11およびT41は出力節点K11を有
し、またインバ−タI1により帰還結合されているイン
バ−タを形成する。並列入力端A1はその際に選択信号
CSに関係してトランスファトランジスタT31を介し
て、トランジスタT41およびT11から形成されてい
るインバ−タの入力端と接続可能である。出力節点K1
1は別のトランスファトランジスタT21を介してバス
線BLと接続可能であり、その際にナンドゲートN1の
出力端はトランスファトランジスタT21のゲートと接
続されており、またナンドゲートN1の第1の入力端は
能動化入力端ENB1と、またナンドゲートN1の第2
の入力端は節点K11と接続されている。インバ−タI
1による帰還結合はその際にトランジスタT41および
I11から形成されているインバ−タと一緒に、出力側
で能動化信号EN1に関係してナンドゲートN1および
トランスファトランジスタT21を介してバス線BLと
接続可能である保持要素を形成する。電流源として構成
されている別の入力保持要素EL/SQ2…EL/SQ
i…EL/SQmは入力保持要素EL/SQ1に相応し
て構成されている。
【0018】図3中に示されている評価装置BWはpチ
ャネルMOSトランジスタM6、nチャネルMOSトラ
ンジスタM7、pチャネルMOSトランジスタM8、n
チャネルMOSトランジスタM9、pチャネルMOSト
ランジスタM10およびpチャネルMOSトランジスタ
M11を有し、その際にトランジスタM6、M7および
M8は順次に接地電位と供給電圧VDDとの間に接続さ
れている。またトランジスタM7のゲートはレベル発生
器PGの出力節点Nと、トランジスタM6のゲートはレ
ベル発生器PGの出力節点Pと接続されている。両トラ
ンジスタM3およびM6ならびにM4およびM7は、ト
ランジスタM6およびM7を通ってトランジスタM3お
よびM4を流れる電流と同一の電流、すなわち電流源S
Q1により規定された電流が流れるように、電流ミラー
として接続されている。トランジスタM3…M8はいわ
ゆる強い反転範囲内で作動し、こうして小さい永久的な
横電流が流れる。トランジスタM8のゲートおよびトラ
ンジスタM10のゲートは節点K2を介して両トランジ
スタM7とM8との間の接続点と、またトランジスタM
11を介して供給電圧VDDと接続されている。トラン
ジスタM10の第1の端子は供給電圧VDDと、またト
ランジスタM10の第2の端子は節点K3を介してトラ
ンジスタM9の第1の端子と接続されており、その第2
の端子は接地電位と接続されている。トランジスタM1
1のゲートは能動化信号ENにより、またトランジスタ
M9のゲートは参照信号Rにより駆動される。節点K3
はインバ−タINVを介して節点K4と接続されてい
る。インバ−タINVはnチャネルMOSトランジスタ
M12およびpチャネルMOSトランジスタM13から
構成されている弱いインバ−タを介して帰還結合されて
おり、この弱いインバ−タはその電流収量に関してイン
バ−タINVよりも弱く設計されているので、後者は出
力端において最初に定められた零とは異なる入力電流強
度しきいから他の状態に移行する。節点K4は出力保持
段L OUTの入力端と接続されており、また能動化信
号ENに関係して節点K5に通過接続され得る。節点K
5はここでフリップフロップFFの入力端と接続されて
おり、その際にフリップフロップはクロック信号CLK
によりクロックされ、また出力端に直列の出力信号Bを
供給する。
ャネルMOSトランジスタM6、nチャネルMOSトラ
ンジスタM7、pチャネルMOSトランジスタM8、n
チャネルMOSトランジスタM9、pチャネルMOSト
ランジスタM10およびpチャネルMOSトランジスタ
M11を有し、その際にトランジスタM6、M7および
M8は順次に接地電位と供給電圧VDDとの間に接続さ
れている。またトランジスタM7のゲートはレベル発生
器PGの出力節点Nと、トランジスタM6のゲートはレ
ベル発生器PGの出力節点Pと接続されている。両トラ
ンジスタM3およびM6ならびにM4およびM7は、ト
ランジスタM6およびM7を通ってトランジスタM3お
よびM4を流れる電流と同一の電流、すなわち電流源S
Q1により規定された電流が流れるように、電流ミラー
として接続されている。トランジスタM3…M8はいわ
ゆる強い反転範囲内で作動し、こうして小さい永久的な
横電流が流れる。トランジスタM8のゲートおよびトラ
ンジスタM10のゲートは節点K2を介して両トランジ
スタM7とM8との間の接続点と、またトランジスタM
11を介して供給電圧VDDと接続されている。トラン
ジスタM10の第1の端子は供給電圧VDDと、またト
ランジスタM10の第2の端子は節点K3を介してトラ
ンジスタM9の第1の端子と接続されており、その第2
の端子は接地電位と接続されている。トランジスタM1
1のゲートは能動化信号ENにより、またトランジスタ
M9のゲートは参照信号Rにより駆動される。節点K3
はインバ−タINVを介して節点K4と接続されてい
る。インバ−タINVはnチャネルMOSトランジスタ
M12およびpチャネルMOSトランジスタM13から
構成されている弱いインバ−タを介して帰還結合されて
おり、この弱いインバ−タはその電流収量に関してイン
バ−タINVよりも弱く設計されているので、後者は出
力端において最初に定められた零とは異なる入力電流強
度しきいから他の状態に移行する。節点K4は出力保持
段L OUTの入力端と接続されており、また能動化信
号ENに関係して節点K5に通過接続され得る。節点K
5はここでフリップフロップFFの入力端と接続されて
おり、その際にフリップフロップはクロック信号CLK
によりクロックされ、また出力端に直列の出力信号Bを
供給する。
【0019】図4には断続比1:1を有するクロック信
号CLK、能動化信号EN、リセット信号R、入力信号
A1およびA2、能動化信号ENB1およびENB2、
参照バス線信号RBL、バス線信号BLおよび直列の出
力信号Bが時間的に相関されて示されている。並列な入
力A1は低電位を有し、それによって節点K11は高電
位を有し、また並列な入力A2は高電位を有し、それに
よって節点K12は低電位にある。最初に能動化信号E
NB1により第1の入力保持要素が、また能動化信号R
ENBにより参照入力保持要素が能動化される。参照バ
ス線RBL上には小さい電圧中断が生ずるが、信号バス
線BL上には生じない。なぜならば、バス線BLはA1
に基づいて電流を導かないからである。続いて第2の入
力保持要素が能動化信号ENB2により、また参照入力
保持要素が能動化信号RENBにより能動化される。参
照バス線RBLも信号バス線BLもいま小さい電圧中断
を有していない。なぜならば、入力端A2が高電位を有
し、またバス線BLおよびトランジスタT22およびT
12を経て電流が接地電位GNDに向かって流れるから
である。すぐ次のクロックパルスにより第2の入力信号
が直列の出力信号Bとして生ずる(以下同様)。
号CLK、能動化信号EN、リセット信号R、入力信号
A1およびA2、能動化信号ENB1およびENB2、
参照バス線信号RBL、バス線信号BLおよび直列の出
力信号Bが時間的に相関されて示されている。並列な入
力A1は低電位を有し、それによって節点K11は高電
位を有し、また並列な入力A2は高電位を有し、それに
よって節点K12は低電位にある。最初に能動化信号E
NB1により第1の入力保持要素が、また能動化信号R
ENBにより参照入力保持要素が能動化される。参照バ
ス線RBL上には小さい電圧中断が生ずるが、信号バス
線BL上には生じない。なぜならば、バス線BLはA1
に基づいて電流を導かないからである。続いて第2の入
力保持要素が能動化信号ENB2により、また参照入力
保持要素が能動化信号RENBにより能動化される。参
照バス線RBLも信号バス線BLもいま小さい電圧中断
を有していない。なぜならば、入力端A2が高電位を有
し、またバス線BLおよびトランジスタT22およびT
12を経て電流が接地電位GNDに向かって流れるから
である。すぐ次のクロックパルスにより第2の入力信号
が直列の出力信号Bとして生ずる(以下同様)。
【0020】評価相の開始時にトランジスタM9および
M11は阻止されており、また節点K3は低電位にあ
り、節点K4は高電位にある。出力保持要素L OUT
は通過に切換えられており、それによって節点K4の信
号が反転されて節点K5に接続される、すなわち節点K
5が低電位になる。バス線はレベル発生器回路PGを用
いて近似的にVDD−Vtp−Vtnの電位に保たれ、
その際に電圧VtpはpチャネルMOSトランジスタM
5のしきい電圧、また電圧Vtnはnチャネルトランジ
スタM4のしきい電圧である。節点K1iにおける電位
に相応してトランジスタT1i、T2iにより電流が印
加されるか印加されない。この原理により静電容量に起
因する漏話のダイナミックな増倍が逆向きに駆動される
バス線により回避される。
M11は阻止されており、また節点K3は低電位にあ
り、節点K4は高電位にある。出力保持要素L OUT
は通過に切換えられており、それによって節点K4の信
号が反転されて節点K5に接続される、すなわち節点K
5が低電位になる。バス線はレベル発生器回路PGを用
いて近似的にVDD−Vtp−Vtnの電位に保たれ、
その際に電圧VtpはpチャネルMOSトランジスタM
5のしきい電圧、また電圧Vtnはnチャネルトランジ
スタM4のしきい電圧である。節点K1iにおける電位
に相応してトランジスタT1i、T2iにより電流が印
加されるか印加されない。この原理により静電容量に起
因する漏話のダイナミックな増倍が逆向きに駆動される
バス線により回避される。
【0021】さらに、電流源トランジスタT1i、T2
iは電圧評価の際に必要な強いドライブの際とは異なり
近似的に最小トランジスタとして設計できる。このこと
はこれらの要素の数が多いことに基づいてチップ面積を
劇的に減ずることになる。K1i=Hの場合に対しては
電流は印加されず、評価装置は初期状態にとどまる。K
1i=Lの場合に対しては印加された電流がトランジス
タM8を介してトランジスタM10へ鏡像化され、また
帰還結合されたインバ−タINVの跳躍を生じさせる。
ドイツ特許第 4430631号明細書に示されている回路装置
とは異なり、ス線の作動点はしきい電圧Vtpだけ低く
なり、それによって評価装置の内部抵抗が、またそれに
よりバス線上の電圧変化が顕著に減ぜられる。一層決定
的なことは、ちょうど評価相の開始時にトランジスタM
8による印加電流のほぼ完全な受け入れであり、それに
よって節点K2における反応時間が劇的に減ぜられる。
リセット信号Rによるリセット後に低電位を有する節点
K3および高電位を有する節点K4が初期化される。ミ
ラートランジスタM10は弱いnチャネル帰還結合トラ
ンジスタM12をオーバードライブし、このことは節点
K3が高電位を、従って節点K4が低電位をとることに
通ずる。
iは電圧評価の際に必要な強いドライブの際とは異なり
近似的に最小トランジスタとして設計できる。このこと
はこれらの要素の数が多いことに基づいてチップ面積を
劇的に減ずることになる。K1i=Hの場合に対しては
電流は印加されず、評価装置は初期状態にとどまる。K
1i=Lの場合に対しては印加された電流がトランジス
タM8を介してトランジスタM10へ鏡像化され、また
帰還結合されたインバ−タINVの跳躍を生じさせる。
ドイツ特許第 4430631号明細書に示されている回路装置
とは異なり、ス線の作動点はしきい電圧Vtpだけ低く
なり、それによって評価装置の内部抵抗が、またそれに
よりバス線上の電圧変化が顕著に減ぜられる。一層決定
的なことは、ちょうど評価相の開始時にトランジスタM
8による印加電流のほぼ完全な受け入れであり、それに
よって節点K2における反応時間が劇的に減ぜられる。
リセット信号Rによるリセット後に低電位を有する節点
K3および高電位を有する節点K4が初期化される。ミ
ラートランジスタM10は弱いnチャネル帰還結合トラ
ンジスタM12をオーバードライブし、このことは節点
K3が高電位を、従って節点K4が低電位をとることに
通ずる。
【0022】爾後の信号処理を加速するため、nチャネ
ルMOSトランジスタを有する出力保持要素L OUT
が入力端におけるトランスファトランジスタ(nチャネ
ルラッチ)として選ばれ、これが時間臨界的な評価相の
間に、場合によっては節点K4に生じている低電位をご
くわずかな遅延をもって伝達する。トランスファトラン
ジスタはその際にたとえば入力端A1と入力保持要素の
インバ−タI1との間に接続されている図3中のトラン
ジスタT31と類似している。
ルMOSトランジスタを有する出力保持要素L OUT
が入力端におけるトランスファトランジスタ(nチャネ
ルラッチ)として選ばれ、これが時間臨界的な評価相の
間に、場合によっては節点K4に生じている低電位をご
くわずかな遅延をもって伝達する。トランスファトラン
ジスタはその際にたとえば入力端A1と入力保持要素の
インバ−タI1との間に接続されている図3中のトラン
ジスタT31と類似している。
【0023】制御信号RおよびENによるすべての電流
評価過程の終了は、他の評価装置BWと同一に構成され
ている共通の参照評価装置RBWを介して行われる。こ
の終了はバス線上の相い異なる伝播時間を考慮に入れ
て、節点K5における情報がそれぞれ安定であるときに
初めて行われる。
評価過程の終了は、他の評価装置BWと同一に構成され
ている共通の参照評価装置RBWを介して行われる。こ
の終了はバス線上の相い異なる伝播時間を考慮に入れ
て、節点K5における情報がそれぞれ安定であるときに
初めて行われる。
【0024】能動化信号ENが低電位をとると直ちに、
節点K4に生じている情報が出力保持要素L OUTに
受け渡される。さらに、節点K2が近似的に供給電圧V
DDに引き寄せられる。リセット信号R=Highによ
り新たな初期化が、節点K3=Lowから出発して、開
始される。重要なことは、バス線が最短時間内に正確に
初期電圧にもたらされることである。このことはドイツ
特許第 4430631号明細書の回路装置では可能でない。な
ぜならば、この回路のトランジスタがいわゆる弱い反転
範囲内で作動し、さらに自ずからごく徐々にしか阻止状
態に移行しないからである。リセット過程の劇的な加速
はトランジスタM11といわゆる強い反転範囲内で作動
するトランジスタM6…M8を通る小さい永久的な横電
流とにより達成される。能動化信号ENのHigh‐L
ow移行により最終的にそれぞれ現在の能動化信号EN
B1およびトランジスタT2iを介してそれぞれ電流源
として構成されている保持要素EL/Sqiがスイッチ
オフされる。
節点K4に生じている情報が出力保持要素L OUTに
受け渡される。さらに、節点K2が近似的に供給電圧V
DDに引き寄せられる。リセット信号R=Highによ
り新たな初期化が、節点K3=Lowから出発して、開
始される。重要なことは、バス線が最短時間内に正確に
初期電圧にもたらされることである。このことはドイツ
特許第 4430631号明細書の回路装置では可能でない。な
ぜならば、この回路のトランジスタがいわゆる弱い反転
範囲内で作動し、さらに自ずからごく徐々にしか阻止状
態に移行しないからである。リセット過程の劇的な加速
はトランジスタM11といわゆる強い反転範囲内で作動
するトランジスタM6…M8を通る小さい永久的な横電
流とにより達成される。能動化信号ENのHigh‐L
ow移行により最終的にそれぞれ現在の能動化信号EN
B1およびトランジスタT2iを介してそれぞれ電流源
として構成されている保持要素EL/Sqiがスイッチ
オフされる。
【0025】評価およびリセット相は前記の措置に基づ
いて非常に高いクロック周波数を許容する。さらに、ド
イツ特許第 4430631号明細書に記載されている回路装置
とは異なり、評価相は半周期継続時間T/2に制限され
ず、このことは再び一層高いクロック周波数の設定を許
容する。電流源トランジスタT1iおよびT2iは全回
路の損失電力消費に重要な寄与をする。供給電圧、温度
およびテクノロジーパラメータに関する評価相の適応終
了は電流源トランジスタT1iおよびT2iの適応スイ
ッチオフにも通ずる。最後に、電流源のスイツチングオ
ンがクロック信号CLKの周波数に関係しないことは電
力消費全体の顕著な低減を生ずる。
いて非常に高いクロック周波数を許容する。さらに、ド
イツ特許第 4430631号明細書に記載されている回路装置
とは異なり、評価相は半周期継続時間T/2に制限され
ず、このことは再び一層高いクロック周波数の設定を許
容する。電流源トランジスタT1iおよびT2iは全回
路の損失電力消費に重要な寄与をする。供給電圧、温度
およびテクノロジーパラメータに関する評価相の適応終
了は電流源トランジスタT1iおよびT2iの適応スイ
ッチオフにも通ずる。最後に、電流源のスイツチングオ
ンがクロック信号CLKの周波数に関係しないことは電
力消費全体の顕著な低減を生ずる。
【0026】とりわけ、たとえば15mmまでの大きい
チップ縁の長さがますます広く用いられているので、た
とえば6mm以上の長さを有するバス線BLおよび参照
バス線RBLが必要とされる。
チップ縁の長さがますます広く用いられているので、た
とえば6mm以上の長さを有するバス線BLおよび参照
バス線RBLが必要とされる。
【0027】本発明により実現された集積回路では、た
とえば288のバス線が各16のすなわち全体として4
608の電流源として構成された入力保持要素EL/S
Qを設けられている。その際にバス線上の最大の電圧ス
トロークは約0.25Vに過ぎない。実現された集積回
路はレベル発生器PG、ユニットREL/RSQ、RB
L、RBWおよび場合によってはDBUFならびに5重
にユニットTBUFおよびSRを有する5つの参照経路
を含んでいる。この集積回路はT=9.8nsの周期継
続時間を有するクロック信号により作動する。
とえば288のバス線が各16のすなわち全体として4
608の電流源として構成された入力保持要素EL/S
Qを設けられている。その際にバス線上の最大の電圧ス
トロークは約0.25Vに過ぎない。実現された集積回
路はレベル発生器PG、ユニットREL/RSQ、RB
L、RBWおよび場合によってはDBUFならびに5重
にユニットTBUFおよびSRを有する5つの参照経路
を含んでいる。この集積回路はT=9.8nsの周期継
続時間を有するクロック信号により作動する。
【図1】本発明による並列/直列変換器の概略回路図。
【図2】図1の変換器のレベル発生器の詳細回路図。
【図3】図1の変換器の一部の詳細回路図。
【図4】図1、2および3の装置の機能を説明するため
のタイムダイアグラム。
のタイムダイアグラム。
2 並列/直列変換器 A 入力端 B 出力信号 BL 信号バス線 BW 評価装置 CLK クロック信号 DBUF 遅延段 EL/SQ 入力保持要素 EN 能動化信号 FF フリップフロップ GND 接地電位 K 節点 L OUT 出力保持要素 PG レベル発生器 RBL 参照バス線 RBW 参照評価ユニット RDY 完成報知信号 REL/RSQ 入力保持要素 SR 選択装置 TBUF 制御信号発生ユニット VDD 供給電圧 Vtn、Vtp しきい電圧
Claims (7)
- 【請求項1】 電流源として構成された入力保持要素
(EL/SQ1…EL/SQi…EL/SQm)がそれ
ぞれ入力側で並列の入力端(A1…Ai…Am)と、ま
た出力側で信号バス線(BL)と接続されており、その
際に入力保持要素が個々にクロック信号(CLK)によ
りクロックされる選択装置(SR)により能動化可能で
あり、 入力側で信号バス線(BL)と接続されている評価ユニ
ット(BW)が設けられており、またその出力信号(K
4)から出力保持要素(L OUT)を介して直列な出
力信号(B)が形成されており、 電流源として構成された参照入力保持要素(REL/R
SQ)が設けられており、この参照入力保持要素が常に
入力保持要素の1つと同時に能動化され、また出力側で
参照バス線(RBL)を介して参照評価ユニット(RB
W)に接続されており、その際に参照バス線は常に信号
バス線(BL)の伝播時間よりも大きい信号伝播時間を
有し、 参照評価器ユニットの出力信号から完成報知信号(RD
Y)が発生され、別のユニット(TBUF)でこの完成
報知信号およびクロック信号(CLK)から能動化信号
(EN)が形成され、この能動化信号が出力保持要素
(L OUT)に受け入れ信号として供給されているこ
とを特徴とする並列/直列変換器。 - 【請求項2】 選択ユニット(SR)に能動化信号(E
N)が供給されており、また電流源として構成されてい
る入力保持要素が能動化信号(EN)に関係して出力側
をスイッチオン/スイッチオフされ、その際に評価相が
クロック信号(CLK)の半周期よりも長く継続するこ
とを特徴とする請求項1記載の並列/直列変換器。 - 【請求項3】 評価装置(BW)にビット線(BL)と
接地電位(GND)との間およびこのビット線と供給電
圧(VDD)との間に設けられているトランジスタ(M
6…M8)が、強い反転範囲内で作動しまた永久的な横
電流がこれらのトランジスタを通って流れるように駆動
されていることを特徴とする請求項1または2記載の並
列/直列変換器。 - 【請求項4】 バス線(BL)がレベル発生器(PG)
を用いて近似的に供給電圧(VDD)からpチャネルト
ランジスタのしきい電圧(Vtp)だけ減ぜられ、nチ
ャネルトランジスタのしきい電圧(Vtn)だけ減ぜら
れた電位に保たれることを特徴とする請求項1ないし3
の1つに記載の並列/直列変換器。 - 【請求項5】 評価ユニット(BW)および参照評価ユ
ニット(RBW)が供給電圧と接続されているnチャネ
ルMOSトランジスタのゲートと供給電圧との間に追加
的なトランジスタ(M11)を有し、このトランジスタ
が能動化信号(EN)により駆動されることを特徴とす
る請求項1ないし4の1つに記載の並列/直列変換器。 - 【請求項6】 参照バス線(RBL)の信号伝播時間
が、参照バス線の長さが信号バス線の長さよりも大きい
こと、および/または参照バス線とならんで追加的に2
つの接地電位を導きかつ追加的に導線キャパシタンスを
惹起する導線が設けられていることにより、信号バス線
(BL)の信号伝播時間よりも大きいことを特徴とする
請求項1ないし5の1つに記載の並列/直列変換器。 - 【請求項7】 参照評価ユニットの後に追加的に遅延回
路(DBUF)が接続されていることを特徴とする請求
項1ないし6の1つに記載の並列/直列変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19652003A DE19652003C1 (de) | 1996-12-13 | 1996-12-13 | Parallel/Seriell-Wandler |
DE19652003.7 | 1996-12-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10190479A true JPH10190479A (ja) | 1998-07-21 |
Family
ID=7814683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9354202A Pending JPH10190479A (ja) | 1996-12-13 | 1997-12-08 | 並列/直列変換器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5959559A (ja) |
EP (1) | EP0848500B1 (ja) |
JP (1) | JPH10190479A (ja) |
KR (1) | KR100309618B1 (ja) |
DE (2) | DE19652003C1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001320280A (ja) * | 2000-05-10 | 2001-11-16 | Mitsubishi Electric Corp | 並列−直列変換回路 |
US6614372B1 (en) * | 2002-02-12 | 2003-09-02 | Intel Corporation | (N-1)/n current reduction scheme in a n-to-one parallel-to-serial conversion |
US6650260B1 (en) * | 2002-10-02 | 2003-11-18 | Northrop Grumman Corporation | Parallel to sequential message converter |
JP2004173168A (ja) * | 2002-11-22 | 2004-06-17 | Fujitsu Ltd | マルチプレクサ回路 |
KR100887125B1 (ko) * | 2007-11-20 | 2009-03-04 | 삼성전기주식회사 | 전류모드 직렬/병렬 변환기 및 병렬/직렬 변환기 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3727185A (en) * | 1965-04-19 | 1973-04-10 | Gen Electric | Time-share transmitter |
US4377806A (en) * | 1981-05-13 | 1983-03-22 | International Business Machines Corporation | Parallel to serial converter |
JPS6094537A (ja) * | 1983-10-28 | 1985-05-27 | Fanuc Ltd | 並列直列変換回路 |
JPS60180338A (ja) * | 1984-02-28 | 1985-09-14 | Fujitsu Ltd | 並直列変換方式 |
JPH0773219B2 (ja) * | 1988-06-16 | 1995-08-02 | 富士通株式会社 | 並直列変換装置 |
JPH0682326B2 (ja) * | 1989-09-29 | 1994-10-19 | 三菱電機株式会社 | スキャンレジスタおよびそれを用いたテスト回路 |
US5349653A (en) * | 1990-10-12 | 1994-09-20 | Hitachi, Ltd. | Apparatus for converting parallel bits of an electrical data signal into serial bits of an optical data signal utilizing an optical time delay |
JPH05167459A (ja) * | 1991-12-19 | 1993-07-02 | Fujitsu Ltd | 並直列変換回路 |
US5349612A (en) * | 1992-06-19 | 1994-09-20 | Advanced Micro Devices, Inc. | Digital serializer and time delay regulator |
JPH06334537A (ja) * | 1993-05-21 | 1994-12-02 | Fujitsu Ltd | 不確定性除去機能付きシリアル/パラレル変換回路 |
DE4430631C1 (de) * | 1994-08-29 | 1995-07-27 | Siemens Ag | Schaltungsanordnung zur Leistungsreduzierung in integrierten Schaltkreisen |
-
1996
- 1996-12-13 DE DE19652003A patent/DE19652003C1/de not_active Expired - Fee Related
-
1997
- 1997-11-21 EP EP97120489A patent/EP0848500B1/de not_active Expired - Lifetime
- 1997-11-21 DE DE59707363T patent/DE59707363D1/de not_active Expired - Lifetime
- 1997-12-08 JP JP9354202A patent/JPH10190479A/ja active Pending
- 1997-12-12 US US08/990,147 patent/US5959559A/en not_active Expired - Lifetime
- 1997-12-12 KR KR1019970068080A patent/KR100309618B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19980064072A (ko) | 1998-10-07 |
EP0848500B1 (de) | 2002-05-29 |
US5959559A (en) | 1999-09-28 |
EP0848500A1 (de) | 1998-06-17 |
DE59707363D1 (de) | 2002-07-04 |
KR100309618B1 (ko) | 2001-11-15 |
DE19652003C1 (de) | 1997-10-09 |
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---|---|---|---|
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