KR100244426B1 - 반도체 장치의 콘택홀 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
마스크 정렬 오차에 의하여 발생하는 쇼트 문제를 해결하며 콘택홀의 폭을 충분히 확보할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하고자 한다.
3. 발명의 해결 방법의 요지
식각장벽막인 실리콘 질화막을 형성한 후 이온주입 방지막으로 사용되는 측벽 산화막을 형성하여 콘택홀 형성을 위한 층간절연막 식각 과정에서 측벽 산화막을 함께 제거한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정에 이용됨.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 마스크 정렬 오차에 의하여 발생하는 소자의 신뢰도 저하를 방지하기 위한 반도체 장치의 콘택홀 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 콘택홀 형성 방법을 설명한다
먼저, 도1a에 도시한 바와 같이 실리콘 기판(11) 상에 소자분리를 위한 절연막(12)을 형성한 후 게이트 산화막(13)을 형성한다. 다음으로 폴리실리콘막으로 게이트 전극(14)을 형성하고 이온주입 방지막으로 사용되는 측벽산화막(15)을 형성한다. 이어서, 소정의 공정을 실시한 후, 실리콘산화막으로 층간절연막(16)을 형성하고 선택적으로 식각하여 콘택홀(17)을 형성한다.
상기와 같이 이루어지는 종래의 콘택홀 형성 방법은 소자의 집적도가 증가함에 따라 마스크 공정에서 발생하는 약간의 정렬 오차에 의해서도 콘택홀 내에 형성되는 전도막과 게이트 전극을 이루는 워드라인(word line)이 전기적으로 쇼트(short)되는 문제점이 있다.
상기 문제점을 해결하기 위하여 종래 기술로 실리콘질화막을 형성하여 식각 장벽막으로 사용하는 실리콘질화막 장벽 자기정렬 콘택홀(silicon nitride barrier self aligned contact hole) 형성 방법을 이용하기도 한다. 이하, 도1b를 참조하여 종래 기술에 따른 실리콘질화막 장벽 자기정렬 콘택홀 형성 방법을 설명한다.
먼저, 도시한 바와 같이 게이트 전극(14) 상에 식각장벽으로 산화질화막(18)을 형성하고 전체 구조 상부에 실리콘질화막(19)을 형성한다. 이어서, 실리콘산화막으로 층간절연막(16)을 형성한 후 선택적으로 식각하여 콘택홀(17)을 형성한다. 이때 상기 층간절연막(16)과 식각율이 다른 실리콘질화막(19)은 제거되지 않고 남는다. 이어서, 상기 실리콘질화막(19)을 식각하여 반도체 기판(11)이 드러나도록 하는데 상기 실리콘질화막(19)과 식각율이 다른 상기 산화질화막(18)이 게이트 전극(14)이 노출되는 것을 방지하여 쇼트를 방지할 수 있다.
그러나, 상기 질화막 장벽 자기 정렬 콘택홀 형성 방법은 인접한 폴리실리콘막과의 전기적 쇼트는 방지할 수 있으나 콘택홀의 폭(a)이 좁아지는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 이웃하는 전도막과의 쇼트를 방지하며 콘택홀의 폭을 충분히 확보할 수 있는 반도체 장치의 콘택홀 형성 방법을 제공하는 것을 그 목적으로 한다.
도1a 내지 도1b는 종래 기술에 따른 반도체 장치의 콘택홀 형성 공정 단면도
도2a 내지 도2b는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 공정 단면도
* 도면의 주요 부분에 대한 설명
11, 21: 실리콘 기판 12, 22: 절연막
13, 23: 게이트 산화막 14, 24: 게이트 전극
15, 27: 측벽 산화막 16, 28: 층간절연막
17, 29: 콘택홀 18, 25:산화질화막
20, 26: 실리콘질화막
상기 목적을 달성하기 위한 본 발명은 반도체 장치의 콘택홀 형성 방법에 있어서, 반도체 기판 상에 형성된 게이트 전극 상부에 식각장벽막을 형성하는 단계; 전체 구조 상부에 제1 층간절연막을 형성하는 단계; 상기 게이트 전극 측벽에 스페이서를 형성한 후, 반도체 기판의 소정 영역에 이온주입 공정을 실시하는 단계; 상기 스페이서를 제거하는 단계; 전체 구조 상부에 제2 층간절연막을 형성하는 단계; 상기 제1 및 제2 층간절연막을 선택적으로 식각하여 상기 반도체 기판의 소정 영역을 노출하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도2a 내지 도2b는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 공정 단면도이다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(21) 위해 소자 분리를 위한 절연막(22)과 게이트 산화막(23)을 형성한다. 다음으로, 폴리실리콘막으로 게이트 전극(24)을 형성하고 게이트 전극 상에 식각장벽막으로 산화질화막(25)을 형성한다. 다음으로, 식각장벽막으로 전체 구조 상부에 200 내지 800 Å 두께의 실리콘질화막(26)을 증착한 후 이온주입 방지막으로 측벽산화막(27)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 이온주입 공정 등의 소정의 공정을 실시한 후, 상기 실리콘질화막(26)을 식각 장벽막으로해서 상기 측벽 산화막을 습식 식각으로 제거한다. 이때 습식 식각에 사용되는 용액으로는 HF 용액 또는 NH4F와 HF가 혼합된 완충 산화 식각제(buffered oxide etchant, BOE)를 사용한다. 이어서, 층간절연막(28)으로 3000 내지 8000 Å 두께의 산화막을 형성하고 상기 층간절연막(28)과 상기 실리콘질화막(26)을 비등방 식각하여 콘택홀(29)을 형성한다. 이때 상기 비등방 식각은 실리콘 기판 또는 산화막과의 식각 선택비가 5:1 이상되는 질화막 식각 조건으로 이루어진다.
상기와 같이 이루어지는 본 발명은 이온주입 방지막인 측벽산화막을 제거하여 충분한 콘택홀의 면적을 확보해서 소자의 신뢰도를 향상 시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 고집적 소자의 콘택홀 형성시 발생하는 마스크 정렬 오차를 보상할 수 있어 소자의 신뢰도를 향상시킬 수 있다.
Claims (8)
- 반도체 기판 상에 형성된 게이트 전극 상부에 식각장벽막을 형성하는 단계;전체 구조 상부에 제1 층간절연막을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성한 후, 반도체 기판의 소정 영역에 이온주입 공정을 실시하는 단계;상기 스페이서를 제거하는 단계;전체 구조 상부에 제2 층간절연막을 형성하는 단계;상기 제1 및 제2 층간절연막을 선택적으로 식각하여 상기 반도체 기판의 소정 영역을 노출하는 단계를 포함하여 이루어지는 반도체 장치의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 식각장벽막을 산화질화막 및 실리콘질화막 중 어느 하나로 형성하는 반도체 장치의 콘택홀 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 층간절연막을 실리콘질화막으로 형성하는 반도체 장치의 콘택홀 형성 방법.
- 제 3 항에 있어서,상기 제2 층간절연막을 산화막으로 형성하는 반도체 장치의 콘택홀 형성 방법.
- 제 2 항에 있어서,상기 스페이서는 산화막으로 형성되며 상기 스페이서 제거 단계는 습식식각으로 이루어지는 반도체 장치의 콘택홀 형성 방법.
- 제 3 항에 있어서,상기 실리콘질화막을 200 내지 800 Å 두께로 형성하는 반도체 장치의 콘택홀 형성 방법.
- 제 4 항에 있어서,상기 산화막을 3000 내지 8000 Å 두께로 형성하는 반도체 장치의 콘택홀 형성 방법.
- 제 5 항에 있어서,상기 습식 식각은 HF 용액 및 NH4F와 HF가 혼합된 완충 산화 식각 용액 중 어느 하나를 사용하는 반도체 장치의 콘택홀 형성 방법.
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